JPH06105709B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH06105709B2
JPH06105709B2 JP1312276A JP31227689A JPH06105709B2 JP H06105709 B2 JPH06105709 B2 JP H06105709B2 JP 1312276 A JP1312276 A JP 1312276A JP 31227689 A JP31227689 A JP 31227689A JP H06105709 B2 JPH06105709 B2 JP H06105709B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路装置に係わり、特に半導体集
積回路チップの周縁部に、外部端子と電気的に接続され
るパッドの配置、およびその構造に特徴を持つ半導体集
積回路装置に関する。
（従来の技術） 近年、半導体デバイスの微細化技術が急速に発達し、こ
れに伴い半導体集積回路装置（以下単にLSIと称する）
の集積度が高まってきている。LSIの集積度が高まれ
ば、高機能化、多機能化されたLSIも当然ながら製品化
されるようになる。
ところで、高機能化、多機能化されたLSIでは、入力信
号数、出力信号数等、装置外部と装置内部とを連絡する
電気的手段がより多く必要となる。つまり、LSIにおい
て、数多くのパッドが必要となってくる。
さて、そこで従来のLSIにおけるパッドの配置を考えて
みる。
第11図は、従来の最も一般的なLSIを示した平面図であ
る。第11図において、100はLSIチップであり、その周縁
部には、チップの四辺に沿ってリードフレーム（外部端
子）と電気的に接続されるパッド101が一重の列状に配
置されている。パッド101列の内側には、LSIを構成する
回路のうち、いわゆるI/O回路セル102が、やはり一重の
列状に形成されている。第11図に示したLSIのパッド近
傍を拡大した図が第12図である。第12図では、I/O回路
セル102と、パッド101とが、一定のピッチで配置されて
いることが分かる。ここで、パッド101は、ボンディン
グマシンの性能により、所定ピッチ量の間隔（ずれ領
域）を設定して、配置しなければならない。これを同図
中の103に示す。ずれ領域103内には、他のパッドや、他
のパッドとI/O回路セルとを電気的に接続する内部配線1
04を形成しない。これは、ボンディング時におけるボン
ディングずれを考慮し、これによる内部配線104の損傷
を防止するものである。ところが、上記LSIでは、個々
のパッド101においてずれ領域103を取ることになるた
め、パッド101を増加させると、おのずとLSIの面積増大
を招いてしまい、好ましくない。
そこで、LSIの面積増大を抑制しながら、パッド101を増
加させることを目的として提案されたものが第13図の平
面図に示すLSIである。第13図において、各参照する符
号は第11図と対応する。つまり、パッド101を千鳥状に
配置することで、個々のずれ領域103を上下にずらし、
パッド101の増加と、それに伴うLSIの面積増大を抑える
ことを可能としたものである。第13図に示すパッド千鳥
配置型LSIのパッド近傍を拡大した図が第14図である。
しかし、LSIの面積増大抑制に関しては、まだ改善すべ
き余地があり、さらに、面積増大を抑制する方法として
提案されたものが第15図に示すLSIである。第15図は、
そのLSIのパッド近傍を拡大した図である。つまり、第1
5図に示すLSIは、上記パッド千鳥配置型LSIにおいて、
パッド101相互間を通過する内部配線104の幅を狭めるこ
とによって、面積増大の抑制をさらに図ったものであ
る。しかしながら、このようなLSIでは、内部配線104の
幅が狭められることで、内部配線104の信頼性低下を招
く。例えば内部配線104内の電流密度が増加すること
で、エレクトロマイグレーションが発生しやすくなると
いう問題がある。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、半
導体集積回路装置の面積増大をよりいっそう抑制しなが
ら、パッドの増加を図った半導体集積回路装置を提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体集積回路装置によれば、 （イ）半導体集積回路チップの周縁部に、外部端子と電
気的に接続されるパッドが配置される半導体集積回路装
置において、 上記パッドは、複数、かつチップの縁に向かって、二重
以上の列に並んで配置され、 かつパッドと内部回路とを電気的に接続する内部配線を
構成する配線層が、少なくとも２層以上設けられている
ことを特徴とする。
さらに（イ）項記載の半導体集積回路装置において、 （１）前記内部配線のうち、最も外側に配置されるパッ
ドに接続する内部配線が、装置表面から最も深い位置に
設けられた配線層により形成され、これにより内側に配
置されるパッドに向かうにつれて、接続される内部配線
が装置表面から順次浅い位置に設けられた配線層により
形成されていくこと。
（２）前記内部配線には、スリットが形成されているこ
と。
（３）前記パッドのうち、最も外側に存在する列に配置
されたパッドだけが、外部端子と電気的に接続されるこ
と。
（４）前記最も外側に存在する列に配置されたパッドの
配置ピッチが、これより内側に存在するパッドの配置ピ
ッチより大きいこと。
以上の項目のうち、少なくとも一つを具備することを特
徴とする。
（作用） 上記のような半導体集積回路装置にあっては、半導体集
積回路チップの周縁部に配置されるパッドが、複数、か
つチップの縁に向かって二重以上の列に並んで配置され
ることで、パッドの増加が図られる。かつパッドと内部
回路とを電気的に接続する内部配線を構成する配線層が
少なくとも２層以上設けられていることで、個々のパッ
ドにおいて、内部配線となる配線層を選ぶことができ、
しかもそれらの短絡を防止できる。
さらに、パッドのずれ領域を通過して形成される内部配
線は、装置表面から深い位置に設けられた配線層によっ
て形成すれば、パッドのずれ領域の直下を通過しても、
ボンディング時における損傷の恐れが低減される。
すなわちパッドのずれ領域の直下にも内部配線を形成で
きることから、半導体集積回路装置の面積増大がよりい
っそう抑制されるようになる。
また、少なくとも２層以上に設けられている配線層は、
それぞれの配線層において、任意に配線パターンを形成
できる。この結果、おのおのの配線層によって形成され
る内部配線は、その配線幅をむやみに狭めたりする必要
はなく、個々の配線の電流密度を、それぞれ十分に調整
することが可能であり、したがって、配線の信頼性が低
下することもない。
（実施例） 以下、図面を参照してこの発明の実施例について説明す
る。
まず、第１図は、この発明の第１の実施例に係わる半導
体集積回路装置を略的に示す平面図である。
第１図において、10はLSIチップであり、その周縁部に
は、チップの四辺に沿ってリードフレーム（外部端子）
と電気的に接続されるパッド11（11a、11b）が二重の列
状に配置されている。すなわち、パッド11aが外側に形
成された第１の列を構成し、パッド11bがそれより内側
に形成された第２の列を構成している。パッド11は、パ
ッド11aによる第１の列と、11bによる第２の列とによっ
て、二重の列状に配置された構造となっている。パッド
11b列の内側には、LSIを構成する回路のうち、いわゆる
I/O回路セル12が、一重の列状に形成されている。
第１図に示すLSIのパッド11近傍を拡大した図が第２図
である。
第２図では、I/O回路セル12と、パッド11とが、一定の
ピッチで配置されていることが分かる。そして、パッド
11は、上述したように、11aからなる第１の列と、11bか
らなる第２の列とによって、二重となった列状に配置さ
れており、パッド11の総数が増加している。これらのパ
ッド11は、ずれ領域13の最小の間隔でそれぞれ配置され
ており、最大のパッド11の数で得られる、最小のパッド
形成面積を達成している。つまり、これ以上のパッド形
成面積の低下が有り得ない状態にてパッド11が配置され
ている。このようなパッド11の配置状態を可能とするた
めの内部配線の構造は、例えば、最も外側に配置される
パッド11aに接続される内部配線14aを、装置表面から深
い位置に設けられた第１の配線層により形成する。そし
て、これより内側に配置されるパッド11bに接続される
内部配線14bは、第１の配線層より浅い位置に設けられ
た第２の配線層により形成する。
このようにすることで、内部配線同士の短絡を防げる。
また、上記のことは、ボンディング時に、ずれ領域13の
直下を通過する配線層の受ける損傷が、配線層の設けら
れる位置が浅い程、大きくなることを考慮したものでも
ある。
つまり、本発明では、ずれ領域13の直下を通過する、パ
ッド11aに接続される内部配線14aを、基本的に深い位置
に存在する第１の配線層により形成する。
これにより、ボンディング時における内部配線14aの損
傷の恐れが低減されることから、内部配線14aをずれ領
域13直下を通過して形成することが可能となる。
この点において、この発明では、さらにもう一工夫を凝
らす。この工夫の点を、第３図に参照して説明する。
第３図は、第２図の断面Ａ−Ａ′線に沿う断面図であ
る。第３図に示すように、内部配線14aが、第１の配線
層により形成されている。この内部配線14a上には、層
間絶縁膜15を介して、第３の配線層（導体層）16が形成
されている。この第３の配線層（導体層）16上には、層
間絶縁膜15を介して、内部配線14bが、第２の配線層に
より形成されている。
つまり、工夫の点とは、第１の配線層と、第２の配線層
との間に、第３の配線層（導体層）16が形成されている
点である。
このように、第３の配線層（導体層）16を形成すること
により、装置表面からより深い位置に第１の配線層を設
けることができ、内部配線14aをより深い位置に形成す
ることが可能となる。これによって、なおいっそう、ボ
ンディング時に、内部配線14aが受ける損傷の恐れを低
減させることができる。
また、第３の配線層（導体層）16の形成による効果は他
にも種々ある。その代表的な例としては、装置表面から
より深い位置に形成された内部配線14aに対するコンタ
クト孔内に配線層（導体層）を形成する際、配線層（導
体層）のステップカバレーイを良好とできる点である。
深い位置に対してコンタクト孔を開孔する場合には、概
してコンタクト孔のアスペクト比が高くなりがちであ
る。アスペクト比が高くなると、周知の如く、配線層
（導体層）のステップカバレージが悪くなる。
特にワイヤがボンディングされるパッドともなれば、表
面平坦度の高い配線層（導体層）が必須であり、そのた
めには、パッド11aとなる第２の配線層がコンタクト孔
に対して良好なステップカバレージを持つ必要がある。
第２の配線層がコンタクト孔に対して良好なステップカ
バレージを持つには、そのコンタクト孔のアスペクト比
をなるべく低くすることが重要となってくる。
そこで、上述した第３の配線層（導体層）16を、第１の
配線層と、第２の配線層との間に形成してやれば、第３
の配線層によって、一旦、コンタクト孔が塞がれるの
で、次に形成するコンタクト孔の深さが調節可能とな
る。コンタクト孔の深さを調節してやれば、コンタクト
孔のアスペクト比を調節することができる。
したがって、コンタクト孔のアスペクト比がなるべく低
くなるように、コンタクト孔の深さを調節することで、
第２の配線層のコンタクト孔に対するステップカバレー
ジを改善することが可能となる。
また、第３の配線層（導体層）16は、なにも１層に限る
ことはなく、本発明に係わる半導体集積回路装置で２層
以上必要である場合には、２層以上形成しても構わな
い。
さらに、第３の配線層（導体層）16は、上記目的のため
ばかりにわざわざ形成しなくても、半導体集積回路装置
の内部回路において、配線として使用される配線層（導
体層）を利用して形成してもよい。
尚、第３の配線層（導体層）16は、上記の理由等から形
成しておくほうが望ましいが、別になくても、本発明の
主旨、すなわち半導体集積回路装置の面積増大をよりい
っそう抑制しながら、パッドの増加を図るという点を逸
脱することはない。
さらに、少なくとも２層以上設けられている配線層は、
それぞれの配線層において、任意に配線パターンを形成
できる。
この結果、おのおのの配線層によって形成される内部配
線（例えば第２図に示す14a、14b）は、その配線幅をむ
やみに狭めたりする必要はなく、個々の配線の電流密度
を、それぞれ十分に調整することが可能である。
したがって、配線の信頼性の低下、特にエレクトロマイ
グレーションに関わる信頼性の低下の点を防ぐことがで
きる。
次に、第３図を参照して、上記第１の実施例装置の製造
方法、特にパッド11（11a、11b）の形成方法について述
べる。
まず、第３図では図示しないが、内部配線14a（第１の
配線層）の下部には、層間絶縁膜が形成されている。こ
の図示しない層間絶縁膜上に、第１の配線層となる第１
の金属膜を、例えばスパツタ法により蒸着形成し、次い
で、ホトレジストを用いた写真蝕刻法等によって第１の
金属膜を、所定の内部配線14aの形状にパターニングす
る。次いで、この内部配線14a上を含む全面に、例えばC
VD法等により、層間絶縁膜15を構成する第１の絶縁膜を
堆積形成し、次いで、ホトレジストを用いた写真蝕刻法
等によって第１の絶縁膜に対し、内部配線14aに通じる
第１のコンタクト孔を開孔する。次いで、この第１のコ
ンタクト孔を含む全面に、例えばスパツタ法により、第
３の配線層（導体層）16となる第２の金属膜を蒸着形成
し、次いで、ホトレジストを用いた写真蝕刻法等によっ
て第２の金属膜を、少なくとも第１のコンタクト孔内部
に埋め込まれるように残存させてパターニングし、第１
のコンタクト孔を第３の配線層（導体層）16にて塞ぐ。
次いで、この残存した第３の配線層（導体層）16上を含
み全面に、例えばCVD法により、層間絶縁膜15を構成す
る第２の絶縁膜を堆積形成し、次いで、ホトレジストを
用いた写真蝕刻法等によって第２の絶縁膜に対し、残存
している第３の配線層（導体層）16に通じる第２のコン
タクト孔を開孔する。このとき、第２のコンタクト孔
は、上述したようにアスペクト比が調節されることで、
この後形成される第２の配線層の第２のコンタクト孔に
対するステップカバレージが良好となる。次いで、第２
のコンタクト孔を含む全面に、例えばスパツタ法によ
り、第２の配線層（導体層）となる第３の金属膜を蒸着
形成し、次いで、ホトレジストを用いた写真蝕刻法等に
よって第３の金属膜を、内部配線14bの形状、および少
なくとも第２のコンタクト孔内部に埋め込まれるように
残存させてパターニングする。次いで、全面に、例えば
CVD法により、表面保護膜17を形成し、次いで、ホトレ
ジストを用いた写真蝕刻法等によって表面保護膜17に対
し、内部配線14b上、および残存している第３の金属膜
に通じる第３のコンタクト孔を開孔する。これによっ
て、パッド11aと、パッド11bとが形成される。
この発明のパッド11の配置パターンとしては、第１図に
示した配置パターンばかりでなく、パッド千鳥配置型の
パターンとしてもよい。そのような例を第２の実施例と
して第４図に示す。第４図において、各参照する符号は
第２図と対応している。
第４図に示すように、チップ（第４図では図示せず）の
最も外側に形成されたパッド11aからなる第１の列と、
それより内側に形成されたパッド11bからなる第２の列
とを、それぞれ所定量ずらして配置することによって、
パッド千鳥配置型のパターンが得られる。
このようにパッド千鳥配置型のパターンとしても、第１
の実施例同様、内部配線の構造は、少なくとも２層から
なる配線構造とし、最も外側に配置されるパッド11aに
接続される内部配線14aは、装置表面から深い位置に設
けられた第１の配線層にて形成する。また、これより内
側に配置されるパッド11bに接続される内部配線14bは、
第１の配線層より浅い位置に設けられた第２の配線層に
て形成する。これによって、第１の実施例と同様に、ず
れ領域13直下に、内部配線14aを形成しても、ボンディ
ング時における損傷を低減できる効果が得られることは
言うまでもない。
また、第２の実施例では、パッド11（11a、11b）は、ず
れ領域13の最小の間隔でそれぞれ形成されており、パッ
ド千鳥配置型のパターンにおいて、最大のパッド11の数
で得られる、最小のパッド形成面積を実現している。
さらに、パッド11の基板深さ方向の構造は、上記第３図
に示した第１の配線層による内部配線14aと、第２の配
線層による内部配線14bとの間に、第３の配線層（導体
層）16を形成する構造であってよい。
さて、以上本発明に係わる半導体集積回路装置のパッド
の配置、およびその構造の特徴について説明してきた。
ところで、今、LSIチップ、すなわち素子形成された半
導体集積回路チップを樹脂封止する際、このチップの表
面保護膜（絶縁層）において、クラックが発生するとい
う点が問題となっている。チップの表面保護膜にクラッ
クが発生すると、半導体集積回路装置自体の信頼性が低
下するばかりでなく、製造歩留りの低下を招き、製品コ
ストの上昇につながる。
チップの表面保護膜（絶縁層）におけるクラックの発生
の原因は、チップと封止樹脂との熱膨張係数の差による
ものと考えられている。中でも、上記クラックの発生
は、チップの周縁部において、特に顕著であり、このこ
とから、パッドを構成する配線層（導体層）自体の熱膨
張係数も何等かの影響を与えているものと推測される。
本発明に係わる半導体集積回路装置では、上述したよう
にパッドが多く、しかもこれらのパットが狭い面積中に
密に配置されている。
したがって、上記クラックの問題には、何等かの防止策
を講じ、信頼性低下の面を抑制する配慮が為されること
が望ましい。
そこで、本発明に係わる半導体集積回路装置の装置自体
の、上記クラック発生による信頼性低下を抑制する一手
段について述べることにする。
LSIチップの表面保護膜（絶縁層）において、クラック
が発生するという点を解決するためには、封止樹脂とLS
Iチップとにおける熱膨張係数の差によって生じる応力
を如何に低減させるかという点が重要である。パッドを
構成する配線層（導体層）近傍、ここでは、上記表面保
護膜（絶縁層）が、配線層（導体層）と、封止樹脂とに
よって挟まれた、言い換えればサンドイッチ状態になっ
ており、深さ方向の幅が比較的狭い領域に、熱膨張係数
の異なった物質がひしめきあっている。上記クラック
は、このような箇所に多発することから、この箇所にお
いて、熱膨張係数の差によって生じる応力を低減させる
ことが、最も効果的であると思われる。
そこで、配線層を、第５図に示すような構造とする。第
５図について説明すると、14は配線層であり、その端部
には、パッド11が形成されている。そして、配線層14の
部分には、スリット18が設られている。
このように、配線層14、特に最も表面に近い配線層14b
にスリット18を設けることによって、上記熱膨張係数の
差により、特に表面保護膜（絶縁層）に生じる応力が分
散される。
したがって、LSIチップの表面保護膜（絶縁層）、例え
ば第３図に図示する表面保護膜17において、クラックの
発生が効果的に防止され、特に本発明に係わる半導体集
積回路装置のような、数多くのパッドを持つ装置におい
て、装置自体の信頼性低下が抑制される。
これまで、第１の実施例、第２の実施例のような、パッ
ドの配置が、二重の列状に配置された構造となっている
ものを中心にして詳細に説明してきたが、パッドの配置
は、なにも二重の列状に配置されたものに限られること
はなく、三重、四重、あるいはそれ以上に及んで列状に
配置されていても構わない。
以下、そのようなパッド配置のうち、特に三重の列状に
配置されたものを例にとって、第３の実施例以降を説明
する。
第６図は、この発明の第３の実施例に係わる半導体集積
回路装置の概念を略的に示す、特にパッド近傍を拡大し
た平面図である。
第３の実施例装置において、その平面形状は、第１図に
示す装置のパッド配置を、二重から三重にしただけであ
り、よって平面形状全体を示す図は、ここでは省略す
る。
第６図に示すように、第１の実施例同様、I/O回路セル2
2と、パッド21（21a、21b、21c）とが一定のピッチで配
置されている。パッド21は、21aからなる第１の列と、2
1bからなる第２の列と、21cからなる第３の列とによっ
て、三重となった列状に配置されており、パッド21の総
数が、第１の実施例より、さらに増加している。これら
のパッド21は、この発明では、もちろんながらずれ領域
23の最小の間隔でそれぞれ配置されており、最大のパッ
ド21の数で得られる、最小のパッド形成面積を達成して
いる。このようなパッド21の配置状態を可能とするため
の内部配線の構造は、例えば、最も外側に配置されるパ
ッド21aに接続される内部配線24aを、装置表面から深い
位置に設けられた第１の配線層により形成する。そし
て、これより内側に配置されるパッド21bに接続される
内部配線24bは、第１の配線層より浅い位置に設けられ
た第２の配線層により形成、さらに、これより内側に配
置されるパッド21cに接続される内部配線24cは、第２の
配線層より浅い位置に設けられた第３の配線層により形
成する。このことによって、ボンディング時における内
部配線24aおよび24bの損傷の恐れが低減されることか
ら、内部配線24aおよび24bをずれ領域23直下を通過して
形成することが可能となる。
第７図は、第６図の断面Ｂ−Ｂ′線に沿う断面図であ
る。第７図に示すように、この第３の実施例でも、第１
の実施例同様、装置表面から浅い位置に形成された第３
の配線層（内部配線24c）と、これに次いで浅い位置に
形成された第２の配線層（内部配線24b）との間に、第
４の配線層（導体層）26を形成しても構わない。これに
よって、装置表面からより深い位置に第１の配線層を設
けることができ、ボンディング時に、内部配線24aが受
ける損傷の恐れを低減させることができる。
さらに、層間絶縁膜25に対して、第１の配線層（内部配
線24a）、および第２の配線層（24b）に通じるコンタク
ト孔を開孔する際、第４の配線層26を設けることで、コ
ンタクト孔の深さを調節でき、アスペクト比を調節する
ことが可能となる。
したがってコンタクト孔のアスペクト比がなるべく低く
なるように、コンタクト孔の深さを調節することで、第
２の配線層のコンタクト孔に対するステップカバレージ
を改善することが可能となる。
また、図示するように、第３の実施例では、第２の配線
層（24b）によって、第１の配線層（24a）に通じるコン
タクト孔のアスペクト比の調節を行なうことも可能であ
る。
パッド21（21a、21b、21c）の形成は、第３の配線層
（内部配線24c）を構成する金属膜を、パッド21配置パ
ターン、および内部配線24cパターンにパターニングし
た後、全面に表面保護膜27を堆積形成し、これに対し
て、上記金属膜パターンに通じるコンタクト孔を開孔す
ることで形成される。
また、第１の配線層（24a）と、第２の配線層（24b）と
の間には、上記第４の配線層26と同様な役割を持つ配線
層を形成しても構わないが、このような、配線層を形成
する必要は必ずしもない。
これは、配線層が３層構造となっていることにより、第
１の配線層（24a）が必然的に装置表面から充分深い位
置に形成されるようになり、ボンディング時における内
部配線24aの損傷の恐れが少なくなっているからであ
る。
また、第３の実施例では、三重の列状に形成されたパッ
ド21a、21b、21cに接続される内部配線24a、24b、24c
を、それぞれ３つの配線層によって形成したが、２つの
配線層によって形成することも可能である。
次に、そのような例を、第８図を参照し、第４の実施例
として説明する。
第８図は、第４の実施例に係わる半導体集積回路装置の
概念を略的に示す、特にパッド近傍を拡大した平面図で
ある。第８図において各参照する符号は、第７図と対応
している。
第８図に示すように、パッド21aに接続される内部配線2
4aが、パッド21bに接続される配線24bと交差しないよう
に配線パターンを作成すれば、内部配線24aと、内部配
線24bとを同一配線層によって形成できる。この例で
は、第１の配線層にて両者を形成している。
ところで、現在のLSIにおけるパッド数増加の要望は、L
SIの高機能化、多機能化によるばかりでなく、LSIの機
能テスト用端子の要求が高まっている点からも上げられ
る。LSIが高機能化、多機能化されれば、当然ながら内
部回路数も増加する。内部回路数が多くなれば、これら
の内部回路同士の接続関係を考慮した機能テストパター
ンは増加し、その量は膨大なものとなってくる。
そこで、内部回路専用の機能テスト端子を設けてやれ
ば、内部回路同士の接続関係を格別考慮する必要がなく
なり、また、機能テストを行ないたい任意のセルに対す
るテストパターンが容易に作成可能となる。
これらのことから、機能テスト端子が存在すれば、機能
テストパターンの量がかなり削減できるようになる。
さらに、内部回路専用の機能テスト端子が設けてあるLS
Iでは、仮に不良が発生した場合に、内部状態を簡単に
モニターすることが可能であり、不良箇所を特定するこ
とが容易である。
このような観点からLSIの機能テスト用端子の要求は、
かなり高いものであるのだが、従来では、機能テスト用
端子を別個に設ける、すなわちパッドが増加する、パッ
ドが増加すればLSIの面積が増大するという悪循環か
ら、機能テスト用端子採用には消極的であった。
ところが、本発明に係わる半導体集積回路装置は、その
面積増大を抑制してパッドの増加が図れるというもので
あり、機能テスト用端子採用に最適なものである。
次に、そのような機能テスト用端子を設けた本発明に係
わる半導体集積回路装置の例を、第９図および第10図を
参照し、第５の実施例として説明する。
第９図は、この発明の第５の実施例に係わる半導体集積
回路装置を略的に示す平面図である。
第９図において、30はLSIチップであり、その周縁部に
はチップの四辺に沿ってリードフレーム（外部端子）と
電気的に接続されるパッド31（31a、31b、31c）が三重
の列状に配置されている。最も内側に形成されたパッド
31c列の、さらに内側には、LSIを構成する回路のうち、
いわうるI/O回路セル32が、一重の列状に形成されてい
る。チップ内部には、内部回路35が図示されている。
第９図に示すLSIのパッド31近傍を拡大した図が第10図
である。
ここで、最も外側に形成されたパッド31a列と、それよ
り内側に形成されているパッド31b、31c列とは、それぞ
れ配置ピッチが異なっている。これは、パッド31a列
は、ワイヤが接続されるものとして、ずれ領域33を考慮
し、31b、31c列は、機能テスト端子とするためである。
機能テスト端子には、ワイヤを接続する必要はなく、し
たがって、ずれ領域を考慮する必要はない。
このため、配置ピッチを、パッド31a列より狭めること
が可能となる。
また、パッド31aに接続される内部配線34aは、第１の配
線層により形成され、同様に、パッド31aに接続される
内部配線34bは第２の配線層、パッド31cに接続される内
部配線34cは第３の配線層により形成されている。これ
ら第１〜第３の配線層の設けられる位置は、外側に位置
するパッドに接続される配線を構成する配線層が最も深
い位置に設けられ、内側に位置するパッドに接続する配
線を構成する配線層になるに連れ、順次浅い位置に形成
されるようになっている。
このように、本発明では、機能テスト端子を、無理なく
設けることが可能である。
また、機能テスト端子となるパッドを設ける場合には、
既存のボンディングマシンがそのまま使用できる点等か
ら、最も外側に存在するパッド31aが、外部端子と電気
的に接続されるのが望ましい。
［発明の効果］ 以上説明したように、この発明によれば、半導体集積回
路装置の面積増大を抑制しながら、パッドの増加が図ら
れた半導体集積回路装置が提供される。
【図面の簡単な説明】 第１図はこの発明の第１の実施例に係わる半導体集積回
路装置の平面図、第２図は第１の実施例装置のパッド近
傍の拡大平面図、第３図は第２図の断面Ａ−Ａ′線に沿
う断面図、第４図は第２の実施例装置のパッド近傍の拡
大平面図、第５図はこの発明での配線構造の一例を示す
平面図、第６図は第３の実施例装置のパッド近傍の拡大
平面図、第７図は第６図の断面Ｂ−Ｂ′線に沿う断面
図、第８図は第４の実施例装置のパッド近傍の拡大平面
図、第９図は第５の実施例に係わる半導体集積回路装置
の平面図、第10図は第５の実施例装置のパッド近傍の拡
大平面図、第11図は従来の第１の半導体集積回路装置の
平面図、第12図は従来の第１の半導体集積回路装置のパ
ッド近傍の拡大平面図、第13図は従来の第２の半導体集
積回路装置の平面図、第14図および第15図は従来の第２
の半導体集積回路装置のパッド近傍の拡大平面図であ
る。 10…LSIチップ、11a、11b…パッド、12…I/O回路セル、
13…ずれ領域、14a、14b…内部配線、16…第３の配線
層、18…スリット、20…LSIチップ、21a、21b,21c…パ
ッド、22…I/O回路セル、23…ずれ領域、24a、24b,24c
…内部配線、26…第４の配線層、30…LSIチップ、31a、
31b,31c…パッド、32…I/O回路セル、33…ずれ領域、34
a、34b、34c…内部配線。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路チップの周縁部に、外部端
    子と電気的に接続されるパッドが配置される半導体集積
    回路装置において、 上記パッドは、複数かつチップの縁に向かって、二重以
    上の列に並んで配置され、 かつパッドと内部回路とを電気的に接続する内部配線を
    構成する配線層がチップ厚さ方向に、少なくとも２層以
    上設けられていることを特徴とする半導体集積回路装
    置。
  2. 【請求項２】前記内部配線のうち、最も外側に配置され
    るパッドに接続する内部配線が、装置表面から最も深い
    位置に設けられた配線層により形成され、 これより内側に配置されるパッドに向かうにつれて、接
    続される内部配線が装置表面から順次浅い位置に設けら
    れた配線層により形成されていくことを特徴とする請求
    項（１）に記載の半導体集積回路装置。
  3. 【請求項３】前記内部配線には、スリットが形成されて
    いることを特徴とする請求項（１）に記載の半導体集積
    回路装置。
  4. 【請求項４】前記パッドのうち、最も外側に存在する列
    に配置されたパッドだけが、外部端子と電気的に接続さ
    れることを特徴とする請求項（１）に記載の半導体集積
    回路装置。
  5. 【請求項５】前記最も外側に存在する列に配置されたパ
    ッドの配置ピッチが、これより内側に存在するパッドの
    配置ピッチより大きいことを特徴とする請求項（１）記
    載の半導体集積回路装置。
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