JPH03173433A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH03173433A
JPH03173433A JP1312276A JP31227689A JPH03173433A JP H03173433 A JPH03173433 A JP H03173433A JP 1312276 A JP1312276 A JP 1312276A JP 31227689 A JP31227689 A JP 31227689A JP H03173433 A JPH03173433 A JP H03173433A
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wiring
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恭輔 小川
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路装置に係わり、特に半導体集
積回路チップの周縁部に、外部端子と電気的に接続され
るパッドの配置、およびその構造に特徴を持つ半導体集
積回路装置に関する。
（従来の技術） 近年、半導体デバイスの微細化技術が急速に発達し、こ
れに伴い半導体集積回路装置（以下単にＬＳＩと称する
）の集積度が高まってきている。
ＬＳＩの集積度が高まれば、高機能化、多機能化された
ＬＳＩも当然ながら製品化されるようになる。
ところで、高機能化、多機能化されたＬＳＩでは、入力
信号数、出力信号数等、装置外部と装置内部とを連絡す
る電気的手段がより多く必要となる。つまり、ＬＳＩに
おいて、数多くのパッドが必要となってくる。
さて、そこで従来のＬＳＩにおけるパッドの配置を考え
てみる。
第１１図は、従来の最も一般的なＬＳＩを示した平面図
である。第１１図において、１００はＬＳＩチップであ
り、その周縁部には、チップの四辺に沿ってリードフレ
ーム（外部端子）と電気的に接続されるパッド１０１が
一重の列状に配置されている。パッド１０１列の内側に
は、ＬＳＩを構成する回路のうち、いわゆるＩ１０回路
セル１０２が、やはり一重の列状に形成されている。
第１１図に示すＬＳＩのパッド近傍を拡大した図が第１
２図である。第１２図では、Ｉ１０回路セル１０２と、
パッド１０１とが、一定のピッチで配置されていること
が分かる。ここで、パッド１０１は、ボンディングマシ
ンの性能により、所定ピッチ量の間隔（ずれ領域）を設
定して、配置しなければならない。これを同図中の１０
３に示す。ずれ領域１０３内には、他のパッドや、他の
パッドとＩ１０回路セルとを電気的に接続する内部配線
１０４を形成しない。これは、ボンディング時における
ボンディングずれを考慮し、これによる内部配線１０４
の損傷を防止するものである。
ところが、上記ＬＳＩでは、個々のパッド１０１におい
てずれ領域１０３を取ることになるため、パッド１０１
を増加させると、おのずとＬＳＩの面積増大を招いてし
まい、好ましくない。
そこで、ＬＳＩの面積増大を抑制しながら、パッド１０
１を増加させることを目的として提案されたものが第１
３図の平面図に示すＬＳＩである。
第１３図において、各参照する符号は第１１図と対応す
る。つまり、パッド１０１を千鳥状に配置することで、
個々のずれ領域１０３を上下にずらし、パッド１０１の
増加と、それに伴うＬＳＩの面積増大を抑えることを可
能としたものである。
第１３図に示すパッド千鳥配置型ＬＳＩのパッド近傍を
拡大した図が第１４図である。しかし、ＬＳＩの面積増
大抑制に関しては、まだ改善すべき余地があり、さらに
、面積増大を抑制する方法として提案されたものが第１
５図に示すＬＳＩである。第１５図は、そのＬＳＩのパ
ッド近傍を拡大した図である。つまり、第１５図に示す
ＬＳＩは、上記パッド千鳥配置型ＬＳＩにおいて、パッ
ド１０１相互間を通過する内部配線１０４の幅を狭める
ことによって、面積増大の抑制をさらに図７たものであ
る。しかしながら、このようなＬＳＩでは、内部配線１
０４の幅が狭められることで、内部配線１０４の信頼性
低下を招く。例えば内部配線１０４内の電流密度が増加
することで、エレクトロマイグレーションが発生しやす
くなるという問題がある。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、半
導体集積回路装置の面積増大をよりいっそう抑制しなが
ら、パッドの増加を図った半導体集積回路装置を提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体集積回路装置によれば、（イ）　
半導体集積回路チップの周縁部に、外部端子と電気的に
接続されるパッドが配置される半導体集積回路装置にお
いて、 上記パッドは、複数、かつチップの縁に向かって、二重
以上の列に並んで配置され、 かつパッドと内部回路とを電気的に接続する内部配線を
構成する配線層が、少なくとも２層以上設けられている
ことを特徴とする。
さらに（イ）項記載の半導体集積回路装置において、 （１）　　前記内部配線のうち、最も外側に配置される
パッドに接続する内部配線が、装置表面から最も深い位
置に設けられた配線層により形成され、これより内側に
配置されるパッドに向かうにつれて、接続される内部配
線が装置表面から順次浅い位置に設けられた配線層によ
り形成されていくこと。
（２）　　前記内部配線には、スリットが形成されてい
ること。
（３）　　前記パッドのうち、最も外側に存在する列に
配置されたパッドだけが、外部端子と電気的に接続され
ること。
（４）　　前記最も外側に存在する列に配置されたパッ
ドの配置ピッチが、これより内側に存在するパッドの配
置ピッチより大きいこと。
以上の項目のうち、少なくとも一つを具備することを特
徴とする。
（作用） 上記のような半導体集積回路装置にあっては、半導体集
積回路チップの周縁部に配置されるパッドが、複数、か
つチップの縁に向かって二重以上の列に並んで配置され
ることで、パッドの増加が図られる。かつパッドと内部
回路とを電気的に接続する内部配線を構成する配線層が
少なくとも２層以上設けられていることで、個々のパッ
ドにおいて、内部配線となる配線層を選ぶことができ、
しかもそれらの短絡を防止できる。
さらに、パッドのずれ領域を通過して形成される内部配
線は、装置表面から深い位置に設けられた配線層によっ
て形成すれば、パッドのずれ領域の直下を通過しても、
ボンディング時における損傷の恐れが低減される。
すなわちパッドのずれ領域の直下にも内部配線を形成で
きることから、半導体集積回路装置の面積増大がよりい
っそう抑制されるようになる。
また、少なくとも２層以上設けられている配線層は、そ
れぞれの配線層において、任意に配線パターンを形成で
きる。この結果、おのおのの配線層によって形成される
内部配線は、その配線幅をむやみに狭めたりする必要は
なく、個々の配線の電流密度を、それぞれ十分に調整す
ることが可能であり、したがって、配線の信頼性が低下
することもない。
（実施例） 以下、図面を参照してこの発明の実施例について説明す
る。
まず、第１図は、この発明の第１の実施例に係わる半導
体集積回路装置を略的に示す平面図である。
第１図において、１０はＬＳＩチップであり、その周縁
部には、チップの四辺に沿ってリードフレーム（外部端
子）と電気的に接続されるパッド１１　（ｌｌａ、１ｌ
ｂ）が二重の列状に配置されている。すなわち、パッド
ｌｌａが外側に形成された第１の列を構成し、パッドｌ
ｌｂがそれより内側に形成された第２の列を構成してい
る。
パッド１１は、パッドｌｌａによる第１の列と、１１ｂ
による第２の列とによって、二重の列状に配置された構
造となっている。パッドｌｌｂ列の内側には、ＬＳＩを
構成する回路のうち、いわゆるＩ１０回路セル１２が、
−重の列状に形成されている。
第１図に示すＬＳＩのパッド１１近傍を拡大した図が第
２図である。
第２図では、■１０回路セル１２と、パッド１１とが、
一定のピッチで配置されていることが分かる。そして、
パッド１１は、上述したように、１１ａからなる第１の
列と、１１ｂからなる第２の列とによって、二重となっ
た列状に配置されており、パッド１１の総数が増加して
いる。これらのパッド１１は、ずれ領域１３の最小の間
隔でそれぞれ配置されており、最大のパッド１１の数で
得られる、最小のパッド形成面積を達成している。
つまり、これ以上のパッド形成面積の低下が有り得ない
状態にてパッド１１が配置されている。このようなパッ
ド１１の配置状態を可能とするための内部配線の構造は
、例えば、最も外側に配置されるパッドｌｌａに接続さ
れる内部配線１４ａを、装置表面から深い位置に設けら
れた第１の配線層により形成する。そして、これより内
側に配置されるパッドｌｌｂに接続される内部配線１４
ｂは、第１の配線層より浅い位置に設けられた第２の配
線層により形成する。
このようにすることで、内部配線同士の短絡を防げる。
また、上記のことは、ボンディング時に、ずれ領域１３
の直下を通過する配線層の受ける損傷が、配線層の設け
られる位置が浅い程、大きくなることを考慮したもので
もある。
つまり、本発明では、ずれ領域１３の直下を通過する、
バッドｌｌａに接続される内部配線１４ａを、基本的に
深い位置に存在する第１の配線層により形成する。
これにより、ボンディング時における内部配線１４ａの
損傷の恐れが低減されることから、内部配線１４ａをず
れ領域１３直下を通過して形成することが可能となる。
この点において、この発明では、さらにもう−工夫を凝
らす。この工夫の点を、第３図を参照して説明する。
第３図は、第２図の断面Ａ−Ａ　”線に沿う断面図であ
る。第３図に示すように、内部配線１４ａが、第１の配
線層により形成されている。この内部配線１４ａ上には
、層間絶縁膜１５を介して、第３の配線層（導体層）１
６が形成されている。
この第３の配線層（導体層）１６上には、層間絶縁膜１
５を介して、内部配線１４ｂが、第２の配線層により形
成されている。
つまり、工夫の点とは、第１の配線層と、第２の配線層
との間に、第３の配線層（導体層）１６が形成されてい
る点である。
このように、第３の配線層（導体層）１６を形成するこ
とにより、装置表面からより深い位置に第１の配線層を
設けることができ、内部配線１４ａをより深い位置に形
成することが可能となる。これによって、なおいっそう
、ボンディング時に、内部配線１４ａが受ける損傷の恐
れを低減させることができる。
また、第３の配線層（導体層）１６の形成による効果は
他にも種々ある。その代表的な例とじては、装置表面か
らより深い位置に形成された内部配線１４ａに対するコ
ンタクト孔内に配線層（導体層）を形成する際、配線層
（導体層）のステップカバレージを良好とできる点であ
る。
深い位置に対してコンタクト孔を開孔する場合には、概
してコンタクト孔のアスペクト比が高くなりがちである
。アスペクト比が高くなると、周知の如く、配線層（導
体層）のステップカバレージが悪くなる。
特にワイヤがボンディングされるパッドともなれば、表
面平坦度の高い配線層（導体層）が必須であり、そのた
めには、バッド１１ａとなる第２の配線層がコンタクト
孔に対して良好なステップカバレージを持つ必要がある
。第２の配線層がコンタクト孔に対して良好なステップ
カバレージを持つには、そのコンタクト孔のアスペクト
比をなるべく低くすることが重要となってくる。
そこで、上述した第３の配線層（導体層）１６を、第１
の配線層と、第２の配線層との間に形成してやれば、第
３の配線層によって、−旦、コンタクト孔が塞がれるの
で、次に形成するコンタクト孔の深さが調節可能となる
。コンタクト孔の深さを調節してやれば、コンタクト孔
のアスペクト比を調節することができる。
したがって、コンタクト孔のアスペクト比がなるべく低
くなるように、コンタクト孔の深さを調節することで、
第２の配線層のコンタクト孔に対するステップカバレー
ジを改善することが可能となる。
また、第３の配線層（導体層）１６は、なにも１層に限
ることはなく、本発明に係わる半導体集積回路装置で２
層以上必要である場合には、２層以上形成しても構わな
い。
さらに、第３の配線層（導体層）１６は、上記目的のた
めばかりにわざわざ形成しなくても、半導体集積回路装
置の内部回路において、配線として使用される配線層（
導体層）を利用して形成してもよい。
尚、第３の配線層（導体層）１６は、上記の理由等から
形成しておくほうが望ましいが、別になくても、本発明
の主旨、すなわち半導体集積回路装置の面積増大をより
いっそう抑制しながら、パッドの増加を図るという点を
逸脱することはない。
さらに、少なくとも２層以上設けられている配線層は、
それぞれの配線層において、任意に配線パターンを形成
できる。
この結果、おのおのの配線層によって形成される内部配
線（例えば第２図に示す１４ａ、１４ｂ）は、その配線
幅をむやみに狭めたりする必要はなく、個々の配線の電
流密度を、それぞれ十分に調整することが可能である。
したがって、配線の信頼性の低下、特にエレクトロマイ
グレーションに関わる信頼性の低下の点を防ぐことがで
きる。
次に、第３図を参照して、上記第１の実施例装置の製造
方法、特にパッド１１　（ｌｌａ、１ｌｂ）の形成方法
について述べる。
まず、第３図では図示しないが、内部配線１４ａ（第１
の配線層）の下部には、層間絶縁膜が形成されている。
この図示しない層間絶縁膜上に、第１の配線層となる第
１の金属膜を、例えばスパッタ法により蒸着形成し、次
いで、ホトレジストを用いた写真蝕刻法等によって第１
の金属膜を、所定の内部配線１４ａの形状にパターニン
グする。次いで、この内部配線１４ａ上を含む全面に、
例えばＣＶＤ法等により、層間絶縁膜１５を構成する第
１の絶縁膜を堆積形成し、次いで、ホトレジストを用い
た写真蝕刻法等によって第１の絶縁膜に対し、内部配線
１４ａに通じる第１のコンタクト孔を開孔する。次いで
、この第１のコンタクト孔を含む全面に、例えばスパッ
タ法により、第３の配線層（導体層）１６となる第２の
金属膜を蒸着形成し、次いで、ホトレジストを用いた写
真蝕刻法等によって第２の金属膜を、少なくとも第１の
コンタクト孔内部に埋め込まれるように残存させてパタ
ーニングし、第１のコンタクト孔を第３の配線層（導体
層）１６にて塞ぐ。次いで、この残存した第３の配線層
（導体層）１６上を含み全面に、例えばＣＶＤ法により
、層間絶縁膜１５を構成する第２の絶縁膜を堆積形成し
、次いで、ホトレジストを用いた写真蝕刻法等によって
第２の絶縁膜に対し、残存している第３の配線層（導体
層）１６に通じる第２のコンタクト孔を開孔する。この
とき、第２のコンタクト孔は、上述したようにアスペク
ト比が調節されることで、この後形成される第２の配線
層の第２のコンタクト孔に対するステップカバレージが
良好となる。次いで、第２のコンタクト孔を含む全面に
、例えばスパッタ法により、第２の配線層（導体層）と
なる第３の金属膜を蒸着形成し、次いで、ホトレジスト
を用いた写真蝕刻法等によって第３の金属膜を、内部配
線１４ｂの形状、および少なくとも第２のコンタクト孔
内部に埋め込まれるように残存させてパターニングする
。次いで、全面に、例えばＣＶＤ法により、表面保護膜
１７を形成し、次いで、ホトレジストを用いた写真蝕刻
法等によって表面保護膜１７に対し、内部配線１４ｂ上
、および残存している第３の金属膜に通じる第３のコン
タクト孔を開孔する。これによって、パッド１１ａと、
パッド１１ｂとが形成される。
この発明のパッド１１の配置パターンとしては、第１図
に示した配置パターンばかりでなく、パッド千鳥配置型
のパターンとしてもよい。そのような例を第２の実施例
として第４図に示す。第４図において、各参照する符号
は第２図と対応している。
第４図に示すように、チップ（第４図では図示せず）の
最も外側に形成されたパッドｌｌａからなる第１の列と
、それより内側に形成されたパッド１１ｂからなる第２
の列とを、それぞれ所定量ずらして配置することによっ
て、パッド千鳥配置型のパターンが得られる。
このようにパッド千鳥配置型のパターンとしても、第１
の実施例同様、内部配線の構造は、少なくとも２層から
なる配線構造とし、最も外側に配置されるパッドｌｌａ
に接続される内部配線１４ａは、装置表面から深い位置
に設けられた第１の配線層にて形成する。また、これよ
り内側に配置されるパッド１１ｂに接続される内部配線
１４ｂは、第１の配線層より浅い位置に設けられた第２
の配線層にて形成する。これによって、第１の実施例と
同様に、ずれ領域１３直下に、内部配線１４ａを形成し
ても、ボンディング時における損傷を低減できる効果が
得られることは言うまでもない。
また、第２の実施例では、パッド１１（ｌｌａ。
１１ｂ）は、ずれ領域１３の最小の間隔でそれぞれ形成
されており、パッド千鳥配置型のパターンにおいて、最
大のパッド１１の数で得られる、最小のパッド形成面積
を実現している。
さらに、パッド１１の基板深さ方向の構造は、上記第３
図に示した第１の配線層による内部配線１４ａと、第２
の配線層による内部配線１４ｂとの間に、第３の配線層
（導体層）１６を形成する構造であってよい。
さて、以上本発明に係わる半導体集積回路装置のパッド
の配置、およびその構造の特徴について説明してきた。
ところで、今、ＬＳＩチップ、すなわち素子形成された
半導体集積回路チップを樹脂封止する際、このチップの
表面保護膜（絶縁層）において、クラックが発生すると
いう点が問題となっている。
チップの表面保護膜にクラックが発生すると、半導体集
積回路装置自体の信頼性が低下するばかりでなく、製造
歩留りの低下を招き、製品コストの上昇につながる。
チップの表面保護膜（絶縁層）におけるクラックの発生
の原因は、チップと封１１−樹脂との熱膨張係数の差に
よるものと考えられている。中でも、上記クラックの発
生は、チップの周縁部において、特に顕著であり、この
ことから、パッドを構成する配線層（導体層）自体の熱
膨張係数も何等かの影響を与えているものと推測される
。
本発明に係わる半導体集積回路装置では、上述したよう
にパッドが多く、シかもこれらのバットが狭い面積中に
密に配置されている。
したがって、上記クラックの問題には、何等かの防止策
を講じ、信頼性低下の面を抑制する配慮が為されること
が望ましい。
そこで、本発明に係わる半導体集積回路装置の装置自体
の、上記クラック発生による信頼性低下を抑制する一手
段について述べることにする。
ＬＳＩチップの表面保護膜（絶縁層）において、クラッ
クが発生するという点を解決するためには、封止樹脂と
ＬＳＩチップとにおける熱膨張係数の差によって生じる
応力を如何に低減させるかという点が重要である。パッ
ドを構成する配線層（導体層）近傍、ここでは、上記表
面保護膜（絶縁層）が、配線層（導体層）と、封止樹脂
とによって挾まれた、言い換えればサンドイッチ状態に
なっており、深さ方向の幅が比較的狭い領域に、熱膨張
係数の異なった物質がひしめきあっている。上記クラッ
クは、このような箇所に多発することから、この箇所に
おいて、熱膨張係数の差によって生じる応力を低減させ
ることが、最も効果的であると思われる。
そこで、配線層を、第５図に示すような構造とする。第
５図について説明すると、１４は配線層であり、その端
部には、パッド１１が形成されている。そして、配線層
１４の部分には、スリット１８が設られている。
この、ように、配線層１４、特に最も表面に近い配線層
１４ｂにスリット１８を設けることによって、上記熱膨
張係数の差により、特に表面保護膜（絶縁層）に生じる
応力が分散される。
したがって、ＬＳＩチップの表面保護膜（絶縁層）、例
えば第３図に図示する表面保護膜１７において、クラッ
クの発生が効果的に防止され、特に本発明に係わる半導
体集積回路装置のような、数多くのパッドを持つ装置に
おいて、装置自体の信頼性低下が抑制される。
これまで、第１の実施例、第２の実施例のような、パッ
ドの配置が、二重の列状に配置された構造となっている
ものを中心にして詳細に説明してきたが、パッドの配置
は、なにも二重の列状に配置されたものに限られること
はなく、三重、四重、あるいはそれ以上に及んで列状に
配置されていても構わない。
以下、そのようなパッド配置のうち、特に三重の列状に
配置されたものを例にとって、第３０丈施例以降を説明
する。
第６図は、この発明の第３の実施例に係わる半導体集積
回路装置の概念を略的に示す、特にパッド近傍を拡大し
た平面図である。
第３の実施例装置において、その平面形状は、第１図に
示す装置のパッド配置を、二重から三重にしただけであ
り、よって平面形状全体を示す図は、ここでは省略する
。
第６図に示すように、第１の実施例同様、Ｉ１０回路セ
ル２２と、パッド２１　（２１ａ。
２１ｂ、２１ｃ）とが一定のピッチで配置されている。
パッド２１は、２１ａからなる第１の列と、２１ｂから
なる第２の列と、２１ｃからなる第３の列とによって、
三重となった列状に配置されており、パッド２１の総数
が、第１の実施例より、さらに増加している。これらの
パッド２１は、この発明では、もちろんながらずれ領域
２３の最小の間隔でそれぞれ配置されており、最大のパ
ッド２１の数で得られる、最小のパッド形成面積を達成
している。このようなパッド２１の配置状態を可能とす
るための内部配線の構造は、例えば、最も外側に配置さ
れるパッド２１ａに接続される内部配線２４ａを、装置
表面から深い位置に設けられた第１の配線層により形成
する。そして、これより内側に配置されるパッド２１ｂ
に接続される内部配線２４ｂは、第１の配線層より浅い
位置に設けられた第２の配線層により形成、さらに、こ
れより内側に配置されるパッド２１ｃに接続される内部
配線２４ｃは、第２の配線層より浅い位置に設けられた
第３の配線層により形成する。このことによって、ボン
ディング時における内部配線２４ａおよび２４ｂの損傷
の恐れが低減されることから、内部配線２４ａおよび２
４ｂをずれ領域２３直下を通過して形成することが可能
となる。
第７図は、第６図の断面Ｂ−Ｂ−線に沿う断面図である
。第７図に示すように、この第３の実施例でも、第１の
実施例同様、装置表面から浅い位置に形成された第３の
配線層（内部配線２４ｃ）と、これに次いで浅い位置に
形成された第２の配線層（内部配線２４ｂ）との間に、
第４の配線層（導体層）２６を形成しても構わない。こ
れによって、装置表面からより深い位置に第１の配線層
を設けることができ、ボンディング時に、内部配線２４
ａが受ける損傷の恐れを低減させることができる。
さらに、層間絶縁膜２５に対して、第１の配線層（内部
配線２４ａ）　および第２の配線層（２４ｂ）に通じる
コンタクト孔を開孔する際、第４の配線層２６を設ける
ことで、コンタクト孔の深さを調節でき、アスペクト比
を調節することが可能となる。
したがってコンタクト孔のアスペクト比がなるべく低く
なるように、コンタクト孔の深さを調節することで、第
２の配線層のコンタクト孔に対するステップカバレージ
を改善することが可能となる。
また、図示するように、第３の実施例では、第２の配線
層（２４ｂ）によって、第１の配線層（２４ａ）に通じ
るコンタクト孔のアスペクト比の調節を行なうことも可
能である。
パッド２１　（２１ａ、　２　ｌ　ｂ、　２１　ｃ）の
形成は、第３の配線層（内部配線２４ｃ）を構成する金
属膜を、パッド２１配置パターン、および内部配線２４
ｃパターンにバターニングした後、全面に表面保護膜２
７を堆積形成し、これに対して、上記金属膜パターンに
通じるコンタクト孔を開孔することで形成される。
また、第１の配線層（２４ａ）と、第２の配線層（２４
ｂ）との間には、上記第４の配線層２６と同様な役割を
持つ配線層を形成しても構わないが、このような、配線
層を形成する必要は必ずしもない。
これは、配線層が３層構造となっていることにより、第
１の配線層（２４ａ）が必然的に装置表面から充分深い
位置に形成されるようになり、ボンディング時における
内部配線２４ａの損傷の恐れが少なくなっているからで
ある。
また、第３の実施例では、三重の列状に形成されたパッ
ド２１　ａ　ｓ　２１　ｂ　ｓ　２１　ｃに接続される
内部配線２４　ａ　−２４ｂ　ｓ　２４　ｃを、それぞ
れ３つの配線層によって形成したが、２つの配線層によ
って形成することも可能である。
次に、そのような例を、第８図を参照し、第４の実施例
として説明する。
第８図は、第４の実施例に係わる半導体集積回路装置の
概念を略的に示す、特にパッド近傍を拡大した平面図で
ある。第８図において各参照する符号は、第７図と対応
している。
第８図に示すように、パッド２１ａに接続される内部配
線２４ａが、パッド２１ｂに接続される配線２４ｂと交
差しないように配線パターンを作成すれば、内部配線２
４ａと、内部配線２４ｂとを同一配線層によって形成で
きる。この例では、第１の配線層にて両者を形成してい
る。
ところで、現在のＬＳＩにおけるパッド数増加の要望は
、ＬＳＩの高機能化、多機能化によるばかりでなく、Ｌ
ＳＩの機能テスト用端子の要求が高まっている点からも
上げられる。ＬＳＩが高機能化、多機能化されれば、当
然ながら内部回路数も増加する。内部回路数が多くなれ
ば、これらの内部回路同士の接続関係を考慮した機能テ
ストパターンは増加し、その量は膨大なものとなってく
る。
そこで、内部回路専用の機能テスト端子を設けてやれば
、内部回路同士の接続関係を格別考慮する必要がなくな
り、また、機能テストを行ないたい任意のセルに対する
テストパターンが容易に作成可能となる。
これらのことから、機能テスト端子が存在すれば、機能
テストパターンの量がかなり削減できるようになる。
さらに、内部回路専用の機能テスト端子が設けであるＬ
ＳＩでは、仮に不良が発生した場合に、内部状態を簡単
にモニターすることが可能であり、不良箇所を特定する
ことが容易である。
このような観点からＬＳＩの機能テスト用端子の要求は
、かなり高いものであるのだが、従来では、機能テスト
用端子を別個に設ける、すなわちパッドが増加する、パ
ッドが増加すればＬＳＩの面積が増大するという悪循環
から、機能テスト用端子採用には消極的であった。
ところが、本発明に係わる半導体集積回路装置は、その
面積増大を抑制してパッドの増加が図れるというもので
あり、機能テスト用端子採用に最適なものである。
次に、そのような機能テスト用端子を設けた本発明に係
わる半導体集積回路装置の例を、第９図および第１０図
を参照し、第５の実施例として説明する。
第９図は、この発明の第５の実施例に係わる半導体集積
回路装置を略的に示す平面図である。
第９図において、３０はＬＳＩチップであり、その周縁
部にはチップの四辺に沿ってリードフレーム（外部端子
）と電気的に接続されるパッド３１　（３１ａ、３１ｂ
、３１ｃ）が三重の列状に配置されている。最も内側に
形成されたバッド３１ｃ列の、さらに内側には、ＬＳＩ
を構成する回路のうち、いわゆるＩ１０回路セル３２が
、−重の列状に形成されている。チップ内部には、内部
回路３５が図示されている。
第９図に示すＬＳＩのパッド３１近傍を拡大した図が第
１０図である。
ここで、最も外側に形成されたパッド３１ａ列と、それ
より内側に形成されているパッド３１ｂ１３１ｃ列とは
、それぞれ配置ピッチが異なっている。これは、パッド
３１ａ列は、ワイヤが接続されるものとして、ずれ領域
３３を考慮し、３１ｂ１３１Ｃ列は、機能テスト端子と
するためである。
機能テスト端子には、ワイヤを接続する必要はなく、し
たがって、ずれ領域を考慮する必要はない。
このため、配置ピッチを、パッド３１ａ列より狭めるこ
とが可能となる。
また、パッド３１ａに接続される内部配線３４ａは、第
１の配線層により形成され、同様に、パッド３１ｂに接
続される内部配線３４ｂは第２の配線層、パッド３１ｃ
に接続される内部配線３４Ｃは第３の配線層により形成
されている。これら第１〜第３の配線層の設けられる位
置は、外側に位置するパッドに接続される配線を構成す
る配線層が最も深い位置に設けられ、内側に位置するパ
ッドに接続する配線を構成する配線層になるに連れ、順
次浅い位置に形成されるようになっている。
このように、本発明では、機能テスト端子を、無理なく
設けることが可能である。
また、機能テスト端子となるパッドを設ける場合には、
既存のボンディングマシンがそのまま使用できる点等か
ら、最も外側に存在するパッド３１ａが、外部端子と電
気的に接続されるのが望ましい。
［発明の効果］ 以上説明したように、この発明によれば、半導体集積回
路装置の面積増大を抑制しながら、パッドの増加が図ら
れた半導体集積回路装置が提供される。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係わる半導体集積回
路装置の平面図、第２図は第１の実施例装置のパッド近
傍の拡大平面図、第３図は第２図の断面Ａ−Ａ−線に沿
う断面図、第４図は第２の実施例装置のパッド近傍の拡
大平面図、第５図はこの発明での配線構造の一例を示す
平面図、第６図は第３の実施例装置のパッド近傍の拡大
平面図、第７図は第６図の断面Ｂ−Ｂ　−線に沿う断面
図、笥８図は第４の実施例装置のパッド近傍の拡大平面
図、第９図は第５の実施例に係わる半導体集積回路装置
の平面図、第１０図は第５の実施例装置のパッド近傍の
拡大平面図、第１１図は従来の第１の半導体集積回路装
置の平面図、第１２図は従来の第１の半導体集積回路装
置のパッド近傍の拡大平面図、第１３図は従来の第２の
半導体集積回路装置の平面図、第１４図および第１５図
は従来の第２の半導体集積回路装置のパッド近傍の拡大
平面図である。 １０　・Ｌ　Ｓ　Ｉチップ、ｌｌａ、１ｌｂ−・・パッ
ド、１２・・・Ｉ１０回路セル、１３・・・ずれ領域、
１４ａ、１４ｂ・・・内部配線、１６・・・第３の配線
層、１８・・・スリット、２０・・・ＬＳＩチップ、２
１ａ１２１ｂ、２１Ｃ・・・パッド、２２・・・Ｉ１０
回路セル、２３−・・ずれ領域、２４ａ、２４ｂ、２４
’ｃ−内部配線、２６・・・第４の配線層、３０・・・
ＬＳＩチップ、３１ａ、３１ｂ、３１ｃｍ・・パッド、
３２　・Ｉ　／　Ｏ回路セル、３３−・・ずれ領域、３
４ａ％　３４ｂ。 ３４ｃ・・・内部配線。 第１図

Claims (5)

    【特許請求の範囲】
  1. （１）半導体集積回路チップの周縁部に、外部端子と電
    気的に接続されるパッドが配置される半導体集積回路装
    置において、 上記パッドは、複数かつチップの縁に向かって、二重以
    上の列に並んで配置され、 かつパッドと内部回路とを電気的に接続する内部配線を
    構成する配線層がチップ厚さ方向に、少なくとも２層以
    上設けられていることを特徴とする半導体集積回路装置
    。
  2. （２）前記内部配線のうち、最も外側に配置されるパッ
    ドに接続する内部配線が、装置表面から最も深い位置に
    設けられた配線層により形成され、これより内側に配置
    されるパッドに向かうにつれて、接続される内部配線が
    装置表面から順次浅い位置に設けられた配線層により形
    成されていくことを特徴とする請求項（１）に記載の半
    導体集積回路装置。
  3. （３）前記内部配線には、スリットが形成されているこ
    とを特徴とする請求項（１）に記載の半導体集積回路装
    置。
  4. （４）前記パッドのうち、最も外側に存在する列に配置
    されたパッドだけが、外部端子と電気的に接続されるこ
    とを特徴とする請求項（１）に記載の半導体集積回路装
    置。
  5. （５）前記最も外側に存在する列に配置されたパッドの
    配置ピッチが、これより内側に存在するパッドの配置ピ
    ッチより大きいことを特徴とする請求項（１）記載の半
    導体集積回路装置。
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