KR930005493B1 - 반도체집적회로장치 - Google Patents

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KR930005493B1
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야스노리 다나카
교스케 오가와
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체집적회로장치
제1도는 본 발명의 제1실시예에 따른 반도체집적회로장치의 평면도.
제2도는 제1실시예 장치의 패드 근방의 확대 평면도.
제3도는 제2도의 단면 A-A′선에 따른 단면도.
제4도는 제2실시예 장치의 패드 근방의 확대 평면도.
제5도는 본 발명에서 도시한 배선구조의 일례를 나타낸 평면도.
제6도는 제3실시예 장치의 패드 근방의 확대 평면도.
제7도는 제6도의 단면 B-B′선에 따른 단면도.
제8도는 제4실시예 장치의 패드 근방의 확대 평면도.
제9도는 제5실시예에 따른 반도체집적회로장치의 평면도.
제10도는 제5실시예 장치의 패드 근방의 확대 평면도.
제11도는 종래 제1의 반도체칩적회로장치의 평면도.
제12도는 종래 제1의 반도체칩적회로장치의 패드 근방의 확대 평면도.
제13도는 종래 제2의 반도체칩적회로장치의 평면도.
제14도 및 제15도는 종래 제2의 반도체칩적회로장치의 패드 근방의 확대 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : LSI칩 11a,11b : 패드
12 : I/O회로셀 13 : 어긋난 영역
14a,14b : 내부배선 16 : 제3의 배선층
18 : 슬릿 20 : LSI칩
21a,21b,21c : 패드 22 : I/O회로셀
23 : 어긋난 영역 24a,24b,24c : 내부배선
26 : 제4의 배선층 30 : LSI칩
31a,31b,31c : 패드 32 : I/O회로셀
33 : 어긋난 영역 34a,34b,34c : 내부배선
[산업상의 이용분야]
본 발명은 반도체칩적회로장치에 관한 것으로, 특히 반도체집적회로칩의 주연부(周緣部)에 외부단자와 전기적으로 접속되는 패드의 배치 및 그 구조에 특징을 갖춘 반도체칩적회로장치에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 반도체디바이스의 미세화 기술이 급속히 발달함에 따라 반도체집적회로장치(이하 LSI라 칭함)의 집적도가 높아지고 있다. LSI의 집적도가 높아지면, 고기능화, 다기능화된 LSI도 당연히 제품화 되도록 되어 있다.
그런데, 고기능화, 다기능화된 LSI에서는 입력신호 수, 출력신호수 등, 장치외부와 장치내부를 연결하는 전기적 수단이 보다 많이 필요하게 된다. 즉, LSI에 있어서, 다수의 패드가 필요해지게 된다.
그래서, 종래 LSI에 있어서 패드의 배치를 생각해 본다.
제11도는 종래 가장 일반적인 LSI를 나타낸 평면도이다. 제11도에 있어서, 참조부호 100은 LSI칩이고, 그 주연부에는 칩의 4변에 따라서 리드프레임(외부단자)과 전기적으로 접속된 패드(101)가 한겹의 열형상으로 배치되어 있다. 패드(101)의 열내측으로 LSI를 구성하는 회로중의, 소위 I/O 회로셀(102)이 역시 한겹의 열형상으로 형성되어 있다. 제11도에 나타낸 LSI의 패드 근방을 확대한 도면이 제12도이다.
제12도에서는 I/O회로셀(102)과 패드(101)가 일정한 피치로 배치되어 있음을 알 수 있게 된다. 여기서, 패드(101)는 본딩머신의 성능에 따라 소정의 피치량위 간격(어긋난 영역)을 설정하여 배치하지 않으면 안된다. 이것을 제12도중의 참조부호 103에 나타낸다. 어긋난 영역(103)내에는 다른 패드나 다른 패드와 I/O회로셀을 전기적으로 접속하는 내부배선(104)을 형성하지 않는다. 이것은 본딩시에 있어서의 본딩어긋남을 고려하고, 이에 따른 내부배선(104)의 손상을 방지하는 것이다. 그렇지만, 상기 LSI에서는 각각의 패드(101)에 있어서 어긋난 영역(103)을 취하게 됨으로써, 패드(101)를 증가시키면 자연히 LSI의 면적 증대를 초래해 버려서 바람직하지 않다.
그래서, LSI의 면적 증대를 억제하면서, 패드(101)를 증가시키는 것을 목적으로 하여 제안된 것이 제13도의 평면도에 나타낸 LSI이다.
제13도에 있어서, 각 참조하는 부호는 제11도와 대응한다. 즉, 패드(101)를 지그자그현상(zigzag形狀)으로 배치함으로써, 각각의 어긋난 영역(103)을 상하로 비켜 놓고, 패드(101)의 증가와 그에 따른 LSI의 면적 증대를 억제하는 것이 가능하게 된 것이다. 제13도에 나타낸 패드 지그자그 배치형 LSI의 패드 근방을 확대한 도면이 제14도이다.
그러나, LSI의 면적 증대 억제에 관해서는 계속 개선할 만한 여지가 있고, 또 면적 증대를 억제하는 방법으로서 제안된 것이 제15도에 나타낸 LSI이다. 제15도는 그 LSI의 패드 근방을 확대한 도면이다. 즉, 제15도에 나타낸 LSI는 상기 패드 지그자그 배치형 LSI에 있어서, 패드(101) 상호간을 통과하는 내부배선(104)의 폭을 좁게 함으로써, 면적 증대의 억제를 더욱 더 도모한 것이다. 그렇지만, 이와 같은 LSI에서는 내부배선(104)의 폭이 좁혀짐으로써 내부배선(104)의 신뢰성 저하를 초래한다. 예컨대 내부배선(104)내의 전류밀도가 증가함으로써, 일렉트로마이그레이션이 발생하기 쉬워진다는 문제점이 있게 된다.
[발명의 목적]
이에, 본 발명은 상기한 점을 고려하여 이루어진 것으로, 반도체 집적회로장치의 면적 증대를 보다 한층 억제하면서 패드의 증가를 도모한 반도체집적회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명에 따른 반도체집적회로장치는 반도체집적회로칩의 주연부에 외부단자와 전기적으로 접속된 패드가 배치되는 반도체집적회로장치에 있어서, 상기 패드는 복수개의 칩의 테두리를 따라서 두겹 이상의 열로 나란히 배치되고, 상기 패드와 내부회로를 전기적으로 접속하는 내부배선을 구성하는 배선층이 적어도 2층 이상 설치되어 있는 것을 특징으로 한다.
더욱이, 상기 반도체집적회로에 있어서, 상기 내부배선중의 가장 외측에 배치된 패드에 접속되는 내부배선이 장치표면에서 가장 깊은 위치에 설치된 배선층에 의해 형성됨에 따라 내측에 배치되는 패드에 향함에 따라 접속된 내부배선이 장치표면으로부터 차례로 얕은 위치에 설치된 배선층에 의해 형성되어 가는 것과, 상기 내부배선에는 슬릿이 형성되어 있는 것, 상기 패드중의 가장 외측에 존재하는 열에 배치된 패드만이 외부단자와 전기적으로 접속되는 것, 상기 가장 외측에 존재하는 열에 배치된 패드의 배치피치가 이것 보다 내측에 존재하는 패드의 배치피치보다 큰 것중에서 적어도 1개를 구비하여 구성된 것을 특징으로 한다.
[작용]
상기한 구성으로 된 본 발명에 따른 반도체집적회로장치에 있어서는 반도체집적회로칩의 주연부에 배치된 패드가 복수 또 칩의 테두리에 향해서 두겹 이상의 열로 나란히 배치됨으로써, 패드의 증가를 도모할 수 있게 된다. 또 패드와 내부회로를 전기적으로 접속하는 내부배선을 구성하는 배선층이 적어도 2층 이상 설치됨으로써 각각의 패드에 있어서, 내부배선으로 이루어진 배선층을 선택할 수 있고, 그 위에 내부배선의 단락을 방지할 수 있게 된다.
더욱이, 패드의 어긋난 영역을 통과하여 형성된 내부배선은 장치 표면으로부터 깊은 위치에 설치된 배선층에 따라서 형성하면 패드의 어긋난 영역의 바로 아래를 통과해도 본딩시에 있어서 손상의 우려가 저감된다.
즉, 패드의 어긋난 영역의 바로 아래에도 내부배선을 형성할 수 있으므로, 반도체집적회로장치의 면적 증대가 보다 한층 억제되도록 한다.
또, 적어도 2층 이상 설치되어 있는 배선층은 각각의 배선층에 있어서, 임의로 배선패턴을 형성할 수 있게 된다. 이 결과, 각각의 배선층에 의해서 형성된 내부배선은 그 배선폭을 지나치게 좁히거나 할 필요는 없고, 개개의 배선의 전류밀도를 각각 충분히 조정하는 것이 가능함으로, 배선의 신뢰성이 저하하지 않는다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예에 대해서 설명한다.
제1도는 본 발명의 제1실시예에 따른 반도체집적회로장치를 대략적으로 나타낸 평면도이다.
제1도에 있어서, 참조부호 10은 LSI칩이고 그 주연부에는 칩의 4변에 따라서 리드프레임(외부단자)과 전기적으로 접속되는 패드(11 ; 11a, 11b)가 두겹의 열형상에 배치되어 있다. 즉, 패드(11a)가 외측에 형성된 제1열을 구성하고, 패드(11b)가 그것보다 내측에 형성된 제2열을 구성하고 있다. 패드(11)는 패드(11a)에 의한 제1열과 패드(11b)에 의한 제1열에 따라서 두겹의 열형상에 배치된 구조로 되어 있다. 패드(11b)열의 내측에는 LSI를 구성하는 회로중의, 즉 I/O회로셀(12)이 한겹의 열형상에 형성되어 있다.
제1도에 나타낸 LSI의 패드(11) 근방을 확대한 도면이 제2도이다.
제2도에서는 I/O회로셀(12)과 패드(11)가 일정한 피치로 배치되어 있는 것을 알 수 있다. 그리고, 패드(11)는 상술한 바와 같이, 패드(11a)로 이루어진 제1열과 패드(11b)로 이루어진 제2열에 의해서 두 겹으로 이루어진 열형상에 배치되어 있고, 패드(11)의 총 수가 증가하고 있다. 이들의 패드(11)는 어긋난 영역(13)과 최소의 간격으로 배치되어 있고, 최대의 패드(11)의 수로 얻을 수 있는 최소의 패드 형성면적을 달성하고 있다. 즉, 이것 이상의 패드 형성 면적의 저하를 가질 수 없는 상태로서 패드(11)가 배치되어 있다. 이와 같은 패드(11)의 배치상태를 가능하게 하기 위한 내부배선의 구조는 예컨대 가장 외측에 배치된 패드(11a)에 접속되는 내부배선(14a)을 장치표면으로부터 깊은 위치에 설치된 제1의 배선층에 의해 형성된다. 그리고, 이에 따라 내측에 배치된 패드(11b)에 접속된 내부배선(14b)은 제1의 배선층보다 얕은 위치에 설치된 제2의 배선층에 의해 형성된다.
이와 같이 함으로써, 내부배선끼리의 단락을 막을 수 있게 된다.
또 상기한 것은 본딩시에 어긋난 영역(13)의 바로 아래를 통과하는 배선층이 받는 손상이 배선층이 설치되는 위치가 얇은만큼 커지는 것을 고려한 것이다.
즉, 본 발명에서는 어긋난 영역(13)의 바로 아래를 통과하는 패드(11a)에 접속된 내부배선(14a)을 기본적으로 깊은 위치에 존재하는 제1의 배선층에 의해 형성한다. 이에 따라, 본딩시에 있어서의 내부배선(14a)의 손상의 우려가 저감됨으로써, 내부배선(14a)을 어긋난 영역(13) 바로 아래를 통과시켜 형성하는 것이 가능하게 된다.
본 발명에 있어서는 이 점에 대해서 한층 더 고려하고 이 고려한 점을 제3도를 참조하여 설명한다.
제3도는 제2도의 단면 A-A′선에 따른 단면도이다. 제3도에 나타낸 바와 같이, 내부배선(14a)이 제1의 배선층에 의해 형성되어 있다. 이 내부배선(14a)상에는 층간절연막(15)을 매개해서 제3의 배선층(도체층 ; 16)이 형성되어 있다. 이 제3의 배선층(반도체 ; 16)상에는 층간 절연막(15)을 매개해서 내부배선(14b)이 제2의 배선층에 의해 형성되어 있다.
즉, 고려한 점이란 제1의 배선층과 제2의 배선층간에 제3의 배선층(도체층 ; 16)이 형성되어 있는 점이다. 이와 같이 제3의 배선층(도체층 ; 16)을 형성함으로써, 장치표면으로부터 보다 깊은 위치에 제1의 배선층을 설치할 수 있고, 내부배선(14a)을 보다 깊은 위치에 형성하는 것이 가능해진다. 이에 따라서, 한층 더 본딩시에 내부배선(14a)이 받는 손상의 우려를 저감시킬 수 있게 된다.
또, 제3의 배선층(도제층 ; 16)의 형성에 따른 효과는 이외에도 여러가지이다. 그 대표적인 예로서는 장치표면으로부터 보다 깊은 위치에 형성된 내부배선(14a)에 대한 접속홀내에 배선층(도체층)을 형성할때에 배선층(도체층)의 스텝커버리지를 양호하게 할 수 있는 점이다.
깊은 위치에 대하여 접속홀을 개공하는 경우에는 대체로 접속홀의 애스펙트비가 높아질 때가 많다. 애스펙트비가 높아지면 주지한 바와 같이, 배선층(도체층)의 스텝커버리지가 나빠진다.
특히, 와이어가 본딩되는 패드로도 구성되면 표면 평탄도가 높은 배선층(도체층)이 필요하고, 그것을 위해서는 패드(11a)로 이루어진 제2의 배선층이 접속홀에 대해 양호한 스텝커버리지를 갖출 필요가 있다. 제2의 배선층이 접속홀에 대하여 양호한 스텝커버리지를 갖춘 것에는 그 접속홀의 애스펙트비를 이룰 수 있게 낮게 하는 것이 중요하게 되어 있다.
그래서, 상술한 제3의 배선층(도체층 ; 16)을 제1의 배선층과 제2의 배선층간에 형성해 주면 제3의 배선층에 의해서, 일단, 접속홀이 닫히게 되므로, 다음에 형성되는 접속홀의 깊이가 조절 가능하게 된다. 접속홀의 깊이를 조절해 주면 접속홀의 애스펙트비를 조절할 수 있게 된다.
따라서, 접속홀의 애스펙트비를 이루기 위해 낮아지도록 접속홀의 깊이를 조절함으로써, 제2의 배선층의 접속홀에 대한 스텝커버리지를 개선하는 것이 가능해진다.
또, 제3의 배선층(도체층 ; 16)은 모두 1층에 한정되는 것은 아니고, 본 발명에 따른 반도체집적회로장치에서 2층 이상 필요로 하는 경우에는 2층 이상 형성해도 상관없다.
더욱이, 제3의 배선층(도체층 ; 16)은 상기 목적만으로 특별히 형성하지 않아도 반도체집적회로장치의 내부회로에 있어서, 배선으로서 사용되는 배선층(도체층)을 이용하여 형성해도 좋다.
또, 제3의 배선층(도체층 ; 16)은 상기의 이유 등으로부터 형성되어 있는 쪽이 바람직하지만, 특별히 그렇지않더라도 본 발명의 요지, 즉 반도체집적회로장치의 면적 증대를 보다 한층 억제하면서 패드의 증가를 도모한다는 점을 일탈하는 것은 아니다.
더욱이, 적어도 2층 이상 설치되어 있는 배선층은 각각의 배선층에 있어서, 임의로 배선패턴을 형성할 수 있다.
이 결과, 각각의 배선층에 의해서 형성되는 내부배선(예컨대 제2도에 나타낸 참조부호 14a, 14b)은 그 배선폭을 지나치게 좁힐 필요가 없어 개개의 배선의 전류밀도를 각각 충분히 조정하는 것이 가능하다.
따라서, 배선의 신뢰성의 저하, 특히 일렉트로마이그레이션에 따른 신뢰성 저하의 문제점을 방지할 수 있게 된다.
다음에, 제3도를 참조하여 상기 제1실시예 장치의 제조방법, 특히 패드(11 ; 11a, 11b)의 형성방법에 대해서 기술한다.
우선, 제3도에서는 도시하지 않았지만, 내부배선(14a ; 제1의 배선층)의 하부에는 층간 절연막이 형성되어 있다. 이 상기되지 않은 층간절연막상에 제1의 배선층으로 이루어진 제1의 금속막을 예컨대 스피터법에 의해 층착 형성한 다음에 포트레지스트를 이용한 사진식각법 등에 따라서 제1의 금속막을 소정의 내부배선(14a)의 형상에 패터닝한다.
계속하여, 이 내부배선(14a)상을 포함하는 전면에, 예컨대 CVD법에 의해 층간절연막(15)을 구성하는 제1의 절연층을 퇴적 형성한 다음 포트레지스트를 이용한 사진식각법 등에 의해서 제1의 절연막에 대해 내부 배선(14a)에 통과시킨 제1의 접속홀을 개공한다. 계속하여, 상기한 제1의 접속홀을 포함한 전면에, 예컨대 스퍼터법에 의해 제3의 배선층(도체층 ; 16)으로 이루어진 제2의 금속막을 증착 형성한 다음 포트레지스트를 이용한 사진식각법 등에 의해서 제2의 금속막을 적어도 제1의 접속홀 내부에 매립되도록 잔존시켜 패터닝하고 제1의 접속홀을 제3의 배선층(도체층 ; 16)으로 막는다. 계속하여 이 잔존한 제3의 배선층(도체층 ; 16)상을 포함한 전면에 예컨대 CVD법에 의해 층간절연막(15)을 구성하는 제2의 절연막을 퇴적 형성한 다음 포트레지스트를 이용한 사진식각법 등에 의해서 제2의 절연막에 대해 잔존하고 있는 제3의 배선층(도체층 ; 16)에 통과시킨 제2의 접속홀을 개공한다. 이 때에 제2의 접속홀은 상술한 바와 같이, 애스펙트비가 조절됨으로써, 이후 형성되는 제2의 배선층의 제2과 접속홀에 대한 스퍼터커버리지가 양호하게 된다. 계속하여, 제2의 접속홀을 포함한 전면에, 예컨대 스퍼터법에 의해 제2의 배선층(도체층)으로 이루어진 제3의 금속막을 증착 형성한 다음, 포트레지스트를 이용한 사진식각법에 의해서 제3의 금속막을 내부배선(14b)의 형상 및 적어도 제2의 접속홀 내부에 매립되도록 잔존시켜서 패터닝한다. 계속하여, 전면에 예컨대 CVD법에 의해 표면 보호막(17)을 형성한 다음 포트레지스트를 이용한 사진식각법 등에 의해서 표면보호막(17)에 대해 내부배선(14b)상 및 잔존하고 있는 제3의 금속막에 통과시킨 제3의 접속홀을 개공한다. 이에 따라서, 패드(11a)와 패드(11b)가 형성된다.
본 발명의 패드(11)의 배치패턴으로서는 제1도에 나타낸 배치패턴만이 아니고, 패드 지그자그 배치형의 패턴으로 해도 좋다. 그와 같은 예를 제2실시예로서 제4도에 나타낸다. 제4도에 있어서, 각 참조하는 부호는 제2도와 대응하고 있다.
제4도에 나타낸 바와 같이, 칩(제4도에서는 도시하지 않음)의 가장 외측에 형성된 패드(11a)로 이루어진 제1의 예와, 그것보다 내측에 형성된 패드(11b)로 이루어진 제2의 예를 각각 소정량 비켜 놓아 배치함으로써, 패드 지그자그 배치형의 패턴을 얻을 수 있게 된다.
이와 같이 패드 지그자그 배치형의 패턴으로 해도 제1실시예와 마찬가지로, 내부배선의 구조는 적어도 2층으로 이루어진 배선구조로 하고, 가장 외측에 배치된 패드(11a)에 접속되는 내부배선(14a)은 장치 표면으로부터 깊은 위치에 설치된 제1의 배선층으로서 형성된다. 또, 이에 따라 내측에 배치되는 패드(11b)에 접속되는 내부배선(14b)은 제1의 배선층보다 얕은 위치에 설치된 제2의 배선층으로서 형성됨에 따라 제1실시예와 마찬가지로, 어긋난 영역(13) 바로 아래에 내부배선(14a)을 형성해도 본딩시에 있어서의 손상을 저감할 수 있는 효과를 얻을 수 있음은 두말할 나위도 없다.
또, 제2의 실시예에서는 패드(11 ; 11a, 11b)는 어긋난 영역(13)과 최소의 간격으로 각각 형성되어 있고, 패드 지그자그 배치형의 패턴에 있어서, 최대의 패드(11)의 수로 얻을 수 있는 최소의 패드형성면적을 실현하고 있다.
더욱이, 패드(11)의 기판 깊이 방향의 구조는 상기 제3도에 나타낸 제1의 배선층에 의한 내부배선(14a)과 제2의 배선층에 의한 내부배선(14b)간에 제3의 배선층(도체층 ; 16)을 형성하는 구조라도 좋다.
그리고, 이상 본 발명에 따른 반도체집적회로장치의 패드의 배치 및 그 구조의 특징에 대해서 설명하고 있다. 그런데, 현재 LSI칩, 즉 소자형성된 반도체집적회로칩을 수지봉합할 때, 이 칩의 표면보호막(절연막)에 있어서 크랙이 발생한다는 점이 문제점으로 되어 있다. 칩의 표면보호막에 크랙이 발생하면 반도체집적회로장치 자체의 신뢰성이 저하할뿐만 아니라, 제조수율의 저하를 초래하여 제품가격의 상승으로 이어진다.
칩의 표면보호막(절연막)에 있어서 크랙 발생의 원인은 칩과 봉합수지의 열팽창 계수의 차이에 따른 것이라고 생각되고 있다. 그 중에서도 상기 크랙의 발생은 칩의 주연부에 있어서 특히 현저함에 따라 패드를 구성하는 배선층(도체층) 자체의 열팽창 계수도 어떠한 영향을 인가하고 있는 것으로 추측된다.
본 발명에 따른 반도체집적회로장치에서는 상술한 바와 같이, 패드가 많은데다 이들의 패드가 좁은 면적중에 빈틈없이 배치되어 있다.
따라서, 상기 크랙의 문제점에는 어떠한 방지책을 꾀하여 신뢰성저하의 면을 억제하는 배려가 행해지는 것이 바람직하다.
그래서, 본 발명에 관계된 반도체집적회로장치의 장치자체의 상기 크랙 발생에 따른 신뢰성 저하를 억제하는 하나의 수단에 대해서 기술하는 것으로 한다.
LSI칩의 표면보호막(절연막)에 있어서, 크랙이 발생하는 문제점을 해결하기 위해서는 봉합수지와 LSI칩에 있어서 열팽창계수의 차이에 의해서 생기는 응력을 여하에 저감시킨다는 점이 중요하다. 패드를 구성하는 배선층(도체층) 근방, 여기서는 상기 표면보호막(절연층)이 배선층(도체층)과 봉합수지에 의해서 좁혀진다. 바꿔 말하면 샌드위치 상태로 되어 있고 깊이방향의 폭이 비교적 좁은 영역에 열팽창 계수와 다른 물질이 뒤엉켜져 있다. 상기 크랙은 이와 같은 장소에 발생함으로써, 이 장소에 있어서 열팽창계수의 차치에 의해서 생기는 응력을 저감시키는 것이 가장 효과적이라고 생각할 수 있다.
그래서, 배선층을 제5도에 나타낸 바와 같은 구조로 한다. 제5도에 대해서 설명하면, 참조부호 14는 배선층이고 그 단부에는 패드(11)가 형성되어 있다. 그리고, 배선층(14)의 부분에는 슬릿(18)이 설치되어 있다. 이와 같이, 배선층(14), 특히 표면에 가장 가까운 배선층(14b)에 슬릿(18)을 설치함으로써 상기 열팽창 계수의 차이에 의해, 특히 표면보호막(절연막)에 생기는 응력이 분산된다.
따라서, LSI의 칩의 표면보호막(절연층), 예컨대 제3도에 도시한 표면보호막(17)에 있어서, 크랙의 발생이 효과적으로 방지되고, 특히 본 발명에 따른 반도체집적회로장치와 같은 다수의 패드를 갖춘 장치에 있어서, 장치자체의 신뢰성의 저하가 억제된다.
지금까지, 제1실시예, 제2실시예와 같은 패드의 배치가 두겹의 열 형상에 배치된 구조로 되어 있는 것을 중심으로 하여 상세히 설명해 왔지만, 패드의 배치는 모두 두겹의 열형상에 배치된 것에 한정되는 것은 아니고, 3겹, 4겹 혹은 그 이상으로 이르러 열형상에 배치되어 있어도 상관없다.
이하, 그와 같은 패드 배치중에 특히 3겹의 열형상에 배치된 것을 예로 취하여 제3실시예의 이하를 설명한다.
제6도는 본 발명의 제3실시예에 따른 반도체집적회로장치의 개념을 요약하여 나타낸다. 특히, 패드 근방을 확대한 평면도이다.
제3실시예에 장치에 있어서, 그 평면형상은 제1도에 나타낸 장치의 패드장치를 두겹에서 세겹으로 할뿐으로서, 평면형상 전체를 나타낸 도면은 여기서는 생략한다.
제6도에 나타낸 바와 같이, 제1실시예와 마찬가지로, I/O회로셀(22)과 패드(21 ; 21a, 21b, 21c)가 일정한 피치로 배치되어 있다. 패드(21)는 패드(21a)로 이루어진 제1열과, 패드(21b)로 이루어진 제2열, 패드(21c)로 이루어진 제3의 열에 의해서 3겹으로 이루어진 열형상에 배치되어 있고, 패드(21)의 총수가 제1의 실시예보다 더욱 더 증가하고 있다. 이들의 패드(21)는 본 발명에서는 물론 그대로 어긋난 영역(23)의 최소의 간격으로 각각 배치되어 있고, 최대의 패스(21)의 수로 얻을 수 있게 되어 최소의 패드 형성면적을 달성하고 있다. 이와 같은 패드(21)의 배치상태를 가능하게 하기 위한 내부배선의 구조는 예컨대, 가장 외측에 배치되는 패드(21a)에 접속된 내부배선(24a)을 장치표면으로부터 깊은 위치에 설치된 제1의 배선층에 의해 형성한다.
그리고, 이것보다 내측에 배치된 패드(21b)에 접속되는 내부배선(24b)은 제1의 배선층보다 얕은 위치에 설치된 제2의 배선층에 의해 형성하고, 더욱이 이것보다 내측에 배치된 패드(21c)에 접속된 내부배선(24c)은 제2의 배선층보다 얕은 위치에 설치된 제3의 배선층에 의해 형성한다. 이에 따라, 본딩시에 있어서 내부배선(24a, 24b)의 손상의 우려가 저감됨으로써 내부배선(24a, 24b)을 어긋난 영역(23) 바로 아래를 통과시켜 형성하는 것이 가능하게 된다.
제7도는 제6도의 단면 B-B′선에 따른 단면도이다. 제7도에 나타난 바와 같이, 상기한 제3실시예에서도 제1의 실시예와 마찬가지로, 장치표면으로부터 얕은 위치에 형성된 제3의 배선층[내부배선(24c)]과, 이에 계속하여 얕은 위치에 형성된 제2의 배선층[내부배선(24b)]간에 제4의 배선층(도체층 ; 26)을 형성해도 상관없다. 이에 따라서, 장치표면으로부터 보다 깊은 위치에 제1의 배선층을 설치할 수 있어 본딩시에 내부배선(24a)이 받는 손상의 우려를 줄일 수 있게 된다.
더욱이, 층간절연막(25)에 대해서 제1의 배선층[내부배선(24a)] 및 제2의 배선층(24b)에 통과시킨 접속홀을 개공할 때에 제4의 배선층(26)을 설치함으로써, 접속홀의 깊이를 조절할 수 있고 애스펙트비를 조절하는 것이 가능하게 된다.
따라서, 접속홀의 애스펙트비가 되기 위해 낮아지도록 접속홀의 깊이를 조절함으로써, 제2의 배선층의 접속홀에 대한 스텝커버리지를 개선하는 것이 가능하게 된다.
또, 도시한 바와 같이, 제3실시예에서는 제2의 배선층(24b)에 의해 제1의 배선층(24a)에 통과시키는 접속홀의 애스팩트비의 조절을 행하는 것도 가능하다. 패드(21 ; 21a, 21b, 21c)의 형성은 제3의 배선층[내부배선(24c)]을 구성하는 금속막을 패드(21) 배치패턴 및 내부배선(24c)패턴에 패터닝한 후, 전면에 표면보호막(27)을 퇴적형성하고 이것에 대해 상기 금속막 패턴에 통과시킨 접속홀을 개공함으로써 형성된다.
또, 제1의 배선층(24a)과 제2의 배선층(24b)간에는 상기 제4의 배선층(26)과 마찬가지인 역할을 가진 배선층을 형성해도 상관없지만, 이와 같은 배선층을 반드시 형성할 필요는 없다.
이것은 배선층(3)이 3층구조로 되어 있는 것에 따라, 제1의 배선층(24a)이 필연적으로 장치표면으로부터 충분히 깊은 위치에 형성되도록 되어 본딩시에 있어서 내부배선(24a)의 손상의 우려가 적어지고 있기 때문이다.
또, 제3실시예에서는 3겹의 열형상에 형성된 패드(21a, 21b, 21c)에 접속된 내부배선(24a, 24b, 24c)을 각각 3개의 배선층에 의해서 형성했지만, 2개의 배선층에 의해서 형성하는 것도 가능하다.
다음에 그와 같은 예를 제8도를 참조하여 제4실시예로서 설명한다.
제8도는 제4실시예에 따른 반도체집적회로장치의 개념을 요약하여 나타내고, 특히 패드 근방을 확대한 평면도이다. 제8도에 있어서 각 참조하는 부호는 제7도와 대응하고 있다.
제8도에 나타낸 바와 같이, 패드(21a)에 접속된 내부배선(24a)이 패드(21b)에 접속되는 배선(24b)과 교차하지 않도록 배선패턴을 작성하면 내부배선(24a)과 내부배선(24b)을 동일 배선층에 의해서 형성할 수 있다. 이 예에서는 제1의 배선층으로서 양쪽을 형성하고 있다.
그런데, 현재의 LSI에 있어서의 패드 수 증가의 요망은 LSI의 고기능화, 다기능화에 의할 뿐만 아니라, LSI의 기능 테스트용 단자의 요구가 높아지고 있는 점에서도 패드 수가 증가된다. LSI가 고기능화, 다기능화 되면 당연한대로 내부회로 수도 증가한다. 내부회로 수가 많아지면 이들의 내부회로끼리의 접속관계를 고려한 기능 테스트패턴은 증가하고, 그 양은 팽대한 것으로 되어 왔다.
그래서, 내부회로 전용의 기능 테스트단자를 설치해 주면, 내부회로끼리의 접속관계를 각별히 고려할 필요가 없어지고, 또 기능 테스트를 행하고 싶은 임의의 셀에 대한 테스트패턴을 용이하게 작성 가능하게 된다.
이들의 사실로부터, 기능 테스트단자가 존재하면 기능 테스트패턴의 양이 꽤 감소할 수 있도록 된다. 더욱이 내부회로 전용의 기능 테스트단자가 설치되어 있는 LSI에서는 비록 불량이 발생한 경우에도 내부상태를 간단히 모니터하는 것이 가능하고 불량장소를 특정하는 것이 용이하다.
이와 같은 관점으로부터 LSI의 기능테스트용 단자의 요구는 꽤 높은 것이지만, 종래에서는 기능 테스트용 단자를 별개로 설치한다. 즉, 패드가 증가한다. 패드가 증가하면 LSI의 면적이 증대한다는 악순환으로부터 기능 테스트용 단자 채용에는 소극적이었다.
그렇지만, 본 발명에 따른 반도체집적회로장치는 그 면적 증대를 억제하여 패드의 증가가 도모된다고 하는 것이고, 기능 테스트용 단자 채용에 최적한 것이다. 다음에, 그와 같은 기능 테스트용 단자를 설치한 본 발명에 따른 반도체집적회로장치의 예를 제9도 및 제10도를 참조하고, 제5실시예로서 설명한다.
제9도는 본 발명의 제5실시예에 따른 반도체집적회로장치를 요약하여 나타낸 평면도이다.
제9도에 있어서, 참조부호 30은 LSI칩이고, 그 주연부에는 칩의 4변에 따라서 리드프레임(외부단자)과 전기적으로 접속된 패드(31 ; 31a, 31b, 31c)가 3겹의 열형상에 배치되어 있다. 가장 내측에 형성된 패드(31c) 열의 더욱 더 내측에는 LSI를 구성하는 회로중, 즉 I/O회로셀(32)이 한겹의 열형상에 형성되어 있다. 칩내부에는 내부회로(35)가 도시되어 있다.
제9도에 나타낸 LSI의 패드(31) 근방을 확대한 도면이 제10도이다.
여기서, 가장 외측에 형성된 패드(31a)열과 그것보다 내측에 형성되어 있는 패드(31b, 31c)는 각각 배치피치가 다르게 있다. 이것은 패드(31a) 열은 와이어가 접속된 것으로서, 어긋난 영역(33)을 고려하여 패드(31b, 31c) 열은 기능 테스트단자로 하기 때문이다.
기능 테스트단자에는 와이어를 접속할 필요는 없으므로 어긋난 영역을 고려할 필요는 없다.
이 때문에, 배치피치를 패드(31a)열보다 좁게 하는 것이 가능해진다. 또, 패드(31a)에 접속된 내부배선(34a)은 제1의 배선층에 의해 형성되고, 마찬가지로 패드(31b)에 접속되는 내부배선(34b)은 제2의 배선층, 패드(31c)에 접속되는 내부배선(34c)은 제3의 배선층에 의해 형성되어 있다. 이들 제1∼제3의 배선층이 설치되는 위치는 외측에 위치하는 패드에 접속된 배선을 구성하는 배선층이 가장 깊은 위치에 설치되고, 내측에 위치하는 패드에 접속되는 배선을 구성하는 배선층으로 됨에 따라 차례로 얕은 위치에 형성되도록 되어 있다.
이와 같이 본 발명에서는 기능 테스트단자를 무리없이 설치하는 것이 가능하다.
또, 기능 테스트단자로 이루어진 패드를 설치하는 경우에는 기존의 본딩머신을 그대로 사용할 수 있는 점 등으로부터, 가장 외측에 존재하는 패드(31a)가 외부단자와 전기적으로 접속되는 것이 바람직하다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 반도체집적회로장치의 면적 증대를 억제하면서 패드의 증가를 도모할 수 있는 반도체집적회로장치가 제공된다.

Claims (5)

  1. 반도체집적회로칩(10)의 주연부에 외부단자와 전기적으로 접속되는 패드(11a, 11b, 21a∼21c, 31a∼31c)가 배치되어 있는 반도체집적회로장치에 있어서, 상기 패드는 복수개가 칩의 테두리를 따라서 두겹 이상의 열로 나란히 배치되고, 상기 패드와 내부회로를 전기적으로 접속하는 내부 배선을 구성하는 배선층(14a, 14b, 24a∼24c)이 칩두께 방향으로 적어도 2층이상 설치되어 있는 것을 특징으로 하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 내부배선중 가장 외측에 배치되는 패드에 접속되는 내부배선이 장치표면으로부터 가장 깊은 위치에 설치된 배선층(14a, 24a)에 의해 형성되고, 이것보다 내측에 배치된 패드로 향함에 따라 접속되는 내부배선이 장치표면으로부터 순차로 얕은 위치에 설치되는 배선층(14b, 24b, 24c)에 의해 형성되는 것을 특징으로 하는 반도체집적회로장치.
  3. 제1항에 있어서,상기 내부배선에는 슬릿(18)이 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  4. 제1항에 있어서, 상기 패드중 가장 외측에 존재하는 열에 배치된 패드(11a, 21a, 31a)만이 외부단자와 전기적으로 접속되는 것을 특징으로 하는 반도체집적회로장치.
  5. 제1항에 있어서, 상기 가장 외측에 존재하는 열에 배치된 패드(31a)의 배치피치가 그것보다 내측에 존재하는 패드의 배치피치보다 큰 것을 특징으로 하는 반도체집적회로장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5149674A (en) * 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
WO1993012540A1 (en) * 1991-12-10 1993-06-24 Vlsi Technology, Inc. Integrated circuit with variable pad pitch
US5691218A (en) * 1993-07-01 1997-11-25 Lsi Logic Corporation Method of fabricating a programmable polysilicon gate array base cell structure
EP0693782B1 (en) * 1994-07-13 2000-11-15 United Microelectronics Corporation Method for reducing process antenna effect
EP0693781B1 (en) * 1994-07-13 2002-10-02 United Microelectronics Corporation Grounding method for eliminating process antenna effect
DE69420841T2 (de) * 1994-07-13 2000-01-05 United Microelectronics Corp Verfahren zur Eliminierung des Antenneneffekts während der Fabrikation
US5552333A (en) * 1994-09-16 1996-09-03 Lsi Logic Corporation Method for designing low profile variable width input/output cells
US5760428A (en) * 1996-01-25 1998-06-02 Lsi Logic Corporation Variable width low profile gate array input/output architecture
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JPH10163319A (ja) * 1996-11-29 1998-06-19 Hitachi Ltd 半導体集積回路装置の製造方法
JP3472455B2 (ja) * 1997-09-12 2003-12-02 沖電気工業株式会社 半導体集積回路装置及びそのパッケージ構造
US6031258A (en) * 1998-03-06 2000-02-29 S3 Incorporated High DC current stagger power/ground pad

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211248A (en) * 1981-06-22 1982-12-25 Hitachi Ltd Semiconductor integrated circuit device

Also Published As

Publication number Publication date
JPH03173433A (ja) 1991-07-26
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JPH06105709B2 (ja) 1994-12-21
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KR910013524A (ko) 1991-08-08

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