JP2000232104A - チップサイズパッケージ - Google Patents
チップサイズパッケージInfo
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- JP2000232104A JP2000232104A JP11031389A JP3138999A JP2000232104A JP 2000232104 A JP2000232104 A JP 2000232104A JP 11031389 A JP11031389 A JP 11031389A JP 3138999 A JP3138999 A JP 3138999A JP 2000232104 A JP2000232104 A JP 2000232104A
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- Japan
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- side wall
- dicing
- semiconductor chip
- insulating film
- interlayer insulating
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/141—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being on at least the sidewalls of the semiconductor body
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【課題】 チップサイズパッケージの耐湿性を向上す
る。 【解決手段】 シールリング４は、タングステンプラグ
とメタル電極１１、１２で構成し、第１の側壁１３およ
び／または第２の側壁１４にスペーサを形成する。この
スペーサは、ダイシングライン部３に延在される層間絶
縁膜に全て形成可能であり、これにより何重ものシール
リングが実現できる。
る。 【解決手段】 シールリング４は、タングステンプラグ
とメタル電極１１、１２で構成し、第１の側壁１３およ
び／または第２の側壁１４にスペーサを形成する。この
スペーサは、ダイシングライン部３に延在される層間絶
縁膜に全て形成可能であり、これにより何重ものシール
リングが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、チップサイズパッ
ケージに関し、特に耐湿性が向上されるチップサイズパ
ッケージに関するものである。
ケージに関し、特に耐湿性が向上されるチップサイズパ
ッケージに関するものである。
【０００２】
【従来の技術】半導体装置は、周知事項ではあるが、ウ
ェハの状態で次々と素子が作り込まれ、所定の機能を有
したＩＣ回路が形成される。平面的には、このＩＣ回路
が形成されたＩＣ回路形成部がマトリックス状に配置さ
れ、このＩＣ回路形成部を囲み格子状にダイシングライ
ン部が設けられ、このダイシングライン部に沿ってダイ
シングされ、個々の半導体装置（半導体チップ）に分離
形成される。
ェハの状態で次々と素子が作り込まれ、所定の機能を有
したＩＣ回路が形成される。平面的には、このＩＣ回路
が形成されたＩＣ回路形成部がマトリックス状に配置さ
れ、このＩＣ回路形成部を囲み格子状にダイシングライ
ン部が設けられ、このダイシングライン部に沿ってダイ
シングされ、個々の半導体装置（半導体チップ）に分離
形成される。
【０００３】例えば、特開平９−６４０４９号公報が詳
しい。図２は、チップサイズパッケージ５０の概略を説
明するものであり、ウェハ５１で作られ、パッシベーシ
ョン膜５２まで被覆されたウェハ５１を用意し、最上層
のメタル電極５３（例えばボンディングパッド）を露出
する開口部を形成し、この開口部を介して再配線層５４
をＣｕメッキで形成する。
しい。図２は、チップサイズパッケージ５０の概略を説
明するものであり、ウェハ５１で作られ、パッシベーシ
ョン膜５２まで被覆されたウェハ５１を用意し、最上層
のメタル電極５３（例えばボンディングパッド）を露出
する開口部を形成し、この開口部を介して再配線層５４
をＣｕメッキで形成する。
【０００４】この再配線層５４には、メタルポスト５５
が形成されると共に、全域には封止樹脂５６が全面に被
覆され、この封止樹脂５６から露出したメタルポスト５
５には、半田バンプや半田ボール５７が形成される。
が形成されると共に、全域には封止樹脂５６が全面に被
覆され、この封止樹脂５６から露出したメタルポスト５
５には、半田バンプや半田ボール５７が形成される。
【０００５】この状態でダイシングライン部５８に沿っ
てダイシングされ、個々に分離されて半導体チップ５０
が完成する。
てダイシングされ、個々に分離されて半導体チップ５０
が完成する。
【０００６】
【発明が解決しようとする課題】しかしこのダイシング
ラインの側壁は、前記半導体装置に積層された数々の層
間絶縁膜の界面が露出されている。この界面は、湿気の
浸入路となり、前記ＩＣ回路の誤動作、更には破壊を引
き起こす問題があった。
ラインの側壁は、前記半導体装置に積層された数々の層
間絶縁膜の界面が露出されている。この界面は、湿気の
浸入路となり、前記ＩＣ回路の誤動作、更には破壊を引
き起こす問題があった。
【０００７】特にメタル配線の階層数により第１の層間
絶縁膜、第２の層間絶縁膜、第３の層間絶縁膜…と何層
にも層間絶縁膜が設けられ、しかもこの層間絶縁膜自身
は、歪みやフラット性が考慮されて複数層の膜、例えば
ＴＥＯＳ膜、ＳＯＧ膜が何回も繰り返し積層されて構成
されている。そしてダイシング部に形成される側壁に
は、これらの膜の界面が露出され耐湿劣化を発生させて
いた。
絶縁膜、第２の層間絶縁膜、第３の層間絶縁膜…と何層
にも層間絶縁膜が設けられ、しかもこの層間絶縁膜自身
は、歪みやフラット性が考慮されて複数層の膜、例えば
ＴＥＯＳ膜、ＳＯＧ膜が何回も繰り返し積層されて構成
されている。そしてダイシング部に形成される側壁に
は、これらの膜の界面が露出され耐湿劣化を発生させて
いた。
【０００８】
【課題を解決するための手段】本発明は前述の課題に鑑
みてなされ、先ず第１に、半導体チップの主面に形成さ
れたＩＣ回路形成部と前記ＩＣ回路形成部を囲んで形成
されたダイシングライン部との間に、前記ＩＣ回路形成
部を囲むシールリングを設けることで解決するものであ
る。
みてなされ、先ず第１に、半導体チップの主面に形成さ
れたＩＣ回路形成部と前記ＩＣ回路形成部を囲んで形成
されたダイシングライン部との間に、前記ＩＣ回路形成
部を囲むシールリングを設けることで解決するものであ
る。
【０００９】シールリングは、層間絶縁膜の界面をカッ
トするプラグが設けられているので、湿気の通路を遮断
する。
トするプラグが設けられているので、湿気の通路を遮断
する。
【００１０】第１の手段に於いて、ダイシングライン部
は、前記半導体チップの上側壁を樹脂で覆われている第
１のダイシング側壁と、前記半導体チップの下側壁が露
出された第２のダイシング側壁とを有することで解決す
るものである。
は、前記半導体チップの上側壁を樹脂で覆われている第
１のダイシング側壁と、前記半導体チップの下側壁が露
出された第２のダイシング側壁とを有することで解決す
るものである。
【００１１】上側側壁が半導体基板まで到達されていれ
ば、半導体基板から上の層間絶縁膜の界面は樹脂で覆わ
れるため、二重のシールが可能となる。
ば、半導体基板から上の層間絶縁膜の界面は樹脂で覆わ
れるため、二重のシールが可能となる。
【００１２】第２に、半導体チップの主面に形成された
ＩＣ回路形成部と前記ＩＣ回路形成部を囲んで形成され
たダイシングライン部との間に、前記ＩＣ回路形成部を
囲む第１のシールリングを設け、前記第１のシールリン
グを囲み、ダイシングライン部に位置する層間絶縁膜の
端部をスペーサで被覆することで解決するものである。
ＩＣ回路形成部と前記ＩＣ回路形成部を囲んで形成され
たダイシングライン部との間に、前記ＩＣ回路形成部を
囲む第１のシールリングを設け、前記第１のシールリン
グを囲み、ダイシングライン部に位置する層間絶縁膜の
端部をスペーサで被覆することで解決するものである。
【００１３】第１のシールの他に、層間絶縁膜の側壁、
つまり界面を覆うスペーサが設けられるため、二重、三
重…のシールが可能となる。
つまり界面を覆うスペーサが設けられるため、二重、三
重…のシールが可能となる。
【００１４】第２の手段に於いて、ダイシングライン部
は、前記半導体チップの上側壁を樹脂で覆われている第
１のダイシング側壁と、前記半導体チップの下側壁が露
出された第２のダイシング側壁とを有することで解決す
るものである。
は、前記半導体チップの上側壁を樹脂で覆われている第
１のダイシング側壁と、前記半導体チップの下側壁が露
出された第２のダイシング側壁とを有することで解決す
るものである。
【００１５】第１のシールリング、第２のシールリング
および樹脂でダイシングライン部およびその近傍の湿気
の通路を遮断できる。
および樹脂でダイシングライン部およびその近傍の湿気
の通路を遮断できる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて説明する。本実施例は、以下ＭＯＳ型で説明する
が、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型でも実現可能である。
半導体チップ１は、ＩＣ回路形成部２とダイシングライ
ン部３との間には第１のシールリング４が構成される。
ここで半導体チップ１のＩＣ回路形成部２自身が２層メ
タルで構成されるため、２階建て構造のシールリング４
と成っている。従って、メタルの階層数により複数階構
造のシールリングが可能である。例えば三層メタルの場
合、一階〜三階までの構造が可能である。
いて説明する。本実施例は、以下ＭＯＳ型で説明する
が、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型でも実現可能である。
半導体チップ１は、ＩＣ回路形成部２とダイシングライ
ン部３との間には第１のシールリング４が構成される。
ここで半導体チップ１のＩＣ回路形成部２自身が２層メ
タルで構成されるため、２階建て構造のシールリング４
と成っている。従って、メタルの階層数により複数階構
造のシールリングが可能である。例えば三層メタルの場
合、一階〜三階までの構造が可能である。
【００１７】では、シールリング４の具体的構造を説明
する。例えばＩＣ回路形成部２は、通常のプロセスによ
り、拡散領域が形成され、ＴＲ、ダイオード、拡散抵抗
等が作り込まれ、表面には絶縁膜が形成されている。
する。例えばＩＣ回路形成部２は、通常のプロセスによ
り、拡散領域が形成され、ＴＲ、ダイオード、拡散抵抗
等が作り込まれ、表面には絶縁膜が形成されている。
【００１８】ＭＯＳ型では、ゲートが必用なことからゲ
ート絶縁膜５が必用となるが、一般的には第１層目のメ
タル配線の下には、第１層目の層間絶縁膜５が形成され
ている。図では第１層目のメタル配線は省略した。また
第２層目のメタル配線６の下層と第１層目のメタル配線
との間には第２層目の層間絶縁膜７が形成されている。
図では、第２層目のメタル配線６が半導体基板１にダイ
レクトにコンタクトしているが、一般には第１層目のメ
タル配線とコンタクトホールを介してコンタクトしてい
る。
ート絶縁膜５が必用となるが、一般的には第１層目のメ
タル配線の下には、第１層目の層間絶縁膜５が形成され
ている。図では第１層目のメタル配線は省略した。また
第２層目のメタル配線６の下層と第１層目のメタル配線
との間には第２層目の層間絶縁膜７が形成されている。
図では、第２層目のメタル配線６が半導体基板１にダイ
レクトにコンタクトしているが、一般には第１層目のメ
タル配線とコンタクトホールを介してコンタクトしてい
る。
【００１９】更に、図では二層メタルで示してあるの
で、第２層目のメタル配線６の上にはパッシベーション
膜８が被覆されている。但し、三層以上のメタル階層で
は、最上層のメタル配線の上にパッシベーション膜が形
成され、その下のメタル配線間には層間絶縁膜が形成さ
れることになる。
で、第２層目のメタル配線６の上にはパッシベーション
膜８が被覆されている。但し、三層以上のメタル階層で
は、最上層のメタル配線の上にパッシベーション膜が形
成され、その下のメタル配線間には層間絶縁膜が形成さ
れることになる。
【００２０】この各層間絶縁膜５、７、８は、ダイシン
グライン部３またはその近傍まで延在されている。そし
てダイシングライン部３とＩＣ回路形成部２との間に
は、ダイシングライン部３を囲む第１のシールリング４
が設けられている。
グライン部３またはその近傍まで延在されている。そし
てダイシングライン部３とＩＣ回路形成部２との間に
は、ダイシングライン部３を囲む第１のシールリング４
が設けられている。
【００２１】このシールリング４の形成領域には、第１
層目の層間絶縁膜が取り除かれた第１のシール溝９がＩ
Ｃ回路形成部２を囲んで複数本（図では三本）設けられ
ている。また第２層目の層間絶縁膜にも第２のシール溝
１０が複数本（図では二本）設けられている。そしてシ
ール溝は、コンタクトを介して配線が設けられるよう
に、第１のメタル電極１１と第２のメタル電極１２が形
成される。
層目の層間絶縁膜が取り除かれた第１のシール溝９がＩ
Ｃ回路形成部２を囲んで複数本（図では三本）設けられ
ている。また第２層目の層間絶縁膜にも第２のシール溝
１０が複数本（図では二本）設けられている。そしてシ
ール溝は、コンタクトを介して配線が設けられるよう
に、第１のメタル電極１１と第２のメタル電極１２が形
成される。
【００２２】つまりシール溝も含めて同一材料でメタル
電極を構成しても良い。しかしここでは、ＩＣ回路形成
部にタングステンプラグを使って相互接続がされてある
ので、シール溝９、１０には、Ｗが埋め込まれ、メタル
電極１１、１２は、Ａｌを主材料としたもので成ってい
る。
電極を構成しても良い。しかしここでは、ＩＣ回路形成
部にタングステンプラグを使って相互接続がされてある
ので、シール溝９、１０には、Ｗが埋め込まれ、メタル
電極１１、１２は、Ａｌを主材料としたもので成ってい
る。
【００２３】詳しくは、このシール溝も含めて全面にバ
リアメタルとなる金属がＴｉ、ＴｉＮの順で積層されて
いる。Ｔｉが約３００〜５００Å、ＴｉＮが約１０００
〜２０００Åで被覆され、更に全面にＷが約５０００〜
８０００Åで被覆されている。そしてこのＷがエッチバ
ックされてタングステンプラグが形成される。またメタ
ル電極は、下からＴｉＮが５００〜１０００Å、Ｔｉが
１００〜２００Å、ＡｌＣｕが約３０００〜５０００Å
程度が積層されて形成され、図のようなパターンにエッ
チングされて形成される。
リアメタルとなる金属がＴｉ、ＴｉＮの順で積層されて
いる。Ｔｉが約３００〜５００Å、ＴｉＮが約１０００
〜２０００Åで被覆され、更に全面にＷが約５０００〜
８０００Åで被覆されている。そしてこのＷがエッチバ
ックされてタングステンプラグが形成される。またメタ
ル電極は、下からＴｉＮが５００〜１０００Å、Ｔｉが
１００〜２００Å、ＡｌＣｕが約３０００〜５０００Å
程度が積層されて形成され、図のようなパターンにエッ
チングされて形成される。
【００２４】またダイシングライン部３の近傍には、第
１層目の層間絶縁膜５がＩＣ回路形成部２から延在さ
れ、その端部（側壁）１３が設けられる。また第２の層
間絶縁膜７もＩＣ回路形成部２から延在され、その端部
（側壁）１４が設けられている。
１層目の層間絶縁膜５がＩＣ回路形成部２から延在さ
れ、その端部（側壁）１３が設けられる。また第２の層
間絶縁膜７もＩＣ回路形成部２から延在され、その端部
（側壁）１４が設けられている。
【００２５】この第１層目の層間絶縁膜５は、図では三
層に成っているが、具体的には、表面にゲート絶縁膜が
形成された上に積層され、ＢＰＳＧ膜４が約２０００〜
４０００Å、その上にＴＥＯＳ膜５が約８０００〜１０
０００Å程度で積層されている。ただしこの層間絶縁膜
７は、一層の絶縁膜でも良いし、３層以上に積層されて
も良い。また第２層目の層間絶縁膜７は２層で図示され
ているが、具体的には下から約２０００ÅのプラズマＴ
ＥＯＳ膜、約２０００ÅのＳＯＧ膜、約５００〜１００
０ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯＧ膜お
よび約２０００〜３０００ÅのプラズマＴＥＯＳ膜が積
層されている。
層に成っているが、具体的には、表面にゲート絶縁膜が
形成された上に積層され、ＢＰＳＧ膜４が約２０００〜
４０００Å、その上にＴＥＯＳ膜５が約８０００〜１０
０００Å程度で積層されている。ただしこの層間絶縁膜
７は、一層の絶縁膜でも良いし、３層以上に積層されて
も良い。また第２層目の層間絶縁膜７は２層で図示され
ているが、具体的には下から約２０００ÅのプラズマＴ
ＥＯＳ膜、約２０００ÅのＳＯＧ膜、約５００〜１００
０ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯＧ膜お
よび約２０００〜３０００ÅのプラズマＴＥＯＳ膜が積
層されている。
【００２６】本発明の特徴は、まずチップサイズパッケ
ージにシールリング４を設け、耐湿性を向上させた点に
ある。各層間絶縁膜５、７は、前述したように複数の絶
縁膜が積層され、その界面が前記端部から延在されてい
る。しかしシール溝が設けられ中に金属が埋め込まれて
あるので、ダイシング側壁から湿気が浸入しても、ここ
で止めることができる。
ージにシールリング４を設け、耐湿性を向上させた点に
ある。各層間絶縁膜５、７は、前述したように複数の絶
縁膜が積層され、その界面が前記端部から延在されてい
る。しかしシール溝が設けられ中に金属が埋め込まれて
あるので、ダイシング側壁から湿気が浸入しても、ここ
で止めることができる。
【００２７】また第２のポイントとしては、第１の側壁
１３または／および第２の側壁１４にスペーサ１５、１
６を設けたことである。
１３または／および第２の側壁１４にスペーサ１５、１
６を設けたことである。
【００２８】このスペーサ１５、１６は、一般にはその
膜を全面に被覆した後、エッチバックして形成される。
従ってここでは、シリコン酸化膜、Ｓｉ3Ｎ4膜、ＴＥＯ
Ｓ膜等の絶縁膜、Ａｌを主材料とする材料、非晶質、単
結晶、多結晶のシリコン膜、Ｗ等が考えられる。これら
は、全てエッチバックが可能な材料である。
膜を全面に被覆した後、エッチバックして形成される。
従ってここでは、シリコン酸化膜、Ｓｉ3Ｎ4膜、ＴＥＯ
Ｓ膜等の絶縁膜、Ａｌを主材料とする材料、非晶質、単
結晶、多結晶のシリコン膜、Ｗ等が考えられる。これら
は、全てエッチバックが可能な材料である。
【００２９】前述した第１のシールリング４と同様に、
層間絶縁膜の界面をシールしており、ここでは端面がカ
バーされている。つまり一番最初の進入経路がシールさ
れている点にポイントがある。
層間絶縁膜の界面をシールしており、ここでは端面がカ
バーされている。つまり一番最初の進入経路がシールさ
れている点にポイントがある。
【００３０】またこのスペーサは、両端面に形成されて
いるが、どちらか一方でもその効果はある。もちろん階
層が増えれば、この端面も増加するので、スペーサの配
置領域は増加する。これも少なくとも１つシールされて
いればよい。
いるが、どちらか一方でもその効果はある。もちろん階
層が増えれば、この端面も増加するので、スペーサの配
置領域は増加する。これも少なくとも１つシールされて
いればよい。
【００３１】図面では、第１のシールリング４、第１の
スペーサ１５および第３のスペーサ１６で三重になって
いる。また後述するが更にダイシング側壁を樹脂でカバ
ーしても良い。
スペーサ１５および第３のスペーサ１６で三重になって
いる。また後述するが更にダイシング側壁を樹脂でカバ
ーしても良い。
【００３２】このパッシベーション膜８までは、通常の
ＩＣと同一であり、ＩＣでは、パッシベーション膜８か
ら露出した金属パッドに金属細線が接続され、他端は搭
載されるリードフレームのリードに接続される。
ＩＣと同一であり、ＩＣでは、パッシベーション膜８か
ら露出した金属パッドに金属細線が接続され、他端は搭
載されるリードフレームのリードに接続される。
【００３３】しかし本発明は、チップサイズパッケージ
であるので更にその上に配線層１９、メタルポスト２０
が形成され、封止樹脂２１から露出したメタルポスト２
０に半田バンプや半田ボール２２が形成される。
であるので更にその上に配線層１９、メタルポスト２０
が形成され、封止樹脂２１から露出したメタルポスト２
０に半田バンプや半田ボール２２が形成される。
【００３４】配線層１９は、例えばＣｕメッキやスパッ
タにより形成される。符号２３は、表面が実質全域に渡
りフラットに実現できる材料である。つまりこの配線層
１９のフラット性が考慮され、流動性の樹脂が塗布さ
れ、放置によりその表面がフラットになった後で硬化さ
れる。例えばスピンオンやディスペンサで塗布すれば容
易に実現可能である。またＳＯＧでも可能である。
タにより形成される。符号２３は、表面が実質全域に渡
りフラットに実現できる材料である。つまりこの配線層
１９のフラット性が考慮され、流動性の樹脂が塗布さ
れ、放置によりその表面がフラットになった後で硬化さ
れる。例えばスピンオンやディスペンサで塗布すれば容
易に実現可能である。またＳＯＧでも可能である。
【００３５】この配線層１９の端部には、メタルポスト
２０が形成される。このメタルポスト２０は、例えばプ
リント基板に実装された時に発生する熱膨張係数の差か
ら発生する応力を緩和するものである。つまり実装基板
の方が伸び率が多ければ、メタルポストは、その伸びの
方向へ引っ張られる。しかし高さが高ければ、竹がしな
うようにその応力を吸収させることができる。
２０が形成される。このメタルポスト２０は、例えばプ
リント基板に実装された時に発生する熱膨張係数の差か
ら発生する応力を緩和するものである。つまり実装基板
の方が伸び率が多ければ、メタルポストは、その伸びの
方向へ引っ張られる。しかし高さが高ければ、竹がしな
うようにその応力を吸収させることができる。
【００３６】一方、ダイシングライン部３には、一回ま
たは二回のダイシングが施される。一回の場合は第１の
ダイシング側壁１７に沿ってフルカットされる。これは
チップサイズパッケージでは、通常の方法である。
たは二回のダイシングが施される。一回の場合は第１の
ダイシング側壁１７に沿ってフルカットされる。これは
チップサイズパッケージでは、通常の方法である。
【００３７】二回のダイシングカットは、まず半導体基
板１に到達するハーフカットのダイシングが行われる。
これで現れるのが側壁１７である。そしてこのハーフカ
ットで形成されるダイシング溝に前記封止樹脂２１を埋
め込み、埋め込まれた封止樹脂２１も含め、この第１の
ダイシング溝２３よりも幅狭でフルカットする。
板１に到達するハーフカットのダイシングが行われる。
これで現れるのが側壁１７である。そしてこのハーフカ
ットで形成されるダイシング溝に前記封止樹脂２１を埋
め込み、埋め込まれた封止樹脂２１も含め、この第１の
ダイシング溝２３よりも幅狭でフルカットする。
【００３８】これは前述したように、一番外側のシール
を示すものである。つまりパッシベーション膜８の界面
が、フルカットライン２４の近傍で封止樹脂でシールさ
れている。つまり一回のフルカットでは、ダイシング側
壁１７にパッシベーション膜８の界面が露出されるが、
二回にダイシングを分けることでこの界面もシールする
ことができる。
を示すものである。つまりパッシベーション膜８の界面
が、フルカットライン２４の近傍で封止樹脂でシールさ
れている。つまり一回のフルカットでは、ダイシング側
壁１７にパッシベーション膜８の界面が露出されるが、
二回にダイシングを分けることでこの界面もシールする
ことができる。
【００３９】またスペーサ１５、１６は、シール溝９、
１０の形成と同時に、前記端部１３、１４を一側壁とす
る開口部を形成し、溝と、前記開口部にＷを埋め込み、
同時にエッチバックすれば、プラグとスペーサが同時に
形成でき、プロセスは増加しない。もちろんこの工程は
ＩＣ回路形成部２に形成されるコンタクト、Ｗ埋め込み
と同時に形成されても良い。
１０の形成と同時に、前記端部１３、１４を一側壁とす
る開口部を形成し、溝と、前記開口部にＷを埋め込み、
同時にエッチバックすれば、プラグとスペーサが同時に
形成でき、プロセスは増加しない。もちろんこの工程は
ＩＣ回路形成部２に形成されるコンタクト、Ｗ埋め込み
と同時に形成されても良い。
【００４０】最近では、ＣＳＰ（チップサイズパッケー
ジ）が開発され、市場にも出始めている。これらは、樹
脂量が極端に少なく、耐湿性の向上が非常に重要なテー
マとなる。
ジ）が開発され、市場にも出始めている。これらは、樹
脂量が極端に少なく、耐湿性の向上が非常に重要なテー
マとなる。
【００４１】特にウェハ型ＣＳＰは、ウェハ状態でＩＣ
が作り込まれパッシベーション膜が被覆された後、全面
に封止樹脂を載せ、その後、ダイシングして個々のチッ
プに分離するため、チップの側壁には、前述した層間絶
縁膜の界面が露出される。従ってシールリングは、非常
に重要な位置づけになる。本発明の構成を採用すれば、
何重ものシールが可能となり、チップの耐湿劣化を防止
できるメリットを有する。
が作り込まれパッシベーション膜が被覆された後、全面
に封止樹脂を載せ、その後、ダイシングして個々のチッ
プに分離するため、チップの側壁には、前述した層間絶
縁膜の界面が露出される。従ってシールリングは、非常
に重要な位置づけになる。本発明の構成を採用すれば、
何重ものシールが可能となり、チップの耐湿劣化を防止
できるメリットを有する。
【００４２】では具体的にその製造方法を説明する。
【００４３】半導体ウェハ１にはマトリックス状にＩＣ
回路形成部２が形成され、このＩＣ回路形成部を囲むよ
うにダイシングライン部３が形成される。そしてＩＣ回
路形成部２とダイシングライン部３との間には、後の工
程でＩＣ回路形成部２を囲むようにシールリング４が設
けられる。
回路形成部２が形成され、このＩＣ回路形成部を囲むよ
うにダイシングライン部３が形成される。そしてＩＣ回
路形成部２とダイシングライン部３との間には、後の工
程でＩＣ回路形成部２を囲むようにシールリング４が設
けられる。
【００４４】符号４は、第１層目のメタル電極（ＩＣ回
路形成部では第１のメタル配線となる。）１１の下層に
形成される第１の層間絶縁膜である。この第１の層間絶
縁膜４は、表面にゲート絶縁膜ＧＩが形成された上に積
層され、ＢＰＳＧ膜４が約３０００Å、その上にＴＥＯ
Ｓ膜５が約８０００〜１００００Å程度で積層されてい
る。
路形成部では第１のメタル配線となる。）１１の下層に
形成される第１の層間絶縁膜である。この第１の層間絶
縁膜４は、表面にゲート絶縁膜ＧＩが形成された上に積
層され、ＢＰＳＧ膜４が約３０００Å、その上にＴＥＯ
Ｓ膜５が約８０００〜１００００Å程度で積層されてい
る。
【００４５】続いてこの第１の層間絶縁膜４には、半導
体基板１が露出する複数のシール溝９、１０が形成さ
れ、ここにはタングステンが埋め込まれる。このシール
溝は、リング状に３本（特に本数は限定されない）で形
成され、同時に第１の側壁１３を構成要素とする開口部
が開口される。この開口部は、第１のシール溝９と同時
に形成されるため、半導体基板１を露出しているが、別
工程で開口しても良い。更には第１のシール溝９の深さ
は、図のものよりも浅くて良い。ただし少なくとも最上
の界面をスペーサでカバーできる深さでなくてはならな
い。またチップサイズが考慮され、スペーサ１６のみが
形成されるなら開口をしなくても良い。
体基板１が露出する複数のシール溝９、１０が形成さ
れ、ここにはタングステンが埋め込まれる。このシール
溝は、リング状に３本（特に本数は限定されない）で形
成され、同時に第１の側壁１３を構成要素とする開口部
が開口される。この開口部は、第１のシール溝９と同時
に形成されるため、半導体基板１を露出しているが、別
工程で開口しても良い。更には第１のシール溝９の深さ
は、図のものよりも浅くて良い。ただし少なくとも最上
の界面をスペーサでカバーできる深さでなくてはならな
い。またチップサイズが考慮され、スペーサ１６のみが
形成されるなら開口をしなくても良い。
【００４６】続いて第１のシール溝９にタングステンプ
ラグを、そして第１の開口部にスペーサを形成し、更に
は前記タングステンプラグを全て覆う第１層目のメタル
電極１１を形成する工程がある。
ラグを、そして第１の開口部にスペーサを形成し、更に
は前記タングステンプラグを全て覆う第１層目のメタル
電極１１を形成する工程がある。
【００４７】詳しくは、このシール溝９も含めて全面に
バリアメタルとなる金属がＴｉ、ＴｉＮの順で積層され
ている。Ｔｉが約３００〜５００Å、ＴｉＮが約１００
０〜２０００Åで被覆され、更に全面にＷが約８０００
Å被覆されている。そしてこのＷがエッチバックされて
タングステンプラグが形成されると共に、第１の開口部
の側壁１３には、Ｗより成るスペーサが形成される。そ
して第１のメタル電極１１領域およびスペーサ領域以外
の余分な前記バリアメタルが取り除かれる。
バリアメタルとなる金属がＴｉ、ＴｉＮの順で積層され
ている。Ｔｉが約３００〜５００Å、ＴｉＮが約１００
０〜２０００Åで被覆され、更に全面にＷが約８０００
Å被覆されている。そしてこのＷがエッチバックされて
タングステンプラグが形成されると共に、第１の開口部
の側壁１３には、Ｗより成るスペーサが形成される。そ
して第１のメタル電極１１領域およびスペーサ領域以外
の余分な前記バリアメタルが取り除かれる。
【００４８】また第１のメタル電極１１は、下からＴｉ
Ｎが５００〜１０００Å、Ｔｉが１００〜３００Å、Ａ
ｌＣｕが約３０００〜５０００Å程度が積層されて形成
され、図のようなパターンにエッチングされて形成され
る。第１層目のタングステンプラグは、ＩＣ回路形成部
２を囲むリングとして３本形成され、これを全て覆う一
本の幅広のリングとして第１のメタル電極１１が形成さ
れている。
Ｎが５００〜１０００Å、Ｔｉが１００〜３００Å、Ａ
ｌＣｕが約３０００〜５０００Å程度が積層されて形成
され、図のようなパターンにエッチングされて形成され
る。第１層目のタングステンプラグは、ＩＣ回路形成部
２を囲むリングとして３本形成され、これを全て覆う一
本の幅広のリングとして第１のメタル電極１１が形成さ
れている。
【００４９】ここで第１のタングステンプラグは、同一
の構成で、ＩＣ回路形成部２にも形成され前記トランジ
スタのソース領域やドレイン領域とコンタクトし、また
第１のメタル電極もＩＣ回路形成部に配線として同時に
形成され、ＩＣ回路形成部に形成されたタングステンプ
ラグと電気的にコンタクトしている。
の構成で、ＩＣ回路形成部２にも形成され前記トランジ
スタのソース領域やドレイン領域とコンタクトし、また
第１のメタル電極もＩＣ回路形成部に配線として同時に
形成され、ＩＣ回路形成部に形成されたタングステンプ
ラグと電気的にコンタクトしている。
【００５０】ここで前述したように第１のシール溝９を
形成しない場合は、当然スペーサも形成されない。
形成しない場合は、当然スペーサも形成されない。
【００５１】続いて、ＩＣ回路形成部２からダイシング
ライン部３に渡り、第２層目の層間絶縁膜７が被覆され
る。ここではウェハ全面に被覆されている。
ライン部３に渡り、第２層目の層間絶縁膜７が被覆され
る。ここではウェハ全面に被覆されている。
【００５２】ここで第２層目の層間絶縁膜７は２層で図
示されているが、具体的には下から約２０００Åのプラ
ズマＴＥＯＳ膜、約２０００ÅのＳＯＧ膜、約５００〜
１０００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯ
Ｇ膜および約２０００〜３０００ÅのプラズマＴＥＯＳ
膜が積層されている。
示されているが、具体的には下から約２０００Åのプラ
ズマＴＥＯＳ膜、約２０００ÅのＳＯＧ膜、約５００〜
１０００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳＯ
Ｇ膜および約２０００〜３０００ÅのプラズマＴＥＯＳ
膜が積層されている。
【００５３】またダイシングライン部３では、この第２
層目の層間絶縁膜６が第１の層間絶縁膜５の側壁をシー
ルするスペーサ１５を被覆している。
層目の層間絶縁膜６が第１の層間絶縁膜５の側壁をシー
ルするスペーサ１５を被覆している。
【００５４】更に、第１層目のメタル電極１１を露出す
る第２のシール溝１０が形成されると同時に側壁１４を
一構成とする第２の開口部が形成される。
る第２のシール溝１０が形成されると同時に側壁１４を
一構成とする第２の開口部が形成される。
【００５５】ここでは、第２の開口部の形成と同時に第
２のシール溝１０も形成しているが、別工程でエッチン
グしても良い。また深さは、第２の層間絶縁膜７の途中
でも良いし、第１の層間絶縁膜５が途中まで取り除かれ
る深さでも良い。これは前述同様に、少なくとも最上層
の界面をシールできる深さであれば、シールの機能を果
たすことができる。
２のシール溝１０も形成しているが、別工程でエッチン
グしても良い。また深さは、第２の層間絶縁膜７の途中
でも良いし、第１の層間絶縁膜５が途中まで取り除かれ
る深さでも良い。これは前述同様に、少なくとも最上層
の界面をシールできる深さであれば、シールの機能を果
たすことができる。
【００５６】続いて、第２のシール溝１０に、タングス
テンが埋め込まれると同時に第２の開口部にＷのスペー
サ１６が形成される。
テンが埋め込まれると同時に第２の開口部にＷのスペー
サ１６が形成される。
【００５７】ここでは、まず第２のシール溝１０も含め
全面に、下から約３００〜５００ÅのＴｉ、約１０００
〜２０００ÅのＴｉＮから成るバリアメタルがスパッタ
リングで形成され、この上に約５０００〜８０００Åの
Ｗが例えばＣＶＤ法により被覆される。
全面に、下から約３００〜５００ÅのＴｉ、約１０００
〜２０００ÅのＴｉＮから成るバリアメタルがスパッタ
リングで形成され、この上に約５０００〜８０００Åの
Ｗが例えばＣＶＤ法により被覆される。
【００５８】続いて、前記Ｗをエッチバックして、タン
グステンプラグを形成すると共に、第２の側壁にタング
ステンから成るスペーサ１６を形成する。
グステンプラグを形成すると共に、第２の側壁にタング
ステンから成るスペーサ１６を形成する。
【００５９】この被覆部であるスペーサ１６は、第２の
側壁１４に露出する界面をカバーし、湿気の浸入を防止
するシールリングとなる。
側壁１４に露出する界面をカバーし、湿気の浸入を防止
するシールリングとなる。
【００６０】つまりＩＣ回路形成部２を先ずタングステ
ンプラグから構成されるシールリング４でシールし、そ
の外側をＷから成るスペーサ１５、１６でシールし、三
重のシール構造が実現できる。
ンプラグから構成されるシールリング４でシールし、そ
の外側をＷから成るスペーサ１５、１６でシールし、三
重のシール構造が実現できる。
【００６１】そしてタングステンプラグを被覆し、やは
りリング状となる第２層目のメタル電極１２が形成され
る。このメタル電極１２は、下層に約２００〜３００Å
のＴｉＮが上層に約６０００〜８０００ÅのＡｌＣｕが
積層され、リング状にエッチングされる。
りリング状となる第２層目のメタル電極１２が形成され
る。このメタル電極１２は、下層に約２００〜３００Å
のＴｉＮが上層に約６０００〜８０００ÅのＡｌＣｕが
積層され、リング状にエッチングされる。
【００６２】続いて、ＩＣ回路形成部２からダイシング
ライン部３に渡り第３の層間絶縁膜８が形成される。ま
た表面をフラットにする樹脂２３が塗布されている。
ライン部３に渡り第３の層間絶縁膜８が形成される。ま
た表面をフラットにする樹脂２３が塗布されている。
【００６３】この層間絶縁膜８と樹脂２３には、ＩＣ回
路形成部２に形成される最上層のメタル電極が露出さ
れ、この開口部も含めＣｕの再配線層１９が形成され
る。またこのＣｕの再配線層１９の端部にはメッキでメ
タルポスト２０が形成され、全面に樹脂２１が封止され
る。そして樹脂２１から露出したメタルポストに半田ボ
ール２２が形成される。
路形成部２に形成される最上層のメタル電極が露出さ
れ、この開口部も含めＣｕの再配線層１９が形成され
る。またこのＣｕの再配線層１９の端部にはメッキでメ
タルポスト２０が形成され、全面に樹脂２１が封止され
る。そして樹脂２１から露出したメタルポストに半田ボ
ール２２が形成される。
【００６４】この樹脂２１が封止される際、ダイシング
溝２３が形成され、ここにも樹脂２１が埋め込まれる。
溝２３が形成され、ここにも樹脂２１が埋め込まれる。
【００６５】そして最後に、フルカットライン２４に沿
ってダイシングされ、個々に分離される。
ってダイシングされ、個々に分離される。
【００６６】
【発明の効果】以上の説明から明らかなように、先ず第
１に、ＩＣ回路形成部の周囲にシールリングを設け、こ
のシールリングを構成するプラグが層間絶縁膜の界面を
カットするので、湿気の通路を遮断し、チップサイズパ
ッケージの劣化を防止することができる。
１に、ＩＣ回路形成部の周囲にシールリングを設け、こ
のシールリングを構成するプラグが層間絶縁膜の界面を
カットするので、湿気の通路を遮断し、チップサイズパ
ッケージの劣化を防止することができる。
【００６７】また第１に於いて、ダイシングライン部
は、前記半導体チップの上側壁を樹脂で覆われている第
１のダイシング側壁と、前記半導体チップの下側壁が露
出された第２のダイシング側壁とを有することで、半導
体基板から上の層間絶縁膜の界面を樹脂でシールでき
る。
は、前記半導体チップの上側壁を樹脂で覆われている第
１のダイシング側壁と、前記半導体チップの下側壁が露
出された第２のダイシング側壁とを有することで、半導
体基板から上の層間絶縁膜の界面を樹脂でシールでき
る。
【００６８】第２に、第１のシールリングの他に、層間
絶縁膜の側壁、つまり界面を覆うスペーサが設けられる
ため、二重、三重…のシールが可能となる。
絶縁膜の側壁、つまり界面を覆うスペーサが設けられる
ため、二重、三重…のシールが可能となる。
【００６９】第２於いて、ダイシングライン部は、前記
半導体チップの上側壁を樹脂で覆われている第１のダイ
シング側壁と、前記半導体チップの下側壁が露出された
第２のダイシング側壁とを有することで、第１のシール
リング、第２のシールリングおよび樹脂でダイシングラ
イン部およびその近傍の湿気の通路を遮断できる。
半導体チップの上側壁を樹脂で覆われている第１のダイ
シング側壁と、前記半導体チップの下側壁が露出された
第２のダイシング側壁とを有することで、第１のシール
リング、第２のシールリングおよび樹脂でダイシングラ
イン部およびその近傍の湿気の通路を遮断できる。
【００７０】以上、チップサイズパッケージに於ける耐
湿性が大幅に向上で、不良の問題が解決される。
湿性が大幅に向上で、不良の問題が解決される。
【図１】本発明のチップサイズパッケージを示す断面図
である。
である。
【図２】従来のチップサイズパッケージを示す断面図で
ある。
ある。
フロントページの続き (72)発明者 徳重 利洋智 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 北川 勝彦 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F033 HH08 HH11 HH18 HH19 HH33 JJ08 JJ18 JJ19 JJ33 KK01 KK08 KK18 KK19 KK33 MM01 MM05 MM13 NN06 NN07 NN37 PP15 PP27 QQ31 QQ37 RR09 RR15 RR21 SS04 SS15 SS21 TT01 TT08 VV03 XX18
Claims (4)
- 【請求項１】 半導体チップの一表面のサイズと実質等
しいサイズを有し、前記半導体チップの一表面が樹脂に
より被覆されたチップサイズパッケージに於いて、 半導体チップの主面に形成されたＩＣ回路形成部と前記
ＩＣ回路形成部を囲んで形成されたダイシングライン部
との間に、前記ＩＣ回路形成部を囲むシールリングが設
けられることを特徴としたチップサイズパッケージ。 - 【請求項２】 前記ダイシングライン部は、前記半導体
チップの上側壁を前記樹脂で覆われている第１のダイシ
ング側壁と、前記半導体チップの下側壁が露出された第
２のダイシング側壁とを有する請求項１に記載のチップ
サイズパッケージ。 - 【請求項３】 半導体チップの一表面のサイズと実質等
しいサイズを有し、前記半導体チップの一表面が樹脂に
より被覆されたチップサイズパッケージに於いて、 半導体チップの主面に形成されたＩＣ回路形成部と前記
ＩＣ回路形成部を囲んで形成されたダイシングライン部
との間に、前記ＩＣ回路形成部を囲む第１のシールリン
グが設けられ、 前記第１のシールリングを囲み且つ前記ダイシングライ
ン部に位置する層間絶縁膜の端部にはスペーサを被覆す
ることを特徴としたチップサイズパッケージ。 - 【請求項４】 前記ダイシングライン部は、前記半導体
チップの上側壁を覆う第１のダイシング側壁と、前記半
導体チップの下側壁が露出された第２のダイシング側壁
とを有する請求項３に記載のチップサイズパッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11031389A JP2000232104A (ja) | 1999-02-09 | 1999-02-09 | チップサイズパッケージ |
| US09/500,271 US6424051B1 (en) | 1999-02-09 | 2000-02-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11031389A JP2000232104A (ja) | 1999-02-09 | 1999-02-09 | チップサイズパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232104A true JP2000232104A (ja) | 2000-08-22 |
Family
ID=12329920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11031389A Pending JP2000232104A (ja) | 1999-02-09 | 1999-02-09 | チップサイズパッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6424051B1 (ja) |
| JP (1) | JP2000232104A (ja) |
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-
1999
- 1999-02-09 JP JP11031389A patent/JP2000232104A/ja active Pending
-
2000
- 2000-02-08 US US09/500,271 patent/US6424051B1/en not_active Expired - Lifetime
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