JP2011014605A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体基板の上面に積層される絶縁層の剥離が抑制された半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１０は、スクライブ領域３４が周囲に配置される素子形成領域１４を有する半導体基板１２と、絶縁層を介して半導体基板１２上に形成される少なくとも１層の配線層と、素子形成領域１４を囲むように形成されるシールリング３６と、最上層の配線層から成るパッドと接続された再配線４８と、再配線４８を被覆する第２樹脂層３２とを備えている。そして、スクライブ領域３４には、半導体基板１２の上面を被覆する酸化膜１６および各絶縁層が除去されることにより、除去領域３８が設けられている。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に、半導体基板の主面に配線や電極が形成されるＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）およびその製造方法に関する。

従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。これらの条件を満たすために、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）と呼ばれる、内蔵される半導体素子と同等のサイズを有する半導体装置が開発されている。

これらのＣＳＰの中でも特に小型化なものとしてＷＬＰがある。従来のＷＬＰの製造方法の一実施例として、下記の製造方法が知られている（例えば、特許文献１参照。）。先ず、半導体素子の拡散層等が形成された半導体ウエハ上に窒化シリコン膜から成る第１の保護膜を成膜する。第１の保護膜上等に第１の配線層を形成した後、第１の保護膜上にポリイミド膜から成る第２の保護膜を成膜する。そして、第２の保護膜上等に第２の配線層を形成した後、ポリイミド膜から成る第３の保護膜を成膜する。このとき、半導体素子形成領域の周囲に、第１の配線層と第２の配線層から成る周縁パターンを形成する。その後、周縁パターン間の第１〜第３の保護膜を除去し、開口することでスクライブラインを形成した後、開口領域から露出する半導体ウエハをダイシング・ソーで切断し、チップ状態にする。

従来のＷＬＰの他の実施例として、次のものが知られている（例えば、特許文献２参照。）。先ず、半導体ウエハの中央領域に、複数の半導体チップ領域が碁盤目状に形成される。各半導体チップ領域には、イオン注入法等により、半導体回路が形成される。そして、各半導体チップ領域上には、リンドープ酸化珪素膜、第１電極配線層、プラズマ窒化珪素層、第２電極配線層、オーバーコート層等が積層される。そして、半導体ウエハは、スクライブラインに沿ってダイシングされるが、スクライブラインの一領域では上記オーバーコート層等が積層されず、半導体ウエハが露出される。

特開平８−１７２０６２号公報 特開平５−４１４４９号公報

しかしながら、上記した従来の半導体装置およびその製造方法では、半導体基板上に積層される各絶縁層が剥離してしまう問題が発生していた。

具体的には、上記したＷＬＰの製造方法では、半導体基板の上面に複数層の絶縁層および配線層を積層させた後に、これらの各層および半導体基板を高速で回転するダイシングソーにて切断することで、各半導体装置を個片化している。従って、ダイシングソーにより与えられるダメージにより、半導体装置の周辺部に於いて絶縁層同士に剥離が発生する。そして、ヒートサイクルが半導体装置に作用すると、上記した剥離の現象が半導体装置の内部まで及びショート等の不良を招く。更には、ダイシングだけでなく、実装後にアンダーフィル等の樹脂を塗布するとヒートサイクルで剥離が進行する。もしくは、アンダーフィル等の樹脂を塗布したのみでも、パッシベーション膜の開口部からヒートサイクル試験により剥離が進行する。

この問題を解決する１つの方法として、半導体装置の周辺部に、配線層の一部から成るリング状のシールリングを設けることがある。しかしながら、シールリングを設けることにより、上記した剥離の進行を緩和させることは可能となるが、シールリングが配置された部分を突破して剥離が内部に進行する場合もあった。

更にまた、スクライブＴＥＧを半導体ウェハに設けた場合、上記した剥離が顕在化する問題があった。具体的には、半導体ウェハには、特性の評価や故障メカニズムの検証等を行うためにＴＥＧが形成される。このＴＥＧは、ＷＬＰとして用いられない無効領域であるスクライブストリート上に設けられる場合があり、この様な領域に設けられたＴＥＧはスクライブＴＥＧと称されている。半導体ウェハをダイシングする工程に於いて、スクライブＴＥＧは半導体基板と共に切断される。

しかしながら、スクライブＴＥＧをダイシングソーにより切断すると、ＴＥＧに設けられたパッシベーション膜の開口部を起点としてクラックが発生する。そして、このクラックが、最終製品である半導体装置の内部まで及んでしまう問題があった。

本発明は上記した問題を鑑みて成され、本発明の目的は、半導体基板の上面に積層される絶縁層の剥離が抑制された半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、スクライブ領域が周囲に配置される素子形成領域を有する半導体基板と、絶縁層を介して前記半導体基板上に形成される少なくとも１層の配線層と、前記素子形成領域を囲むように形成されるシールリングと、最上層の前記配線層から成るパッド電極と接続された再配線と、前記再配線を被覆する樹脂層と、とを備え、前記スクライブ領域には、前記半導体基板の上面を被覆する酸化膜および前記絶縁層が除去されることにより除去領域が設けられることを特徴とする。

本発明の半導体装置の製造方法は、半導体基板に形成された素子形成領域と、絶縁層を介して前記半導体基板上に形成される少なくとも１層の配線層と、前記素子形成領域の周辺に形成されたスクライブ領域と、前記スクライブ領域に配置されたＴＥＧとが形成された半導体ウェハを用意する工程と、前記ＴＥＧと前記素子形成領域との間の前記半導体基板を被覆する酸化膜および前記絶縁層を除去して除去領域を形成し、前記除去領域から前記半導体基板の主面を露出させる工程と、前記素子形成領域上に再配線を形成し、前記再配線が被覆されるように樹脂層を形成する工程と、前記半導体ウェハを前記スクライブ領域でダイシングすることにより各半導体装置に分離する工程と、を備えることを特徴とする。

本発明では、半導体基板の周囲に配置されたスクライブ領域に、半導体基板の上面を被覆する酸化膜および絶縁層が除去された除去領域を設けている。従って、半導体基板の周縁部にて絶縁層に剥離が発生しても、この剥離の内部への進行は除去領域により阻まれる。このことから、半導体装置の素子形成領域まで層間剥離が進行することによる不良の発生が抑制される。

更に、半導体ウェハのスクライブライン上にスクライブＴＥＧが配置されると、上記したように剥離が発生しやすい条件となる。しかしながら、この様な条件であっても、除去領域により剥離の進行が抑制されることで不良の発生が抑制される。

更にまた、素子形成領域を平面視で囲むように多重に除去領域を設けることで、剥離の進行が抑制される効果が更に大きくなる。

本発明の半導体装置の構成を示す図であり、（Ａ）は断面図であり、（Ｂ）は拡大された断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は拡大された平面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）断面図であり、（Ｂ）は断面図であり、（Ｃ）は平面図である。 本発明の半導体装置の製造方法を示す平面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は拡大された平面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。

図１を参照して、本実施形態の半導体装置１０の構成を説明する。図１（Ａ）は半導体装置１０を示す断面図であり、図１（Ｂ）は半導体装置１０の周辺部を拡大して示す断面図である。

図１（Ａ）を参照して、半導体装置１０は半導体基板１２の上面側に配線と外部端子４６が配置されたＷＬＰである。

半導体装置１０の概略的な構成は次の通りである。先ず、シリコン等の半導体材料から成る半導体基板１２の上面には、拡散工程により素子が形成された素子形成領域と接続されたパッド電極４２が構成されている。そして、半導体基板１２の上面を被覆する絶縁層（不図示）は、第１樹脂層３０により被覆され、この第１樹脂層３０の上面にはパッド電極４２と接続された再配線４８が形成されている。再配線４８が覆われるように、第１樹脂層３０の上面は第２樹脂層３２により被覆されている。また、再配線４８の一部から成るパッド４４は第２樹脂層３２から露出しており、半田等の導電性接着材から成る外部端子４６がパッド４４の上面に溶着されている。

図１（Ｂ）を参照して、半導体装置１０の構成を詳細に説明する。半導体基板１２には、素子形成領域１４及びスクライブ領域３４が配置される。素子形成領域１４には、拡散領域によりトランジスタ、抵抗等が形成される。スクライブ領域３４とは素子形成領域１４を囲むように半導体装置１０の周辺部に設けられた領域であり、半導体ウェハを各半導体装置に分離するスクライブを行うために設けられるマージン部分である。尚、半導体基板１２の構造としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、半導体基板１２の材料としては、シリコンでも良いし化合物半導体基板であってもよい。

酸化膜１６は、例えば、熱酸化法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板１２上に形成される。そして、酸化膜１６には、フォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホールが形成される。そして、このコンタクトホールにはタングステン（Ｗ）がＣＶＤ法により埋設される。

酸化膜１６の上面には、コンタクトホールを経由して拡散領域と接続された第１配線層１８が形成される。第１配線層１８は、例えば、バリアメタル膜、金属膜および反射防止膜がこの順番で積層して成る。ここで、バリアメタル膜は、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、アルミニウム（Ａｌ）膜やアルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）膜等から選択されて成るアルミニウム（Ａｌ）を主体とする合金膜から成る。また、反射防止膜は、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。

上記した酸化膜１６および第１配線層１８が被覆されるように、第１絶縁層２０が形成される。この第１絶縁層２０は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜およびＴＥＯＳ膜を順次積層されて構成されている。この様に、複数層の膜で第１絶縁層２０を構成することにより、第１絶縁層２０の上面の平坦性が向上される。また、第１絶縁層２０の所望の箇所を部分的に貫通させることで、第１配線層１８と第２配線層２２とを接続させるコンタクトホールが形成される。

第１絶縁層２０の上面に第２配線層２２が形成される。第２配線層２２は、第１配線層１８と同様に、バリアメタル膜、金属膜、反射防止膜の積層体により成る。そして、第２配線層２２は、所定箇所にて第１絶縁層２０を貫通して下層の第１配線層１８と電気的に接続される。

第２配線層２２および第１絶縁層２０の上面が被覆されるように、第２絶縁層２４が形成される。第２絶縁層２４の構成は、上記した第１絶縁層２０と同様で良く、例えば、ＴＥＯＳ膜、ＳＯＧ膜およびＴＥＯＳ膜をこの順番で積層して形成される。

第２絶縁層２４の上面には第３配線層２６が形成される。第３配線層２６は、上記した第１配線層１８と同様に、バリアメタル膜、金属膜、反射防止膜の積層体である。また、第３配線層２６の一部から図１（Ａ）に示すパッド電極４２が形成される。更に、所定箇所の第２絶縁層２４を貫通して、第２配線層２２と第３配線層２６が電気的に接続される。

第２絶縁層２４および第３配線層２６を被覆するように、第３絶縁層２８が形成される。第３絶縁層２８は、第２絶縁層２４および第３配線層２６を被覆するＴＥＯＳ膜およびこのＴＥＯＳ膜の上面を被覆するシリコン窒化（ＳｉＮ）膜から構成される。ＳｉＮ膜は、耐湿性に優れ、下層の層間絶縁層への水分の浸入を防止し、配線層の腐食を防止する。そして、ＴＥＯＳ膜及びＳｉＮ膜によりジャケットコート膜が形成される。

また、図１（Ａ）に示すパッド電極４２と成る第３配線層２６の上面は、部分的に第３絶縁層２８を除去することにより設けられた開口部から露出する。

第１樹脂層３０は、第３絶縁層２８を被覆するように形成される。第１樹脂層３０は、ポリベンズオキサゾール（ＰＢＯ）膜、ポリイミド樹脂膜等から成る。第１樹脂層３０は、半導体基板１２の上面に積層される他の層と比較すると可撓性に優れるので、外部から作用する熱応力により第１樹脂層３０自体が変形することにより、応力を緩和させる層としても機能する。尚、第３配線層２６から成るパッド電極を露出するための開口部が第１樹脂層３０に設けられ、この開口部を経由して、第１樹脂層３０の上面に形成される再配線４８と第３配線層２６とが接続される。

尚、第１樹脂層３０の一部は、スクライブ領域３４に於いて、各絶縁層の側面および半導体基板１２の上面を被覆している。このことにより、半導体基板１２およびその上面に積層される各層の界面が第１樹脂層３０により被覆されて、耐湿性が向上される利点がある。

第１樹脂層３０の上面に再配線４８が形成される。再配線４８は、メッキ用金属層とメッキ層とを積層させて構成されている。ここで、メッキ用金属層は、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層から成る高融点金属膜に、Ｃｕ層またはニッケル（Ｎｉ）層が積層して構成されており、メッキ層を形成する際の種として用いられる。また、メッキ様金属層の上面に形成されるメッキ層としては、電解メッキ法により形成されるＣｕメッキ層が採用される。

また、再配線４８の一部は、パッド４４（図１（Ａ）参照）として第２樹脂層３２に設けた開口部から上面が露出する。そして、露出する再配線４８（パッド）の上面には、半田から成る外部端子４６が溶着される。

シールリング３６は、素子形成領域１４の最外周に形成され、素子形成領域とスクライブ領域３４の境界に形成される。シールリング３６は、第１配線層１８、第２配線層２２および第３配線層２６の一部を用いて、平面視で素子形成領域を囲むようにリング状に形成される。シールリング３６は、半導体装置１０の周辺部にて、各絶縁層同士の境界で剥離が発生した時に、この剥離の内部への進行を抑制する機能を備えている。

ＴＥＧ４０は、スクライブ領域３４の半導体基板１２上に設けられており、特性の評価や故障メカニズムの検証等を行うために設けられている。ＴＥＧ４０の構成は上記した素子形成領域１４内部の各絶縁層および各配線層と同様である。ＴＥＧ４０では、例えば電気特性をモニターするためのＭＯＳトランジスタが半導体基板１２に形成される。そして、第３絶縁層２８に設けた開口部から、第３配線層２６の一部が露出する構成と成る。ＴＥＧ４０の部分で半導体基板１２等のスクライブが行われるので、図示のように、切断された半分程度のＴＥＧ４０が半導体装置１０の終端部に残存する。

本実施の形態では、スクライブ領域３４において、半導体基板１２の上面を被覆する各層を全面的に除去する除去領域３８を溝状に設けている。この様にすることで、半導体基板１２の上面に積層される各層の剥離が抑制される。

具体的には、上記したように、ＷＬＰの製造方法では、半導体基板１２およびその上面に積層された各絶縁層を切断することにより、小片化された半導体装置１０を得る。従って、半導体装置１０の周縁部に於いては半導体基板１２および各絶縁層の境界部分にて剥離の現象が発生してしまう。そして、この剥離が素子形成領域１４まで進行すると、耐湿性の極端な低下やショートを招く。

このことを防止するために、本形態では、スクライブ領域３４に除去領域３８を設けている。具体的には、この除去領域３８では、半導体基板１２の上面に積層される第１絶縁層２０、第２絶縁層２４および第３絶縁層２８が除去されている。更に、半導体基板１２の上面を被覆する酸化膜１６も除去されている。また、この除去領域３８は、素子形成領域１４を囲むように溝状に形成され、その幅は例えば１０μｍ（８μｍ以上１２μｍ以下）である。

この様に除去領域３８では異種材料の界面が存在しない。従って、半導体装置１０の周縁部にて絶縁層同士の界面（例えば、第１絶縁層２０と第２絶縁層２４との間）にて発生した剥離が中央部側に進行しても、この剥離の進行は除去領域３８により阻まれる。結果的に、素子形成領域１４の内部にて絶縁層の剥離が発生することが防止される。

更に、スクライブ領域３４に設けたれたスクライブＴＥＧ４０を基点として剥離が発生しても、除去領域３８により剥離の内部への進行が阻まれるので、結果的に素子形成領域１４までは剥離は進行しない。

ここでは、スクライブ領域３４には１つの除去領域３８のみが設けられているが、更に多数の除去領域３８を多重に設けても良い。この事項に関しては、図５および図６を参照して後述する。

次に、図２から図７図を参照して、上記した構成の半導体装置１０の製造方法を説明する。

図２を参照して、先ず、多数個の素子形成領域１４が形成された半導体ウェハ５０を用意する。図２（Ａ）は半導体ウェハ５０を全体的に示す平面図であり、図２（Ｂ）は素子形成領域１４を拡大して示す平面図である。

図２（Ａ）を参照して、半導体ウェハ５０には、複数の素子形成領域１４がマトリックス状に配置される。そして、個々の素子形成領域１４は、半導体ウェハ５０に格子状に規定されたスクライブライン５２により囲まれている。

図２（Ｂ）を参照して、マトリックス状に配置された各素子形成領域１４の間にはスクライブの為のマージン領域であるスクライブ領域３４が設けられている。この図では、スクライブ領域３４をドットのハッチングにて示している。

一点鎖線で示されるスクライブライン５２は、半導体ウェハ５０を分割する際の基準となるスクライブセンターを示しており、このスクライブライン５２にて囲まれる領域が１つの半導体装置となる。そして、この囲まれる領域は、中央部付近に矩形に形成された素子形成領域１４と、この素子形成領域１４を囲むスクライブ領域３４とを含む。

更に、スクライブライン５２に沿ってスクライブＴＥＧ４０が複数個配置されている。ＴＥＧ４０は、上記したように特性検査等の為に設けられる部位であり、素子形成領域１４と同様のプロセスにより形成される。

次に、図３の各断面図を参照して、半導体基板１２の上面に各配線層および絶縁層を設ける工程を説明する。

図３（Ａ）を参照して、半導体ウェハである半導体基板１２を準備し、半導体基板１２上に酸化膜１６を形成する。酸化膜１６は、例えば、熱酸化膜法により形成され、酸化性雰囲気下において７００〜１２００（℃）に加熱することで形成される。尚、酸化膜１６としては、熱酸化膜法により形成したシリコン酸化膜上に、例えば、ＣＶＤ法により形成したシリコン酸化膜を堆積する場合でも良い。また、半導体基板１２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。半導体基板１２の材料としては、シリコンまたは化合物半導体が採用される。半導体基板１２の素子形成領域１４およびＴＥＧ４０には、拡散領域により半導体素子が形成される。

次に、酸化膜１６にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホールを形成する。そして、このコンタクトホールをＷにより埋設する。

次に、酸化膜１６の上面に第１配線層１８を形成する。具体的には、先ず、酸化膜１６の上面に、スパッタリング法により、バリアメタル膜としてＴｉやＴｉＮ等の高融点金属を堆積する。更に、このバリアメタル膜の上面に、スパッタリング法により、金属膜としてＡｌ膜またはＡｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から選択されて成るＡｌ合金膜を堆積する。更に、この金属膜の上面に、スパッタリング法で反射防止膜として、ＴｉＮ、ＴｉＷ等の高融点金属を堆積する。その後、フォトリソグラフィ技術及びエッチング技術を用い、前述したバリアメタル膜、金属膜及び反射防止膜を選択的に除去し、第１配線層１８を形成する。

次に、第１配線層１８上を含む、酸化膜１６上に第１絶縁層２０を形成する。第１絶縁層２０は、ＴＥＯＳ膜、ＳＯＧ膜およびＴＥＯＳ膜の順序で積層して形成される。ここで、ＴＥＯＳ膜は、例えば、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳＯＧ膜は、回転塗布法により、下層のＴＥＯＳ膜上に塗布された後、１５０〜２００（℃）で乾燥を行い、４００（℃）で焼成される。

次に、第１絶縁層２０にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングによりコンタクトホール（不図示）を形成する。このコンタクトホールは、第１配線層１８と形成予定の第２配線層２２とを電気的に接続するために用いられる。

図３（Ｂ）を参照して、次に、第１絶縁層２０の上面に第２配線層２２を形成する。第２配線層２２の形成方法は上記した第１配線層１８と同様である。即ち、第２配線層２２は、スパッタリング法により、バリアメタル膜、金属膜および反射防止膜を積層させてエッチングすることにより形成される。このとき、第１絶縁層２０を部分的に除去して設けられたコンタクトホールにも第２配線層２２が形成される。

次に、第１絶縁層２０の上面および第２配線層２２が被覆されるように、第２絶縁層２４を形成する。第２絶縁層２４の形成方法は上記した第１絶縁層２０と同様である。即ち、第１絶縁層２０の上面に、ＴＥＯＳ膜、ＳＯＧ膜およびＴＥＯＳ膜をこの順序で積層することで第２絶縁層２４が形成される。更に、第１絶縁層２０の場合と同様に、ドライエッチングにより第１絶縁層２０を部分的に除去することで、第２絶縁層２４を貫通するコンタクトホール（不図示）を形成する。

図３（Ｃ）を参照して、次に、第２絶縁層２４の上面に第３配線層２６を形成する。第３配線層２６の形成方法は上記した第１配線層１８および第２配線層２２と同様である。即ち、第２絶縁層２４の上面に、スパッタリング法でバリアメタル膜、金属膜および反射防止膜を順次積層させてエッチングすることにより、第３配線層２６が形成される。尚、第３配線層２６の一部分をパッド状にすることで、図１（Ａ）に示すようなパッド電極４２が形成される。

次に、第２絶縁層２４の上面および第３配線層２６が被覆されるように第３絶縁層２８を形成する。最上層に形成される絶縁層である第３絶縁層２８はジャケットコート膜と称される。第３絶縁層２８は、ＴＥＯＳ膜を第２絶縁層２４の上面に形成した後に、このＴＥＯＳ膜の上面をＳｉＮ膜で被覆することにより形成される。ここで、ＴＥＯＳ膜は、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳｉＮ膜は、プラズマＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。

更に、パッド電極となる部分の第３配線層２６が露出されるように、第３絶縁層２８を部分的に除去して開口部（不図示）を形成する。第３絶縁層２８の部分的な除去は、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより行われる。

ここで、上記した各工程はＴＥＧ４０が形成される領域に対しても施される。即ち、ＴＥＧ４０に於いても、上記した各配線層および各絶縁層が形成されており、最上層の第３配線層２６の一部が第３絶縁層２８に設けられた開口部から露出している。

更にまた、素子形成領域１４とスクライブ領域３４との境界に於いて、素子形成領域１４を囲むようにシールリング３６が設けられる。シールリング３６は素子形成領域１４を囲むようにリング状に形成された第１配線層１８、第２配線層２２および第３配線層２６から成る。

図４から図６を参照して、次に、各素子形成領域１４を囲むスクライブ領域３４に於いて、半導体基板１２の上面に積層された各層を除去して除去領域を設ける。図４（Ａ）および図４（Ｂ）は本工程を示す断面図であり、図４（Ｃ）は本工程を示す平面図である。図５および図６は、本工程の他の手法を示す図である。

図４（Ａ）を参照して、先ず、最上層の第３絶縁層２８を全面的にフォトレジスト５４により被覆した後に、各層が除去されて除去領域となる領域をフォトレジスト５４から露出させる。即ち、除去領域となる領域が露出するような開口部をフォトレジスト５４に設ける。

図４（Ｂ）を参照して、次に、フォトレジスト５４をマスクとして、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングを行うことで、半導体基板１２の上面に積層された各層を選択的に除去する。具体的には、除去領域３８に於いて、酸化膜１６、第１絶縁層２０、第２絶縁層２４および第３絶縁層２８をドライエッチングにより除去する。結果的に、除去領域３８では、半導体基板１２を構成する半導体材料が露出すると共に、異種材料界面が存在しない環境となる。

ここで、スクライブ領域３４に於いて各絶縁層を除去して除去領域を設けることは従来から行われている。しかしながら、この種の従来技術では半導体基板１２の上面に存在する各層を全て除去するのではなく、例えば最下層の第１絶縁層２０を残した状態としていた。そして、第１絶縁層２０が残存した状態となると、この第１絶縁層２０と酸化膜１６との境界を伝導して剥離が外側から素子形成領域１４まで及ぶ危険性がある。本実施形態の除去領域３８では、各配線層および酸化膜１６を全て除去しているので、素子形成領域１４への剥離の進行が防止されている。

図４（Ｃ）を参照して、上記した除去領域３８は、各素子形成領域１４を囲むように溝状に形成されている。ここで、除去領域３８の幅は例えば１０μｍ程度である。換言すると、スクライブライン５２に沿って配置されたＴＥＧ４０と除去領域３８とは、除去領域３８により分離されている。従って、半導体ウェハを分離するために後に行うダイシングの工程にて、ＴＥＧ４０から絶縁層同士の剥離が進行しても、この剥離の進行は除去領域３８により阻止されるので素子形成領域１４まで進行しない。

図５を参照して、本工程にて設けられる除去領域３８の他の構成を説明する。ここでは、上記した構成の除去領域３８が素子形成領域１４を囲むように複数個設けられている。ここで、形成される除去領域３８の幅は上記と同様に１０μｍ程度である。そして、内側に設けられる除去領域３８と外側に設けられる除去領域３８とが離間する距離は、例えば５μｍ以上３０μｍ以下である。この様に素子形成領域１４を囲むように複数の除去領域３８を設けることにより、剥離の進行を阻む効果が更に大きくなる。即ち、ＴＥＧ４０を起点として発生した剥離が、外側の除去領域３８を突破して内側に向かっても、内側の除去領域３８により剥離の進行が阻止される。

更にここでは、素子形成領域１４を２重に囲む除去領域３８を示しているが、除去領域３８は３重以上に設けられても良い。

図６を参照して、除去領域３８の更なる他の構成を説明する。図６（Ａ）は除去領域を説明する平面図であり、図６（Ｂ）は除去領域を部分的に拡大して示す断面図である。

図６（Ｂ）を参照して、ここでは素子形成領域１４を囲むように設けられた第１除去領域３８Ａと、この第１除去領域３８Ａから連続して外部に延在する第２除去領域３８Ｂとから除去領域が構成されている。

ここで、第２除去領域３８Ｂは、スクライブライン５２に沿って設けられるＴＥＧ４０を囲むように設けられている。そして、第２除去領域３８Ｂの先端部は、ＴＥＧ４０に設けられる開口部５６よりもスクライブライン５２側に位置している。この様にすることで、層間剥離を防止する効果が大きくなる。具体的には、開口部５６は、絶縁層を除去してパッドが露出される部位である。従って、スクライブライン５２に沿ってダイシングを行うと、ＴＥＧ４０の開口部から層間剥離が素子形成領域１４に向かって進行する。本形態では、ＴＥＧ４０の両側を囲むように第２除去領域３８Ｂを設けることによって、この層間剥離が大きくなる前にその進行を防止することができる。

ここで、図６（Ｂ）では、除去領域３８を囲む１つの第１除去領域３８Ａから第２除去領域３８Ｂが外側に延在しているが、２つ以上の第１除去領域３８Ａが設けられても良い。即ち、図５に示すように２重以上の第１除去領域３８Ａが設けられ、再外部に位置する第１除去領域３８Ａから第２除去領域３８Ｂが外側に延在しても良い。

図７（Ａ）を参照して、次に、第３絶縁層２８の上面に第１樹脂層３０を形成する。第１樹脂層３０としては、例えば、回転塗布法により形成されるＰＢＯ膜またはポリイミド樹脂膜等が用いられる。そして、第３配線層２６から成るパッド電極が露出するように、第１樹脂層３０を部分的に除去して開口部が設けられる。また、スクライブ領域３４では、切断時に第１樹脂層３０がダイシングブレードに粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の第１樹脂層３０も除去される。ここで、形成される第１樹脂層３０の厚みは例えば１０μｍ程度である。

また、除去領域３８から露出する半導体基板１２の上面および各絶縁層の側面は第１樹脂層３０により被覆される。このことにより、異種材料の界面が第１樹脂層３０により被覆されて耐湿性が向上する利点がある。

次に、第１樹脂層３０の上面に再配線４８を形成する。再配線４８は、メッキ用金属層を形成した後に、このメッキ用金属層に電解メッキ法でＣｕメッキ層を成膜することにより形成される。

次に、図７（Ｂ）に示すように、第１樹脂層３０の上面および再配線４８が被覆されるように第２樹脂層３２を形成する。第２樹脂層３２としては、例えば、回転塗布法により形成されるＰＢＯ膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用いて部分的に第２樹脂層３２を除去することにより、パッドとなる部分の再配線４８が露出するように開口部が形成される。さらに、スクライブ領域３４では、切断時に第２樹脂層３２がダイシングブレードに粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の第２樹脂層３２も除去される。

図７（Ｃ）を参照して、次に、再配線４８から成るパッドの部分に半田から成る外部端子４６を形成する。具体的には、粉末状の半田とフラックスとの混合物である半田クリームを再配線４８から成るパッドの上面に塗布した後に、半田クリームを溶融させることで外部端子４６が形成される。

上記工程が修了した後は、ＴＥＧ４０にて電気的特性の測定を行った後に、半導体ウェハを分割するスクライブの工程を行う。スクライブ工程では、高速で回転するダイシングソーを用いてスクライブライン５２に沿って、半導体基板１２およびその上面に積層された各層を切断し、個々の半導体装置を得る。

上記したように、ＴＥＧ４０はスクライブライン５２上に配置されているので、上記スクライブに伴い各ＴＥＧ４０は切断される。この切断に伴い、ダイシングソーにより与えられる衝撃により、ＴＥＧ４０の開口部５６を起点として層間剥離が発生する。しかしながら、この剥離の進行は除去領域３８で阻まれることで素子形成領域１４への剥離の進行が防止されている。

１０ 半導体装置
１２ 半導体基板
１４ 素子形成領域
１６ 酸化膜
１８ 第１配線層
２０ 第１絶縁層
２２ 第２配線層
２４ 第２絶縁層
２６ 第３配線層
２８ 第３絶縁層
３０ 第１樹脂層
３２ 第２樹脂層
３４ スクライブ領域
３６ シールリング
３８ 除去領域
３８Ａ 第１除去領域
３８Ｂ 第２除去領域
４０ ＴＥＧ
４２ パッド電極
４４ パッド
４６ 外部端子
４８ 再配線
５０ 半導体ウェハ
５２ スクライブライン
５４ フォトレジスト
５６ 開口部

Claims (9)

1. スクライブ領域が周囲に配置される素子形成領域を有する半導体基板と、
   絶縁層を介して前記半導体基板上に形成される少なくとも１層の配線層と、
   前記素子形成領域を囲むように形成されるシールリングと、
   最上層の前記配線層から成るパッド電極と接続された再配線と、
   前記再配線を被覆する樹脂層と、とを備え、
   前記スクライブ領域には、前記半導体基板の上面を被覆する酸化膜および前記絶縁層が除去されることにより除去領域が設けられることを特徴とする半導体装置。
2. 前記除去領域は、前記素子形成領域を囲むように溝状に設けられることを特徴とする請求項１記載の半導体装置。
3. 前記除去領域が複数個設けられることを特徴とする請求項２記載の半導体装置。
4. 前記除去領域は、前記素子形成領域を囲むように形成された第１除去領域と、前記第１除去領域から連続して外側に向かって形成された溝状の第２除去領域とを含むことを特徴とする請求項２または請求項３記載の半導体装置。
5. 前記スクライブ領域にはＴＥＧが設けられており、
   前記第２除去領域は前記ＴＥＧの両側に設けられることを特徴とする請求項４記載の半導体装置。
6. 半導体基板に形成された素子形成領域と、絶縁層を介して前記半導体基板上に形成される少なくとも１層の配線層と、前記素子形成領域の周辺に形成されたスクライブ領域と、前記スクライブ領域に配置されたＴＥＧとが形成された半導体ウェハを用意する工程と、
   前記ＴＥＧと前記素子形成領域との間の前記半導体基板を被覆する酸化膜および前記絶縁層を除去して除去領域を形成し、前記除去領域から前記半導体基板の主面を露出させる工程と、
   前記素子形成領域上に再配線を形成し、前記再配線が被覆されるように樹脂層を形成する工程と、
   前記半導体ウェハを前記スクライブ領域でダイシングすることにより各半導体装置に分離する工程と、
   を備えることを特徴とする半導体装置の製造方法。
7. 前記除去領域は、前記スクライブ領域において、前記素子形成領域を囲むように溝状に設けられることを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記除去領域を複数個設けることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記除去領域は、前記素子形成領域を囲むように形成された第１除去領域と、前記第１除去領域から連続して外側に向かって形成された溝状の第２除去領域とを含むことを特徴とする請求項７または請求項８記載の半導体装置の製造方法。
   

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