KR20150037732A - 반도체 장치 - Google Patents

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Abstract

패시베이션막(PL)에 접하여 형성된 제1 감광성 유기 절연막(PO1)이, 최상층 도전층(TCL)에 의해 생긴 패시베이션막(PL)표면의 단부(TRE)의 전체 둘레 위를 덮고, 또한 전체 둘레에서 단부(TRE)보다 외주 측에 위치하는 외주 단연(ED1)을 가지고 있다. 이에 따라, 제1 감광성 유기 절연막(PO1)이 패시베이션막(PL)으로부터 벗겨지는 것을 억제할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 예를 들면 소자 형성 영역과, 그 소자 형성 영역을 평면으로 볼 때 둘러싸는 가드링 영역을 가지는 반도체 장치에 관한 것이다.
웨이퍼 레벨에서 패키지에 필요한 요소(재배선층 및 범프 전극)를 형성한 베어 칩/플립 칩 실장용의 칩 구조가 알려져 있다. 이러한 칩 구조는, 예로써 일본 특허공개 2000-243754호 공보(특허문헌 1), 일본 특허공개 2010-192867호 공보(특허문헌 2) 등에 기재되어 있다.
상기 2개의 공보에 기재된 칩 구조에 있어서는, 전극 패드가 되는 도전층 상에 패시베이션막이 형성되고, 그 패시베이션막 상에 유기계 절연막, 재배선층, 범프 전극 등이 형성되어 있다.
일본 특허공개 2000-243754호 공보 일본 특허공개 2010-192867호 공보
그런데 종래의 칩 구조에서는, 패시베이션막과, 그 패시베이션막 상에 형성되는 유기계 절연막의 밀착성이 나빠서, 유기계 절연막이 패시베이션막으로부터 벗겨지기 쉽다.
그 외의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태에 따르면, 패시베이션막에 접하여 형성된 제1 감광성 유기 절연막이, 최상층 도전층에 의해 생긴 패시베이션막 표면의 단부(段部)의 전체 둘레 위를 덮고, 또한 전체 둘레에서 단부(段部)보다 외주 측에 위치하는 외주 단연(端緣)을 가지고 있다.
상기 일 실시 형태에 따르면, 제1 감광성 유기 절연막이 패시베이션막으로부터 벗겨지는 것을 억제할 수 있다.
[도 1] 실시 형태 1에 있어서의 칩 상태의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다.
[도 2] 도 1의 칩 상태의 반도체 장치를 확대하여 나타내는 평면도이다.
[도 3] 도 2의 영역 R1을 확대하여 나타내는 부분 평면도이다.
[도 4] 도 1의 칩 상태의 반도체 장치의 외주 단연 부근을 확대하여 개략적으로 나타내는 부분 단면도이다.
[도 5] 도 4에 있어서의 외주 단연 부근을 더 확대하여 개략적으로 나타내는 부분 단면도이다.
[도 6] 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제1 공정을 도 5의 단면에 대응시켜 나타내는 개략 단면도이다.
[도 7] 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제2 공정을 도 5의 단면에 대응시켜 나타내는 개략 단면도이다.
[도 8] 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제3 공정을 도 5의 단면에 대응시켜 나타내는 개략 단면도이다.
[도 9] 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제4 공정을 도 5의 단면에 대응시켜 나타내는 개략 단면도이다.
[도 10] 실시 형태 1에 있어서의 반도체 장치의 제조 방법의 제5 공정을 도 5의 단면에 대응시켜 나타내는 개략 단면도이다.
[도 11] 관련 기술의 반도체 장치의 구성을 개략적으로 나타내는 단면도이다.
[도 12] 관련 기술의 반도체 장치의 제조 방법에 있어서 제1 감광성 유기 절연막을 현상하는 공정을 나타내는 개략 단면도이다.
[도 13] 관련 기술의 반도체 장치의 제조 방법에 있어서 제1 및 제2 감광성 유기 절연막이 벗겨진 형태를 나타내는 개략 단면도이다.
[도 14] 실시 형태 2에 있어서의 칩 상태의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다.
[도 15] 도 14의 칩 상태의 반도체 장치의 외주 단연 부근을 확대하여 개략적으로 나타내는 부분 단면도이다.
[도 16] 실시 형태 3에 있어서의 칩 상태의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다.
[도 17] 도 16의 칩 상태의 반도체 장치의 외주 단연 부근을 확대하여 개략적으로 나타내는 부분 단면도이다.
[도 18] 실시 형태 4에 있어서의 칩 상태의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다.
[도 19] 도 18의 칩 상태의 반도체 장치의 외주 단연 부근을 확대하여 개략적으로 나타내는 부분 단면도이다.
[도 20] 실시 형태 4에 있어서의 반도체 장치의 제조 방법을 도 5의 단면에 대응시켜 나타내는 개략 단면도이다.
[도 21] 범프 전극이 패드용 최상층 도전층의 바로 위에 위치하는 구성을 개략적으로 나타내는 단면도이다.
[도 22] 웨이퍼 상태의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다.
이하, 실시 형태에 대해 도면에 기초하여 설명한다.
(실시 형태 1)
도 1을 참조하여, 본 실시 형태의 칩 상태의 반도체 장치(SD)는, 표면에 복수의 범프 전극(BP)을 가지고 있다.
도 2 및 도 3을 참조하여, 평면으로 볼 때(반도체 기판(SB)(도 4, 5)의 표면에 대하여 직교하는 방향에서 볼 때), 반도체 장치(SD)의 표면의 내주(內周) 영역에는 소자 형성 영역이 배치되어 있고, 또한 최외주 영역에는 스크라이브 영역(scribe region)이 배치되어 있다. 이 소자 형성 영역과 스크라이브 영역의 사이에서, 소자 형성 영역의 전체 둘레(全周)를 둘러싸도록 가드링 영역이 배치되어 있다.
가드링 영역의 최외주(最外周) 측에는, 가드링(guard ring)의 전체 둘레를 둘러싸도록 실란 슬릿(SS: silane slit)이 배치되어 있다. 또한 상기 복수의 범프 전극(BP)은, 소자 형성 영역 내에 배치되어 있다.
도 4 및 도 5를 참조하여, 예로써 실리콘으로 이루어진 반도체 기판(SB)의 표면에는, 예를 들면 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 산화막으로 이루어진 소자 분리 구조(IR)가 형성되어 있다. 이 소자 분리 구조(IR)에 의해 전기적으로 분리된 반도체 기판(SB)의 표면에 있어서, 소자 형성 영역 내에는, 예를 들면 MOS(Metal Oxide Semiconductor) 트랜지스터(TRA) 등의 소자가 형성되어 있다.
이 반도체 기판(SB)의 표면상에는 다층의 도전층(CL)의 각각과 다층의 층간 절연층(II)의 각각이 교대로 적층되어 있다. 이 다층의 도전층(CL)의 각각은, 예를 들면 Cu(동)를 포함한 재질로 되어 있고, 다마신 구조(damascene structure)를 가지고 있다. 또한 다층의 층간 절연층(II)의 각각은, 예를 들면 실리콘 산화막, 저유전율(Low-k) 재료 등으로 되어 있다.
소자 형성 영역 내에는 도전층(CL)에 의해 구성된 각종의 소자나, 다층 배선 구조(INL) 등이 형성되어 있다. 또한 가드링 영역 내에는 다층의 도전층(CL)에 의해 가드링(GR)의 일부가 구성되어 있다. 이 가드링(GR)을 구성하는 다층의 도전층(CL)의 각각은, 평면으로 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성되어 있다. 또한 다층의 층간 절연층(II)의 각각의 표면은 평탄화 처리되어, 비교적 평탄한 표면이 되고 있다.
다층의 층간 절연층(II) 중 최상층의 층간 절연층(II) 상에는, 예를 들면 Al(알루미늄) 또는 Cu를 포함한 재질로 이루어진 최상층 도전층(TCL)이 형성되어 있다. 이 최상층 도전층(TCL)은, 패드용 최상층 도전층(TCL)과, 가드링용 최상층 도전층(TCL)을 가지고 있다.
패드용 최상층 도전층(TCL)은, 소자 형성 영역 내에 형성되고, 또한 패드 전극으로서 기능하는 부분(패드부)을 가지고 있다. 또한 가드링용 최상층 도전층(TCL)은, 가드링 영역 내에 형성되고, 또한 가드링(GR)의 일부를 구성하고 있다. 패드용 최상층 도전층(TCL)과 가드링용 최상층 도전층(TCL)은, 서로 동일한 층에서 분리되어 형성된 층이다.
가드링(GR)은, 다층의 도전층(CL)과 가드링용 최상층 도전층(TCL)으로 구성되어 있다. 이 가드링(GR)은, 주로 소자 형성 영역 내로의 습기 침입을 방지하기 위한 것이며, 반도체 기판(SB)의 표면에서 최상층의 층간 절연층(II) 상으로까지 연장되어 있는 것이 바람직하다. 가드링용 최상층 도전층(TCL)은, 도 2에 나타내는 바와 같이 평면으로 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성되어 있다.
도 4 및 도 5를 참조하여, 패드용 최상층 도전층(TCL) 및 가드링용 최상층 도전층(TCL)을 덮도록, 최상층의 층간 절연층(II) 상에 패시베이션막(PL)이 형성되어 있다. 이 패시베이션막(PL)은, 소자 형성 영역, 가드링 영역 및 스크라이브 영역의 각각에 형성되어 있다. 패시베이션막(PL)은, 내습성을 가지는 재질로 되어 있고, 예를 들면 질소를 포함한 절연막 단체(單體) 혹은 질소를 포함한 절연막을 포함한 적층막으로 되어 있다. 패시베이션막(PL)은, 구체적으로는, p-SiN(플라스마 실리콘 질화막), p-SiON(플라스마 실리콘 산질화막), p-SiN/p-SiO2(플라스마 실리콘 질화막/플라스마 실리콘 산화막), p-SiON/p-SiO2(플라스마 실리콘 산질화막/플라스마 실리콘 산화막) 등으로 되어 있다.
소자 형성 영역 내에 있어서, 패드용 최상층 도전층(TCL) 상의 패시베이션막(PL)에는 패드용 최상층 도전층(TCL)의 표면에 이르는 개구부(OP1)가 형성되어 있다. 이 개구부(OP1)에 의해 패드용 최상층 도전층(TCL)의 표면의 일부가 패시베이션막(PL)으로부터 노출되고 있다.
소자 형성 영역과 가드링 영역의 경계 부근에 있어서, 패시베이션막(PL)의 표면에는 단부(段部: TRE)가 형성되어 있다. 이 단부(TRE)는, 가드링용 최상층 도전층(TCL)보다 소자 형성 영역 측으로 되는 내주 측에 위치하고 있다.
이 단부(TRE)에 의해, 가드링용 최상층 도전층(TCL)보다 내주 측의 패시베이션막(PL)의 표면은 가드링용 최상층 도전층(TCL)의 바로 위의 패시베이션막(PL)의 표면보다 낮게 되어 있다. 즉 도 5에 나타내는 바와 같이 최상층의 층간 절연층(II)의 표면에서 볼 때, 가드링용 최상층 도전층(TCL)보다 내주 측의 패시베이션막(PL)의 표면의 높이(H2)는, 가드링용 최상층 도전층(TCL)의 바로 위의 패시베이션막(PL)의 표면의 높이(H1)보다 낮게 되어 있다.
또한 가드링용 최상층 도전층(TCL)의 내주 측에 패드용 최상층 도전층(TCL)이 위치하는 영역에 있어서는, 가드링용 최상층 도전층(TCL)과 패드용 최상층 도전층(TCL)의 사이에 있어서, 패시베이션막(PL)의 표면에 홈(TR)이 형성되게 된다. 이 홈(TR)의 폭(반도체 장치(SD)의 내주 측으로부터 외주 측으로 향하는 방향의 치수)은 예로써 5㎛이며, 0.5㎛ ~ 50㎛의 범위를 가질 수도 있다.
가드링 영역의 최외주 측에는, 실란 슬릿(SS)이 형성되어 있다. 이 실란 슬릿(SS)은, 패시베이션막(PL)을 관통하여 최상층의 층간 절연층(II)에 이르는 홈으로 되어 있다. 실란 슬릿(SS)은, 도 2에 나타내는 평면으로 볼 때 가드링(GR)의 전체 둘레를 둘러싸도록 형성되어 있다. 실란 슬릿(SS)은, 반도체 웨이퍼를 다이싱(dicing)에 의해 반도체 칩으로 분리할 때에, 패시베이션막(PL) 내에 퍼지는 크랙(crack)이 가드링(GR) 내 및 소자 형성 영역 내로 확장되는 것을 방지하기 위한 것이다.
도 4 및 도 5를 참조하여, 이 패시베이션막(PL)의 표면에 직접 접하도록 패시베이션막(PL) 상에 제1 감광성 유기 절연막(PO1)이 형성되어 있다. 이 제1 감광성 유기 절연막(PO1)은, 예를 들면 폴리이미드로 되어 있다. 제1 감광성 유기 절연막(PO1)은, 도 2에 나타내는 평면으로 볼 때 홈(TR) 위 및 단부(TRE)의 전체 둘레 위를 덮고, 또한 전체 둘레에서 단부(TRE)보다 외주 측에 위치하는 외주 단연(ED1)을 가지고 있다.
도 4 및 도 5를 참조하여, 제1 감광성 유기 절연막(PO1)에는 패드용 최상층 도전층(TCL)의 표면에 이르는 개구부(OP2)가 형성되어 있다. 이 개구부(OP2)는, 개구부(OP1)의 내부를 통과하도록 형성되어 있다. 개구부(OP2)에 의해 패드용 최상층 도전층(TCL)의 표면의 일부가 제1 감광성 유기 절연막(PO1)으로부터 노출되고 있다.
제1 감광성 유기 절연막(PO1) 상에는 재배선층(RIL)이 형성되어 있다. 이 재배선층(RIL)은, 개구부(OP2)를 통해서 패드용 최상층 도전층(TCL)의 패드부에 접속되고 있다. 재배선층(RIL)은, 패드용 최상층 도전층(TCL)의 패드부의 직상(直上) 영역으로부터 그 직상 영역 이외의 다른 영역으로 연장되도록 형성되어 있다.
이 재배선층(RIL)은, 제1 감광성 유기 절연막(PO1)의 표면에 접하여 형성된 배리어 메탈층(BM)과, 배리어 메탈층(BM) 상에 형성된 도전층(DCL)을 가지고 있다. 배리어 메탈층(BM)은, 예를 들면 Cr(크롬), Ti(티탄), TiN(질화티탄), Ta(탄탈), W(텅스텐), Mo(몰리브덴) 등의 1종, 또는 이것들의 임의의 조합을 포함한 재질로 되어 있다. 또한 도전층(DCL)은, 예를 들면 Cu를 포함한 재질로 되어 있다.
재배선층(RIL)을 덮도록 제1 감광성 유기 절연막(PO1) 상에 제2 감광성 유기 절연막(PO2)이 형성되어 있다. 이 제2 감광성 유기 절연막(PO2)은, 예를 들면 폴리이미드로 되어 있다. 제2 감광성 유기 절연막(PO2)은, 도 2에 나타내는 바와 같이 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)의 전체 둘레를 덮고 있다. 이 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)은, 그 전체 둘레에서 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1) 보다 외주 측에 위치하고 있다. 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)과 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)은, 모두 가드링용 최상층 도전층(TCL)의 바로 위에 위치하고 있다.
도 4를 참조하여, 제2 감광성 유기 절연막(PO2)에는 재배선층(RIL)의 표면에 이르는 개구부(OP3)가 형성되어 있다. 이 개구부(OP3)에 의해 재배선층(RIL)의 표면의 일부가 제2 감광성 유기 절연막(PO2)으로부터 노출되고 있다.
제2 감광성 유기 절연막(PO2) 상에는, 개구부(OP3)를 통해서 재배선층(RIL)과 접속하도록 범프 전극(BP)이 형성되고 있다. 범프 전극(BP)은, 재배선층(RIL)을 통해서 패드용 최상층 도전층(TCL)에 전기적으로 접속되고 있다. 범프 전극(BP)은, 패드용 최상층 도전층(TCL)의 패드부의 직상 영역 이외의 다른 영역의 바로 위(直上)에 위치하고 있다. 범프 전극(BP)은, 예를 들면 Sn(주석)-xAg(은)-0.5 Cu의 합금 조성을 가지고 있다.
상기 구성에 있어서 최상층 도전층(TCL)의 두께는 예로써 1㎛이며, 0.5㎛ ~ 5㎛ 의 범위를 가진다. 또한 패시베이션막(PL)의 두께(T1)는 예로써 1㎛ 이하이고, 제1 감광성 유기 절연막(PO1)의 두께(T2)는 예로써 5㎛이며, 재배선층(RIL)의 두께(T3)는 예로써 10㎛이고, 제2 감광성 유기 절연막(PO2)의 두께(T4)는 예로써 5㎛이다.
본 실시 형태의 반도체 장치는 예를 들면 90 ㎚ 논리 제품(logic product)이다. 이 제품에 있어서의 다층의 도전층(CL) 중 아래에서부터 첫 번째 층의 도전층(CL)의 라인 앤드 스페이스(L/S)는 예를 들면 130 ㎚/130 ㎚이며, 다층의 도전층(CL) 중 아래에서부터 2 ~ 5 번째 층의 도전층(CL)의 라인 앤드 스페이스(L/S)는 예를 들면 140 ㎚/140 ㎚이다. 또한 다층의 도전층(CL) 중 아래에서부터 6 ~ 7 번째 층의 도전층(CL)(세미글로벌 배선)의 라인 앤드 스페이스(L/S)는 예를 들면 280 ㎚/280 ㎚이다. 또한 최상층 도전층(TCL)의 선폭(L)은 예로써 2㎛이다.
또한 상기에서 제1 및 제2 감광성 유기 절연막(PO1, PO2) 모두의 재질이 폴리이미드로 이루어진 경우에 대해 설명했지만, 이것 이외의 감광성 유기 절연막이어도 좋다. 또한 제1 및 제2 감광성 유기 절연막(PO1, PO2)은 서로 같은 재질이어도 좋고, 또는 다른 재질이어도 좋다.
또한 도 1에 나타내는 칩 상태의 반도체 장치(SD)는, 도 22에 나타내는 웨이퍼 상태의 반도체 장치(WF)로부터 잘라내진 것이다. 도 22에 나타내는 웨이퍼 상태의 반도체 장치(WF)는, 행렬 모양으로 배치된 복수의 칩 영역(CH)(소자 형성 영역 및 가드링 영역을 포함한 영역)과, 그 칩 영역(CH)의 사이에 위치하는 스크라이브 영역을 가지고 있다. 이 웨이퍼 상태의 반도체 장치(WF)가 스크라이브 영역에서 다이싱됨으로써, 도 1에 나타내는 개개의 칩 상태의 반도체 장치(SD)로 분리된다.
이 웨이퍼 상태의 반도체 장치(WF)는, 도 4에 나타내는 바와 같이 패시베이션막(PL)과, 그 패시베이션막(PL) 상에 형성된 제1 및 제2 감광성 유기 절연막(PO1, PO2)과, 재배선층(RIL)과, 범프 전극(BP)을 가지고 있다.
또한 도 22에서 1개의 칩 영역(CH) 내에 나타낸 범프 전극(BP)의 개수는 9개로서, 도 1에서의 1개의 칩 상태의 반도체 장치(SD) 내의 범프 전극(BP)의 개수와 다르게 되어 있지만, 이것은 도의 축척(縮尺) 상 그와 같이 표시하고 있을 뿐이며, 실제로는 개수의 차이는 없다.
다음으로 본 실시 형태의 제조 방법에 대해서 도 6 ~ 도 10을 이용하여 설명한다.
도 6 및 도 7을 참조하여, 예를 들면 실리콘으로 이루어진 웨이퍼 상태의 반도체 기판(SB)이 준비된다. 이 반도체 기판(SB)의 표면에, 예를 들면 STI 또는 LOCOS 산화막으로 이루어진 소자 분리 구조(IR)가 형성된다. 이 소자 분리 구조(IR)에 의해서 전기적으로 분리된 반도체 기판(SB)의 표면에 예로써 MOS 트랜지스터(미도시) 등의 소자가 형성된다.
이 후, 다층의 층간 절연층(II)의 각각과 다층의 도전층(CL)의 각각이 교대로 반도체 기판(SB)의 표면상에 적층된다. 이 때, 상하의 도전층(CL)은 예를 들면 W으로 이루어진 플러그(plug) 등에 의해 서로 전기적으로 접속되어도 좋다. 또한 아래에서부터 1번째 층의 도전층(CL)은 예를 들면 Cu의 싱글 다마신 플로우(single damascene flow)로 형성되고, 아래에서부터 2번째 층 이후의 도전층(CL)은 예를 들면 Cu의 듀얼 다마신 플로우(dual damascene flow)로 형성되어도 좋다.
도 8을 참조하여, 최상층의 층간 절연층(II) 상에는, 예를 들면 1㎛의 두께의 Al으로 이루어진 최상층 도전층(TCL)이 형성된다. 이 최상층 도전층(TCL)은 예를 들면 사진제판 기술(photolithography technique) 및 에칭 기술(etching technique)에 의해 패터닝된다. 이것에 의해 동일한 최상층 도전층(TCL)으로부터 서로 분리하여, 가드링 영역에는 가드링용 최상층 도전층(TCL)이, 소자 형성 영역에는 패드용 최상층 도전층(TCL) 등이 형성된다.
이 가드링용 최상층 도전층(TCL)과 다층의 도전층(CL)에 의해 가드링(GR)이 형성된다. 또한 가드링용 최상층 도전층(TCL)과, 다층의 도전층(CL) 중 최상층의 도전층(CL)의 사이는, 예를 들면 W으로 이루어진 플러그 등으로 접속된다. 이 가드링(GR)을 구성하는 다층의 도전층(CL) 및 가드링용 최상층 도전층(TCL)의 각각은 평면으로 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성된다.
도 9를 참조하여, 가드링용 최상층 도전층(TCL), 패드용 최상층 도전층(TCL)등을 덮도록 최상층의 층간 절연층(II) 상에 패시베이션막(PL)이 형성된다. 이 패시베이션막(PL)은, 예를 들면 600 ㎚의 두께의 p-SiN에 의해 형성된다.
패시베이션막(PL)의 표면에는, 가드링용 최상층 도전층(TCL)보다 소자 형성 영역 측으로 되는 내주 측에 단부(TRE)가 형성된다. 이 단부(TRE)는, 가드링용 최상층 도전층(TCL)의 외형을 따라서 형성되고, 소자 형성 영역과 가드링 영역의 경계 부근에 위치한다. 단부(TRE)는, 평면으로 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성된다.
이 단부(TRE)에 의해 가드링용 최상층 도전층(TCL)보다 내주 측의 패시베이션막(PL)의 표면은 가드링용 최상층 도전층(TCL)의 바로 위의 패시베이션막(PL)의 표면보다 낮게 된다.
또한 가드링용 최상층 도전층(TCL)의 내주 측에 패드용 최상층 도전층(TCL)이 위치하는 영역에 있어서는, 가드링용 최상층 도전층(TCL)과 패드용 최상층 도전층(TCL)의 사이의 패시베이션막(PL)의 표면에 홈(TR)이 형성되게 된다. 이 홈(TR)의 폭은 예를 들면 5㎛ 이하이다.
이 후, 통상의 사진제판 기술 및 에칭 기술에 의해, 패시베이션막(PL)에 실란 슬릿(SS)이나 패드용 최상층 도전층(TCL)에 이르는 개구부(미도시) 등이 형성된다. 이 실란 슬릿(SS)은, 예를 들면 2㎛의 폭을 가지며, 또한 평면으로 볼 때 가드링 영역의 최외주 측에서 가드링(GR)의 전체 둘레를 둘러싸도록 형성된다.
도 10을 참조하여, 예를 들면 폴리이미드로 이루어진 제1 감광성 유기 절연막(PO1)이 패시베이션막(PL)의 표면에 직접 접하도록 도포된 후, 사진제판 기술에 의해 노광(露光), 현상(現像) 되어 패터닝된다. 이에 따라, 제1 감광성 유기 절연막(PO1)은, 도 2에 나타내는 평면으로 볼 때 홈(TR) 위 및 단부(TRE)의 전체 둘레 위를 덮고, 또한 전체 둘레에서 단부(TRE)보다 외주 측에 위치하는 외주 단연(ED1)을 가지도록 형성된다. 또한 제1 감광성 유기 절연막(PO1)에는 패드용 최상층 도전층(TCL)의 표면에 이르는 개구부(미도시)가 형성된다. 또한 제1 감광성 유기 절연막(PO1)의 두께는 예를 들면 5㎛이다.
도 4 및 도 5를 참조하여, 재배선층(RIL)이 제1 감광성 유기 절연막(PO1) 상에 형성된다. 이 후, 재배선층(RIL) 상을 덮도록, 예를 들면 폴리이미드로 이루어진 제2 감광성 유기 절연막(PO2)이 제1 감광성 유기 절연막(PO1) 상에 도포된 후, 사진제판 기술에 의해 노광, 현상 되어 패터닝된다. 이 제2 감광성 유기 절연막(PO2)의 두께는 예를 들면 5㎛이다.
제2 감광성 유기 절연막(PO2)은, 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1) 전체 둘레를 덮고, 또한 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)보다 외주 측에 위치하도록 형성된다. 또한 제2 감광성 유기 절연막(PO2)에는, 재배선층(RIL)에 이르는 개구부(OP3)가 형성된다.
이 후, 제2 감광성 유기 절연막(PO2) 상에, 개구부(OP3)를 통해서 재배선층(RIL)과 접속하도록 범프 전극(BP)이 형성된다. 이 범프 전극(BP)은, 예를 들면 Sn-xAg-0.5 Cu의 합금 조성을 가지고 있다.
상기에 의해 도 22에 나타내는 범프 전극(BP)을 가지는 웨이퍼 상태의 반도체 장치(WF)가 형성된다. 이 후, 웨이퍼 상태의 반도체 장치(WF)를 스크라이브 영역으로 다이싱하여 분리하는 것에 의해 도 1에 나타내는 칩 상태의 반도체 장치(SD)가 형성된다.
다음으로, 본 실시 형태의 작용 효과에 대해서, 도 11 ~ 13에 나타내는 구성과 비교하여 설명한다.
도 11을 참조하여, 이 구성에서는 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)의 위치가 도 4 및 도 5에 나타내는 본 실시 형태의 구성과 다르게 되어 있다. 구체적으로는, 도 11에 나타내는 구성에서 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)은, 가드링용 최상층 도전층(TCL)의 내주 측에 위치하는 오목부(홈: TR) 내에 위치하고 있다. 즉 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)은, 단부(TRE)보다 내주 측에 위치하고 있다.
또한 이것 이외의 도 11의 구성은 상술한 본 실시 형태의 구성과 거의 같기 때문에, 동일한 요소에 대해서는 동일한 부호를 부여하고 그 설명을 반복하지 않는다.
이 도 11의 구성에 있어서는, 제1 감광성 유기 절연막(PO1)이 패시베이션막(PL)으로부터 벗겨지기 쉽다. 그 이유는 이하와 같이 생각할 수 있다.
도 12를 참조하여, 제1 감광성 유기 절연막(PO1)의 현상(現像)시에 이용된 현상액은 현상의 종료 후에 제거된다. 이 현상액의 제거는, 웨이퍼를 회전시켰을 때의 회전에 따른 원심력으로 외주 측으로 현상액을 이산 시킴으로써 행해진다. 그렇지만 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)이 단부(TRE)의 내주 측의 오목부(홈: TR) 내에 위치하고 있으면, 현상액은 단부(TRE)에 의해 외주 측으로의 이산이 저지될 수 있다. 이에 따라 현상액은 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)과 단부(TRE) 사이의 오목부(홈: TR) 내에 고인다.
이 오목부(홈: TR) 내에 고인 현상액이, 도면 중 화살표로 나타내는 바와 같이 패시베이션막(PL)과 제1 감광성 유기 절연막(PO1)의 계면으로 들어가, 패시베이션막(PL)과 제1 감광성 유기 절연막(PO1)의 밀착성을 저하시킨다. 이에 따라 패시베이션막(PL)으로부터 제1 감광성 유기 절연막(PO1)이 벗겨지기 쉬워진다고 생각할 수 있다.
또한 도 13을 참조하여, 제2 감광성 유기 절연막(PO2) 등이 형성된 후에, 반도체 기판(SB)의 이면 연마(裏面硏磨)를 위해서 제2 감광성 유기 절연막(PO2)에 테이프가 붙여진다. 이 테이프를 제거할 때에, 현상액에 의해 패시베이션막(PL)과 제1 감광성 유기 절연막(PO1)의 밀착성이 저하되어 있기 때문에, 제1 및 제2 감광성 유기 절연막(PO1, PO2)이 패시베이션막(PL)으로부터 벗겨져 버릴 수 있다.
이에 대해 본 실시 형태에 있어서는, 도 2에 나타내는 평면으로 볼 때 제1 감광성 유기 절연막(PO1)이 홈(TR) 위 및 단부(TRE)의 전체 둘레 위를 덮고, 또한 전체 둘레에서 단부(TRE)보다 외주 측에 위치하는 외주 단연(ED1)을 가지고 있다. 이 때문에 단부(TRE)의 내주 측의 오목부(홈: TR) 내에 현상액이 고이지 않는다. 그래서, 그 현상액에 의해 패시베이션막(PL)과 제1 감광성 유기 절연막(PO1)의 밀착성이 저하될 것도 없다. 따라서, 제1 감광성 유기 절연막(PO1)이 패시베이션막(PL)으로부터 벗겨지는 것을 억제할 수 있다.
또한 본 실시 형태에 있어서는, 제1 감광성 유기 절연막(PO1) 상에 제2 감광성 유기 절연막(PO2)이 형성되고 있기 때문에, 제2 감광성 유기 절연막(PO2)에 의해 재배선층(RIL)을 보호할 수 있다.
또한 본 실시 형태에 있어서는, 제2 감광성 유기 절연막(PO2)이 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)을 덮고 있고, 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)보다 외주 측에 위치하고 있다. 이에 따라 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)의 외주부에 단부 TRE와 같은 단부(段部)가 존재하지 않는다. 이 때문에, 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2) 부근에 현상액이 고이지 않는다. 따라서, 그 현상액에 의해 제2 감광성 유기 절연막(PO2)과 패시베이션막(PL)의 밀착성이 저하되지 않는다.
또한 본 실시 형태에 있어서는, 범프 전극(BP)이 패드용 최상층 도전층(TCL)의 직상 영역 이외의 다른 영역의 바로 위에 위치하고 있다. 이에 따라 범프 전극(BP)의 배치의 자유도가 높아진다.
또한 본 실시 형태에 있어서는, 가드링용 최상층 도전층(TCL) 및 패드용 최상층 도전층(TCL)은 Al을 포함한 재질로 되어 있다. 이 Al은 Cu보다 산화하기 어렵다. 이 때문에, 이 Al을 포함한 가드링용 최상층 도전층(TCL)으로 가드링(GR)의 다른 부분(다층의 도전층(CL)) 위를 덮는 것으로 그 다른 부분(다층의 도전층(CL))의 산화를 억제할 수 있다.
(실시 형태 2)
도 14 및 도 15를 참조하여, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교할 때, 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이, 그 전체 둘레에서 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)보다 내주 측에 위치하고 있는 점에 있어서 차이가 있다. 이 때문에, 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)은, 그 전체 둘레에서 제1 감광성 유기 절연막(PO1) 상에 위치하고 있다. 또한 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)과 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)은 모두, 가드링용 최상층 도전층(TCL)의 바로 위에 위치하고 있다.
또한 이것 이외의 본 실시 형태의 구성은 상술한 실시 형태 1의 구성과 거의 같기 때문에, 동일한 요소에 대해서는 동일한 부호를 부여하고 그 설명을 반복하지 않는다.
본 실시 형태의 반도체 장치의 제조 방법은, 도 6 ~ 도 10에 나타내는 실시 형태 1의 공정과 같은 공정을 거친다. 이 후, 실시 형태 1과 같이 재배선층(RIL)과 제2 감광성 유기 절연막(PO2)이 형성된다. 그 때에 도 14 및 도 15에 나타내는 바와 같이 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)보다 내주 측이 되도록 제2 감광성 유기 절연막(PO2)이 형성된다.
또한 제2 감광성 유기 절연막(PO2)이 형성된 후의 공정도 실시 형태 1의 제조 방법과 거의 같기 때문에 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도, 실시 형태 1과 거의 같은 효과를 얻을 수 있다.
(실시 형태 3)
도 16 및 도 17을 참조하여, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교할 때, 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이, 그 전체 둘레에서 실란 슬릿(SS)보다 외주 측에 위치하고 있는 점에 있어서 차이가 있다. 이 때문에, 제2 감광성 유기 절연막(PO2)은, 실란 슬릿(SS)의 전체 둘레에서 실란 슬릿(SS) 내를 메우고 있다.
또한 이것 이외의 본 실시 형태의 구성은 상술한 실시 형태 1의 구성과 거의 같기 때문에, 동일한 요소에 대해서는 동일한 부호를 부여하고 그 설명을 반복하지 않는다.
본 실시 형태의 반도체 장치의 제조 방법은, 도 6 ~ 도 10에 나타내는 실시 형태 1의 공정과 같은 공정을 거친다. 이 후, 실시 형태 1과 같이 재배선층(RIL)과 제2 감광성 유기 절연막(PO2)이 형성된다. 그 때에 도 16 및 도 17에 나타내는 바와 같이 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이 실란 슬릿(SS)보다 외주 측이 되도록 제2 감광성 유기 절연막(PO2)이 형성된다.
또한 제2 감광성 유기 절연막(PO2)이 형성된 후의 공정도 실시 형태 1의 제조 방법과 거의 같기 때문에 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도, 실시 형태 1과 거의 같은 효과를 얻을 수 있다.
또한 제2 감광성 유기 절연막(PO2)을 현상할 때에 실란 슬릿(SS) 내에 현상액이 고일 가능성이 있다. 그러나 본 실시 형태에 있어서는 그 실란 슬릿(SS)이 제2 감광성 유기 절연막(PO2)에 의해 메워져 있기 때문에, 제2 감광성 유기 절연막(PO2)을 현상할 때의 현상액이 실란 슬릿(SS) 내에 고이는 것을 방지할 수 있다. 이 때문에, 실란 슬릿(SS)에 고인 현상액에 의한 제2 감광성 유기 절연막(PO2)과 패시베이션막(PL)의 밀착성이 저하되는 것을 방지할 수 있다.
(실시 형태 4)
도 18 및 도 19를 참조하여, 본 실시 형태의 구성은, 실시 형태 1의 구성과 비교할 때, 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)이, 그 전체 둘레에서 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)보다 외주 측에 위치하고, 또한 실란 슬릿(SS)보다 외주 측에 위치하고 있는 점에 있어서 차이가 있다. 이 때문에, 제1 감광성 유기 절연막(PO1)은, 실란 슬릿(SS)의 전체 둘레에서 실란 슬릿(SS) 내를 메우고 있다.
또한 이것 이외의 본 실시 형태의 구성은 상술한 실시 형태 1의 구성과 거의 같기 때문에, 동일한 요소에 대해서는 동일한 부호를 부여하고 그 설명을 반복하지 않는다.
본 실시 형태의 반도체 장치의 제조 방법은, 도 6 ~ 도 9에 나타내는 실시 형태 1의 공정과 같은 공정을 거친다. 이 후, 도 20을 참조하여, 제1 감광성 유기 절연막(PO1)이, 그 전체 둘레에서 실란 슬릿(SS)보다 외주 측에 위치하는 외주 단연(ED1)을 가지도록 형성된다. 또한 제1 감광성 유기 절연막(PO1)에는 패드용 최상층 도전층(TCL)의 표면에 이르는 개구부(미도시)가 형성된다. 이 후, 실시 형태 1과 같이 제2 감광성 유기 절연막(PO2)과 재배선층(RIL)과 제2 감광성 유기 절연막(PO2)이 형성된다.
또한 제2 감광성 유기 절연막(PO2)이 형성된 후의 공정도 실시 형태 1의 제조 방법과 거의 같기 때문에 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도, 실시 형태 1과 거의 같은 효과를 얻을 수 있다.
또한 제1 및 제2 감광성 유기 절연막(PO1, PO2)의 각각을 현상할 때에 실란 슬릿(SS) 내에 현상액이 고일 가능성이 있다. 그러나 본 실시 형태에 있어서는 그 실란 슬릿(SS)이 제1 감광성 유기 절연막(PO1)에 의해 메워져 있기 때문에, 제1 및 제2 감광성 유기 절연막(PO1, PO2)을 현상할 때의 현상액이 실란 슬릿(SS) 내에 고이는 것을 방지할 수 있다. 이 때문에, 실란 슬릿(SS)에 고인 현상액에 의한 제1 감광성 유기 절연막(PO1)과 패시베이션막(PL)의 밀착성이 저하되는 것을 방지할 수 있다.
(그 외)
상기 실시 형태에 있어서는, 범프 전극(BP)이 패드용 최상층 도전층(TCL)의 패드부의 직상 영역과는 다른 영역 상에 배치된 경우에 대해 설명했지만, 도 21에 나타내는 바와 같이 범프 전극(BP)은 패드용 최상층 도전층(TCL)의 패드부의 직상 영역에 배치되어 있어도 좋다.
또한 상기 실시 형태에 있어서는, 홈(TR)의 폭이 5㎛의 경우에 대해 설명했지만, 이 홈(TR)의 폭이 0.5㎛이상 50㎛이하의 경우에도 상기와 같은 효과를 얻을 수 있다. 특히, 홈(TR)의 폭이 0.5㎛이상 5㎛이하의 경우에 상기 효과를 현저하게 얻을 수 있다.
또한 상기 실시 형태에 있어서는, 최상층 도전층(TCL)의 두께가 1㎛의 경우에 대해 설명했지만, 최상층 도전층(TCL)의 두께가 0.5㎛이상 5㎛이하의 경우에 있어서도 같은 효과를 얻을 수 있다. 또한 최상층 도전층(TCL)의 두께가 클수록, 상기 실시 형태 1 ~ 4의 효과는 현저하게 된다.
또한 상기 실시 형태에 있어서는, 패시베이션막(PL)이 600 ㎚의 두께의 p-SiN의 경우에 대해 설명했지만, 패시베이션막(PL)의 두께가 60 ㎚이상 6㎛이하의 경우에서도 상기 실시 형태 1 ~ 4와 같은 효과를 얻을 수 있다.
또한 상기 실시 형태에 있어서는, 제1 및 제2 감광성 유기 절연막(PO1, PO2)의 측벽 형상이 순(順)테이퍼 형상(상단에서 하단으로 향하여 폭이 넓어지는 형상)의 경우에 대해 설명했지만, 제1 및 제2 감광성 유기 절연막(PO1, PO2)의 측벽의 형상이 역(逆)테이퍼 형상(하단에서 상단으로 향하여 폭이 넓어지는 형상)에서도 같은 효과를 얻을 수 있다. 또한 제1 및 제2 감광성 유기 절연막(PO1, PO2)이 네거티브형의 경우 또는 포지티브형의 경우에서도 마찬가지로 상기 효과를 얻을 수 있다. 또한 제1 및 제2 감광성 유기 절연막(PO1, PO2)의 측벽 형상이 역테이퍼 형상인 경우만큼 벗겨짐이 일어나기 쉽기 때문에, 상기 실시 형태 1 ~ 4에 의한 효과가 현저하게 나타난다.
또한 상기 실시 형태에 있어서는, 제1 감광성 유기 절연막(PO1)의 현상시에 있어서 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)이 단부(TRE)보다 외주 측에 위치하고 있는 것이 중요하다. 즉 현상시에 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)이 단부(TRE)보다 외주 측에 위치하고 있으면, 제1 감광성 유기 절연막(PO1)의 외주 단연(ED1)과 단부(TRE) 사이에 현상액이 고이는 것이 방지된다. 이 때문에 제1 감광성 유기 절연막(PO1)이 그 현상 후의 열처리(베이킹과 큐어링)에 의해 수축해도, 상기 실시 형태 1 ~ 4의 효과를 얻을 수 있다.
또한 상기 실시 형태에 있어서는, 90 ㎚ 논리(logic) 제품에 대해 설명했지만, 130 ㎚ 노드(node) 이전의 제품에서도, 65 ㎚노드 이후의 제품에서도, 또한 55 ㎚ 노드, 45 ㎚ 노드, 40 ㎚ 노드, 28 ㎚ 노드, 22 ㎚ 노드 이후의 제품에서도, 가드링용 최상층 도전층(TCL)에 의한 단차가 있어서, 제1 감광성 유기 절연막(PO1)을 도포, 노광, 현상하는 경우에는 상기와 같은 효과를 얻을 수 있다.
또한, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 또는 플래시 메모리 제품이나, 이것들이 혼재된 디바이스 제품에서도, 가드링용 최상층 도전층(TCL)에 의한 단차가 있어서, 제1 감광성 유기 절연막(PO1)을 도포, 노광, 현상하는 경우에는 상기와 같은 효과를 얻을 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니며, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능한 것은 말할 것도 없다.
BM 배리어 메탈층, BP 범프 전극,
CH 칩 영역, CL, DCL 도전층,
ED1, ED2 외주 단연(端緣), GR 가드링,
II 층간절연층, IR 소자 분리 구조,
OP1, OP2, OP3 개구부, PL 패시베이션막,
PO1 제1 감광성 유기 절연막,
PO2 제2 감광성 유기 절연막,
RIL 재배선층, SB 반도체 기판,
SD 칩 상태의 반도체 장치,
WF 웨이퍼 상태의 반도체 장치,
SS 실란 슬릿, TCL 최상층 도전층,
TR 홈, TRA 트랜지스터,
TRE 단부(段部)

Claims (11)

  1. 소자 형성 영역과 상기 소자 형성 영역을 평면으로 볼 때 둘러싸는 가드링 영역을 가지는 반도체 장치로서,
    상기 평면으로 볼 때 상기 소자 형성 영역의 주위를 둘러싸도록 상기 가드링 영역에 형성된 가드링용 최상층 도전층(TCL)을 최상부에 포함한 가드링(GR)과,
    상기 가드링용 최상층 도전층(TCL)을 덮도록 상기 가드링 영역 및 상기 소자 형성 영역에 형성된 패시베이션막(PL)과,
    상기 패시베이션막(PL)에 접하여 형성된 제1 감광성 유기 절연막(PO1)을 구비하며,
    상기 패시베이션막(PL)의 표면에는, 상기 가드링용 최상층 도전층(TCL)보다 상기 소자 형성 영역측으로 되는 내주 측에 단부(TRE)가 형성되어 있고, 또한 상기 단부(TRE)에 의해 상기 가드링용 최상층 도전층(TCL)보다 내주 측의 상기 패시베이션막(PL)의 상기 표면은 상기 가드링용 최상층 도전층(TCL) 바로 위의 상기 패시베이션막(PL)의 상기 표면보다 낮게 되어 있고,
    상기 제1 감광성 유기 절연막(PO1)은, 평면으로 볼 때 상기 단부(TRE)의 전체 둘레 위를 덮고, 또한 전체 둘레에서 상기 단부(TRE)보다 외주 측에 위치하는 외주 단연(ED1)을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 감광성 유기 절연막(PO1) 상에 형성된 제2 감광성 유기 절연막(PO2)을 더 구비한, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제2 감광성 유기 절연막(PO2)이 상기 제1 감광성 유기 절연막(PO1)의 상기 외주 단연(ED1)을 덮고 있고, 상기 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이 상기 제1 감광성 유기 절연막(PO1)의 상기 외주 단연(ED1)보다 외주 측에 위치하고 있는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 패시베이션막(PL)을 관통하는 홈(SS)이, 평면으로 볼 때 상기 가드링 영역의 외주를 둘러싸도록 형성되어 있으며,
    상기 제2 감광성 유기 절연막(PO2)이 상기 홈(SS) 내를 메우고 있는, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제2 감광성 유기 절연막(PO2)의 외주 단연(ED2)이, 상기 제1 감광성 유기 절연막(PO1)의 상기 외주 단연(ED1)보다 내주 측에 위치하고 있는, 반도체 장치.
  6. 제 3 항에 있어서,
    상기 패시베이션막(PL)을 관통하는 홈(SS)이, 평면으로 볼 때 상기 가드링 영역의 외주를 둘러싸도록 형성되어 있으며,
    상기 제1 감광성 유기 절연막(PO1)이 상기 홈(SS) 내를 메우고 있는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 가드링용 최상층 도전층(TCL)과 동일 층으로부터 분리하여 형성된 패드용 최상층 도전층(TCL)과,
    상기 패드용 최상층 도전층(TCL)에 전기적으로 접속하도록 상기 패드용 최상층 도전층(TCL)의 패드부의 바로 위에 형성된 범프 전극(BP)을 더 구비한, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 가드링용 최상층 도전층(TCL)과 동일 층으로부터 분리하여 형성된 패드용 최상층 도전층(TCL)과,
    상기 패드용 최상층 도전층(TCL) 상에 있어서 상기 패드용 최상층 도전층(TCL)의 패드부에 접속되고, 또한 상기 패드용 최상층 도전층(TCL)의 상기 패드부의 직상(直上) 영역으로부터 상기 직상 영역 이외의 다른 영역으로 연장되도록 형성된 재배선층(RIL)과,
    상기 재배선층(RIL) 상에 형성되고, 또한 상기 재배선층(RIL)에 접속된 범프 전극(BP)을 더 구비하며,
    상기 범프 전극(BP)은 상기 다른 영역의 바로 위에 위치하고 있는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 가드링용 최상층 도전층(TCL)은 알루미늄을 포함한 재질로 되어 있는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 반도체 장치(SD)는 칩 상태인, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 반도체 장치(WF)는 웨이퍼 상태인, 반도체 장치.
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