JP2005347623A - 半導体装置の製造方法 - Google Patents

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Takeshi Yuzawa
健 湯沢
Hideki Yuzawa
秀樹 湯澤
Michiyoshi Takano
道義 高野
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Abstract

【課題】 本発明の目的は、平坦化プロセスを行うことなく、電気的な接続信頼性の向上を図ることにある。
【解決手段】 半導体装置の製造方法は、（ａ）素子１２が形成された半導体部分１０上に、コンタクト部５４のためのコンタクトホール２７を有する絶縁層２０を形成すること、（ｂ）電極パッド３０を、コンタクト部５４とオーバーラップする位置に窪み３６又は突起９６が残るように、絶縁層２０上に形成すること、（ｃ）電極パッド３０の第１の部分３２上に開口部６２を有するとともに、第２の部分３４上に載るように、パッシベーション膜６０を形成すること、（ｄ）電極パッド３０上にバリア層６４を形成すること、（ｅ）パッシベーション膜６０の開口部６２よりも大きく、パッシベーション膜６０上に一部が載るように、バンプ７０を形成すること、を含む。コンタクト部５４を、バンプ７０とオーバーラップする範囲内であって、電極パッド３０の第１の部分３２を避けて第２の部分３４に接続する。
【選択図】 図２

Description

本発明は、半導体装置の製造方法に関する。
半導体チップの平面面積を縮小するために、外部電極となるバンプを、複数の素子（トランジスタ）の形成領域にオーバーラップさせることが知られている（特許文献１参照）。素子の形成領域上では、配線層を形成し、配線層上に開口部を有する絶縁層を形成し、絶縁層の開口部内にコンタクト部を形成し、コンタクト部に接続する電極パッドを形成する。
コンタクト部及び電極パッドをスパッタリングによって一体的に成膜する場合には、絶縁層の開口端部にテーパ面を形成し、導電材料を成膜しやすくすることが行われている。こうして形成された電極パッドの表面には、コンタクト部とオーバーラップする位置に、テーパ面に従って窪みが形成される。当該窪みは、後工程における研磨・研削する平坦化プロセスによって除去することが可能であるが、プロセス数が多くなるし、コスト高となるので、平坦化プロセスを省略することが望まれる。
電極パッドの一部に窪みが形成されると、バンプとの拡散防止用に電極パッド上に形成されるバリア層において、当該窪みに対応する位置のバリア性能が劣ることがあった。その結果、電極パッドにおけるコンタクト部付近の電気的な接続信頼性が劣化することがあった。
あるいは、コンタクト部をＣＶＤ法などによって堆積し、電極パッドをスパッタリングによって成膜するように、コンタクト部及び電極パッドを別プロセスで形成した場合であっても、電極パッドに窪み（先のコンタクト部の凹部によるもの）又は突起（先のコンタクト部の凸部によるもの）が形成されることがあり得る。その場合も同様に、バリア層において当該窪み又は突起に対応する位置のバリア性能が劣ることがあり、電気的な接続信頼性が劣化することがあった。
窪み又は突起が無い場合のバリア層の膜厚は通常、２０００〜５０００Å程度であるが、バリア性能の劣化を防ぐため、バリア層の膜厚を厚くすると、コスト高につながるため、膜厚を厚くすることなく、バリア性能を高めることが望まれる。
特開９−２８３５２５号公報
本発明の目的は、平坦化プロセスを行うことなく、またはバリア層の厚みを厚くすることなく、電気的な接続信頼性の向上を図ることにある。
（１）本発明に係る半導体装置の製造方法は、
（ａ）素子が形成された半導体部分上に、コンタクト部のためのコンタクトホールを有する絶縁層を形成すること、
（ｂ）電極パッドを、前記コンタクト部とオーバーラップする位置に窪み又は突起が残るように、前記絶縁層上に形成すること、
（ｃ）前記電極パッドの第１の部分上に開口部を有するとともに、第２の部分上に載るように、パッシベーション膜を形成すること、
（ｄ）前記電極パッド上にバリア層を形成すること、
（ｅ）前記パッシベーション膜の前記開口部よりも大きく、前記パッシベーション膜上に一部が載るように、バンプを形成すること、
を含み、
前記コンタクト部を、前記バンプとオーバーラップする範囲内であって、前記電極パッドの前記第１の部分を避けて前記第２の部分に接続する。本発明によれば、コンタクト部を、電極パッドの第２の部分に接続する。これによって、電極パッドの窪み又は突起を、第２の部分に形成することができる。電極パッドの第２の部分上には、パッシベーション膜が載っているので、バリア層のバリア性能が当該窪み又は突起によって劣化するのを防止することができる。したがって、電極パッドに窪み又は突起が残るような、平坦化プロセスを省略したプロセスであっても、電気的な接続信頼性の向上を図ることができる。
（２）この半導体装置の製造方法において、
前記（ｂ）工程で、前記電極パッド及び前記コンタクト部を同時に形成してもよい。
（３）この半導体装置の製造方法において、
前記（ａ）工程で、前記絶縁層の前記コンタクトホールの開口端部に、開口方向に広がるテーパ面を形成し、
前記（ｂ）工程で、前記電極パッドの前記窪みを、前記テーパ面に従って形成してもよい。
（４）この半導体装置の製造方法において、
前記（ｂ）工程で、前記コンタクト部を形成した後に、前記電極パッドを形成してもよい。
（５）この半導体装置の製造方法において、
前記（ｂ）工程で、
（ｂ１）前記コンタクト部を前記コンタクトホール内で凹部となるように形成し、
（ｂ２）前記電極パッドの前記窪みを、前記コンタクト部による前記凹部に従って形成してもよい。
（６）この半導体装置の製造方法において、
前記（ｂ）工程で、
（ｂ１）前記コンタクト部を前記コンタクトホール上に凸部となるように形成し、
（ｂ２）前記電極パッドの前記突起を、前記コンタクト部による前記凸部に従って形成してもよい。
（７）この半導体装置の製造方法において、
前記バンプは、前記半導体部分における前記素子の形成領域とオーバーラップしてもよい。
（８）この半導体装置の製造方法において、
前記（ｄ）工程で、前記バリア層の一部を前記パッシベーション膜上に載るように形成し、
前記（ｅ）工程で、前記電極パッドの前記第２の部分及び前記バンプの間に、前記パッシベーション膜及び前記バリア層を介在させてもよい。これによれば、第２の部分とバンプとの間には、パッシベーション膜だけでなくバリア層も介在している。そのため、電極パッド及びバンプの両者の拡散防止をより効果的に図ることができる。
（９）この半導体装置の製造方法において、
複数の前記コンタクト部を形成することを含み、
それぞれの前記コンタクト部を、前記バンプの中心軸を基準として対称に配列してもよい。これによって、実装プロセスなどにより、バンプを通じて伝達される機械的ストレスを均等に分散することができる。そのため、ストレス集中によるコンタクト部又は電極パッドなどの損傷を防止することができる。
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係る方法によって製造された半導体装置の平面図であり、図２は、図１のII−II線断面の部分拡大図である。
本実施の形態に係る方法によって製造される半導体装置は、半導体チップ（ベアチップ）であってもよいし（図１参照）、複数の半導体チップに切り出す前の半導体ウエハであってもよいし、ＣＳＰ（Chip Size Package）等のパッケージングされたものであってもよい。
まず、半導体部分（例えば半導体基板）１０を用意する。半導体部分１０は、その一部又は全部が半導体（例えばシリコン）からなる。半導体部分１０には、複数の素子１２が形成されている。それぞれの素子１２は、トランジスタ（例えばＭＯＳトランジスタ）を構成する。図２に示すように、素子１２は、半導体部分１０の表層部に形成された拡散領域（ソース又はドレイン）１４と、半導体部分１０上に形成された電極（ゲート）１６と、を含む。半導体部分１０の表層部に、異なる導電型のウエルが形成され、そのウエルの内部に拡散領域１４が形成されていてもよい。複数の素子１２の領域は、活性領域と呼ばれる。また、半導体部分１０における素子１２を除く領域（非活性領域）には、素子分離用の電気的な絶縁膜（例えばＬＯＣＯＳ（Local Oxidation of Silicon）法などによって形成された酸化膜）１８が形成されている。
半導体部分１０上に、１層又は複数層の絶縁層２０（例えば第１〜第３の絶縁層２２，２４，２６）を形成する。絶縁層２０は、酸化膜（例えばシリコン酸化膜）で形成してもよい。絶縁層２０の最表面には、素子１２と電気的に接続された電極パッド３０を形成する。半導体部分１０と電極パッド３０との間に、１層又は複数層の配線層４０（例えば第１及び第２の配線層４２，４４）を形成してもよい。配線層４０は、素子１２に電気的に接続させる。配線層４０又は電極パッド３０は、例えばアルミニウム又は銅などの金属で形成してもよい。
図２に示す例では、半導体部分１０上に第１の絶縁層２２を形成し、第１の絶縁層２２上に第１の配線層４２を形成し、素子１２（例えば拡散領域１４）及び第１の配線層４２をコンタクト部５０によって電気的に接続する。さらに、第１の配線層４２上に第２の絶縁層２４を形成し、第２の絶縁層２４上に第２の配線層４４を形成し、第１及び第２の配線層４２，４４をコンタクト部５２によって電気的に接続する。さらに、第２の配線層４２上に第３の絶縁層（最上層の絶縁層）２６を形成し、第３の絶縁層２６上に電極パッド３０を形成し、第２の配線層４４及び電極パッド３０をコンタクト部５４によって電気的に接続する。このように、配線層を複数構造にすることによって、平面領域の拡大を防止した配線の引き廻しが可能になる。
コンタクト部５０，５２，５４は、絶縁層２０の一部又は全部を上下に貫通する。コンタクト部５０，５２，５４は、金属などの導電材料で形成してもよい。コンタクト部５０，５２，５４の一部又は全部は、配線層４０又は電極パッド３０と同一材料で形成してもよいし、異なる材料で形成してもよい。
図３（Ａ）〜図３（Ｃ）を参照して、コンタクト部（電極パッドに接続されるコンタクト部）及び電極パッドの形成方法を説明する。
図３（Ａ）に示すように、絶縁層２０（本例では第３の絶縁層２６）をスピンコート法、ＣＶＤ(Chemical Vapor Deposition)法などによって形成する。その後、フォトリソグラフィ及びエッチングなどによって、絶縁層２０にコンタクトホール２７を形成する。コンタクトホール２７は、絶縁層２０の表面から垂直に落ちる壁面を有するように形成してもよい。図３（Ｂ）に示すように、コンタクトホール２７の開口端部に、開口方向に広がるテーパ面（平面又は曲面を含む）２８を形成してもよい。テーパ面２８は、エッチングによって形成することができる。テーパ面２８は、コンタクトホール２７の全周に連続する面であってもよい。コンタクトホール２７からは、素子１２又は配線層４０（例えば第２の配線層４４）のいずれかが露出する。その後、図３（Ｃ）に示すように、電極パッド３０及びコンタクト部５４を同時に形成する。コンタクト部５４はコンタクトホール２７内に形成し、電極パッド３０は絶縁層２０の表面に形成する。電極パッド３０及びコンタクト部５４は、スパッタリングによって一体的に成膜してもよい。こうして、電極パッド３０を、コンタクト部５４とオーバーラップする位置に、絶縁層２０のテーパ面２８に従って窪み３６が残るように形成することができる。窪み３６の内面は、開口方向に広がるテーパが付されている。
上述のコンタクト部５４及び電極パッド３０の説明は、その他のコンタクト部５０，５２及び配線層４０の形成方法についても適用することができる。
なお、配線層は、上述のように２層構造にしてもよく、１層構造でも、あるいは３層構造以上にしてもよい。あるいは、上述の配線層を省略して、素子１２（拡散領域１４）及び電極パッド３０を、（まっすぐに延びる）コンタクト部５４によってダイレクトに電気的に接続してもよい。
図２に示すように、絶縁層２０の最表面に、パッシベーション膜６０を形成する。パッシベーション膜６０は、電極パッド３０の第１の部分３２（例えば中央部）上に開口部６２を有するとともに、第２の部分３４（例えば中央部を連続して囲む端部）上に載るように形成する。例えば、複数の電極パッド３０のそれぞれの中央部上に、いずれかの開口部６２が配置されるように、パッシベーション膜６０に複数の開口部６２を形成してもよい。電極パッド３０の第１の部分３２は、パッシベーション膜６０の開口部６２から露出している。電極パッド３０の第２の部分３４は、パッシベーション膜６０によって覆われている。パッシベーション膜６０は、酸化膜、窒化膜又はポリイミド樹脂などで形成することができる。
電極パッド３０上に、バリア層（アンダーバンプメタル層）６４を形成する。バリア層６４は、１層又は複数層で形成することができる。バリア層６４をスパッタリングによって形成してもよい。バリア層６４は、電極パッド３０及び後述するバンプ７０の両者の拡散防止を図るものである。バリア層６４は、電極パッド３０及びバンプ７０の密着性を高める機能をさらに有していてもよい。バリア層６４は、チタンタングステン（ＴｉＷ）層を有していてもよい。複数層で構成される場合、バリア層６４の最表面は、バンプ７０を析出させる電気めっき給電用の金属層（例えばＡｕ層）であってもよい。
バリア層６４は、パッシベーション膜６０から露出する電極パッド３０（第１の部分３２）の全部を覆っている。バリア層６４の一部は、パッシベーション膜６０上に載るように、すなわち電極パッド３０の第２の部分３４の上方にも形成してもよい。バリア層６４は、電極パッド３０の第１の部分３２から第２の部分３４に連続的に形成する。図２に示すように、バリア層６４は、電極パッド３０の第２の部分３４の一部とオーバーラップしてもよいし、その全部とオーバーラップしてもよい。バリア層６４は、パッシベーション膜６０の開口部６２を連続して囲む領域にオーバーラップしてもよい。
電極パッド３０（詳しくはバリア層６４）上に、バンプ７０を形成する。バンプ７０は、１層又は複数層によって、金、ニッケル又は銅などの金属から形成することができる。バンプ７０は、パッシベーション膜６０の開口部６２よりも大きく、パッシベーション膜６０上に一部が載るように形成する。言い換えれば、バンプ７０は、パッシベーション膜６０の開口部６２内の全部を覆っており、電極パッド３０の第２の部分３４の上方にも形成する。バンプ７０は、電極パッド３０の第１の部分３２から第２の部分３４に連続的に形成する。図２に示すように、バンプ７０は、電極パッド３０の第２の部分３４の一部とオーバーラップしてもよいし、その全部とオーバーラップしてもよい。図１の部分拡大図に示すように、バンプ７０は、パッシベーション膜６０の開口部６２を連続して囲む領域にオーバーラップしていてもよい。電極パッド３０及びバンプ７０の間には、バリア層６４が介在している。
本実施の形態では、コンタクト部５４を、バンプ７０とオーバーラップする範囲内であって、電極パッド３０の第１の部分３２を避けて第２の部分３４に接続する。コンタクト部５４は、配線層４０（図２では第２の配線層４４）と電極パッド３０との間に介在している。コンタクト部５４と電極パッド３０との接続領域の全部が、電極パッド３０の第２の部分３４に配置されている。窪み３６は、電極パッド３０のうち、第１の部分３２を避けて第２の部分３４に形成されている。
これによれば、図２に示すように、電極パッド３０の第２の部分３４及びバンプ７０の間に、パッシベーション膜６０だけでなくバリア層６４も介在しているので、電極パッド３０及びバンプ７０の両者の拡散防止をより効果的に図ることができる。したがって、電極パッド３０に窪み３６が残るような、平坦化プロセスを省略したプロセスであっても、電気的な接続信頼性の向上を図ることができる。
バンプ７０（電極パッド３０）は、半導体部分１０における素子１２の形成領域とオーバーラップしている。詳しくは、バンプ７０（電極パッド３０）の一部又は全部が、素子１２の領域（活性領域）の一部又は全部とオーバーラップしている。バンプ７０（電極パッド３０）は、半導体部分１０の平面上に、エリアアレイ状（複数行複数列）に配列してもよい。本実施の形態では、コンタクト部５４は、バンプ７０とオーバーラップする範囲内で電極パッド３０に接続されており、配線を無駄に引き廻すこと（例えば外側に引き廻すこと）がないので、電気的特性の向上を図ることができる。
図２に示すように、電極パッド３０に接続されるコンタクト部５４を、複数設けてもよい。複数のコンタクト部５４の全部を、バンプ７０とオーバーラップする範囲内であって、電極パッド３０の第１の部分３２を避けて第２の部分３４に接続する。例えば、図１に示すように、複数のコンタクト部５４を、パッシベーション膜６０の開口部６２（電極パッド３０の第１の部分３２）を外側から囲むように配列する。
複数のコンタクト部５４のそれぞれを、バンプ７０の中心軸（バンプ上面方向から見た場合、バンプの中心を通り、平面に含まれる軸）７２を基準として対称に配列してもよい。詳しくは、いずれか１つのコンタクト部５４を、バンプ７０の中心軸７２を基準として、他の１つのコンタクト部５４に対して対称に配置する。バンプ７０の中心軸７２を基準として対称であるとは、中心軸７２の軸線について線対称であってもよいし、中心軸７２の軸線を含む仮想面について面対称であってもよいし、中心軸７２の一点について点対称であってもよいことを意味する。これによれば、複数のコンタクト部５４を対称に配列するので、実装プロセスなどにより、バンプ７０を通じて伝達される機械的ストレスを均等に分散することができる。そのため、ストレス集中によるコンタクト部５４又は電極パッド３０などの損傷を防止することができる。
また、電極パッド３０に接続されない他のコンタクト部５０，５２も、コンタクト部５４と同様に、バンプ７０の中心軸７２を基準として対称に配列してもよい。
なお、本実施の形態に係る半導体装置は、上述の説明から導き出すことができる内容を含む。
図４（Ａ）〜図４（Ｃ）は、本実施の形態の変形例を説明する図である。本変形例では、コンタクト部（電極パッドに接続されるコンタクト部）を形成した後に、電極パッド３０を形成する。
図４（Ａ）に示すように、絶縁層２０（本例では第３の絶縁層２６）を形成し、絶縁層２０にコンタクトホール２７を形成する。コンタクトホール２７からは、素子１２又は配線層４０（例えば第２の配線層４４）のいずれかが露出する。絶縁層２０及びコンタクトホール２７の詳細は上述した通りである。
図４（Ｂ）に示すように、絶縁層２０のコンタクトホール２７内にコンタクト部８０を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法を適用してコンタクト部となる材料を堆積してもよい。その場合、コンタクト部８０をコンタクトホール２７内で凹部８２となるように形成する。凹部８２は、絶縁層２０の表面からの窪みである。
その後、図４（Ｃ）に示すように、電極パッド８４を絶縁層２０の表面に形成する。電極パッド８４は、スパッタリングによって成膜してもよい。こうして、電極パッド８４を、コンタクト部８０とオーバーラップする位置に、コンタクト部８０による凹部８２に従って窪み８６が残るように形成することができる。窪み８６の内面は、曲面をもって形成されていてもよい。本変形例では、電極パッド８４に形成される窪み８６が残るような、簡略化したプロセスをもって、電気的な接続信頼性の向上を図ることができる。なお、本変形例におけるその他の構成及び効果は上述した通りである。
図５（Ａ）〜図５（Ｃ）は、本実施の形態の他の変形例を説明する図である。本変形例も上述の変形例と同様に、コンタクト部（電極パッドに接続されるコンタクト部）を形成した後に、電極パッド３０を形成するが、電極パッドに突起を形成する点で異なっている。
図５（Ａ）に示すように、絶縁層２０（本例では第３の絶縁層２６）を形成し、絶縁層２０にコンタクトホール２７を形成する。コンタクトホール２７からは、素子１２又は配線層４０（例えば第２の配線層４４）のいずれかが露出する。絶縁層２０及びコンタクトホール２７の詳細は上述した通りである。
図５（Ｂ）に示すように、絶縁層２０のコンタクトホール２７内にコンタクト部９０を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法を適用してコンタクト部となる材料を堆積してもよい。その場合、コンタクト部９０をコンタクトホール２７上に凸部９２となるように形成する。凸部９２は、絶縁層２０の表面よりも突起している。
その後、図５（Ｃ）に示すように、電極パッド９４を絶縁層２０の表面に形成する。電極パッド９４は、スパッタリングによって成膜してもよい。こうして、電極パッド９４を、コンタクト部９０とオーバーラップする位置に、コンタクト部９０による凸部９２に従って突起９６が残るように形成することができる。本変形例では、電極パッド９４に形成される突起９６が残るような、簡略化したプロセスをもって、電気的な接続信頼性の向上を図ることができる。なお、本変形例におけるその他の構成及び効果は、電極パッドの窪みが突起に代わることを除き、上述した通りである。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。例えば、素子種類もトランジスタに限定されるものではなく、拡散抵抗、ダイオード、サイリスタ、キャパシタ等を含む。例えば、電極パッド下に素子がなく、配線のみの場合を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１は、本発明の実施の形態に係る方法によって製造された半導体装置の平面図である。 図２は、図１のII−II線断面の部分拡大図である。 図３（Ａ）〜図３（Ｃ）は、本実施の形態に係る半導体装置の製造方法を示す図である。 図４（Ａ）〜図４（Ｃ）は、本実施の形態の変形例に係る半導体装置の製造方法を示す図である。 図５（Ａ）〜図５（Ｃ）は、本実施の形態の変形例に係る半導体装置の製造方法を示す図である。
符号の説明
１０…半導体部分 １２…素子 ２０…絶縁層 ２７…コンタクトホール ２８…テーパ面
３０…電極パッド ３２…第１の部分 ３４…第２の部分 ３６…窪み ４０…配線層
５４…コンタクト部 ６０…パッシベーション膜 ６２…開口部 ６４…バリア層
７０…バンプ ７２…中心軸 ８０…コンタクト部 ８２…凹部 ８４…電極パッド
８６…窪み ９０…コンタクト部 ９２…凸部 ９４…電極パッド ９６…突起

Claims (9)

  1. （ａ）素子が形成された半導体部分上に、コンタクト部のためのコンタクトホールを有する絶縁層を形成すること、
    （ｂ）電極パッドを、前記コンタクト部とオーバーラップする位置に窪み又は突起が残るように、前記絶縁層上に形成すること、
    （ｃ）前記電極パッドの第１の部分上に開口部を有するとともに、第２の部分上に載るように、パッシベーション膜を形成すること、
    （ｄ）前記電極パッド上にバリア層を形成すること、
    （ｅ）前記パッシベーション膜の前記開口部よりも大きく、前記パッシベーション膜上に一部が載るように、バンプを形成すること、
    を含み、
    前記コンタクト部を、前記バンプとオーバーラップする範囲内であって、前記電極パッドの前記第１の部分を避けて前記第２の部分に接続する半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記電極パッド及び前記コンタクト部を同時に形成する半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記絶縁層の前記コンタクトホールの開口端部に、開口方向に広がるテーパ面を形成し、
    前記（ｂ）工程で、前記電極パッドの前記窪みを、前記テーパ面に従って形成する半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記コンタクト部を形成した後に、前記電極パッドを形成する半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｂ）工程で、
    （ｂ１）前記コンタクト部を前記コンタクトホール内で凹部となるように形成し、
    （ｂ２）前記電極パッドの前記窪みを、前記コンタクト部による前記凹部に従って形成する半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、
    前記（ｂ）工程で、
    （ｂ１）前記コンタクト部を前記コンタクトホール上に凸部となるように形成し、
    （ｂ２）前記電極パッドの前記突起を、前記コンタクト部による前記凸部に従って形成する半導体装置の製造方法。
  7. 請求項１から請求項６のいずれかに記載の半導体装置の製造方法において、
    前記バンプは、前記半導体部分における前記素子の形成領域とオーバーラップする半導体装置の製造方法。
  8. 請求項１から請求項７のいずれかに記載の半導体装置の製造方法において、
    前記（ｄ）工程で、前記バリア層の一部を前記パッシベーション膜上に載るように形成し、
    前記（ｅ）工程で、前記電極パッドの前記第２の部分及び前記バンプの間に、前記パッシベーション膜及び前記バリア層を介在させる半導体装置の製造方法。
  9. 請求項１から請求項８いずれかに記載の半導体装置の製造方法において、
    複数の前記コンタクト部を形成することを含み、
    それぞれの前記コンタクト部を、前記バンプの中心軸を基準として対称に配列する半導体装置の製造方法。
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