JP4724355B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4724355B2
JP4724355B2 JP2003093230A JP2003093230A JP4724355B2 JP 4724355 B2 JP4724355 B2 JP 4724355B2 JP 2003093230 A JP2003093230 A JP 2003093230A JP 2003093230 A JP2003093230 A JP 2003093230A JP 4724355 B2 JP4724355 B2 JP 4724355B2
Authority
JP
Japan
Prior art keywords
semiconductor device
electrodes
glass
electrode
jumet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003093230A
Other languages
English (en)
Other versions
JP2004303853A5 (ja
JP2004303853A (ja
Inventor
俊哉 野澤
昌仁 三井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2003093230A priority Critical patent/JP4724355B2/ja
Priority to US10/811,973 priority patent/US7372159B2/en
Publication of JP2004303853A publication Critical patent/JP2004303853A/ja
Publication of JP2004303853A5 publication Critical patent/JP2004303853A5/ja
Application granted granted Critical
Publication of JP4724355B2 publication Critical patent/JP4724355B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ガラス封止型の半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
特開平６−１１２３８６号公報には、内部リードとして使用されるジュメット線に外部リードとして使用されるＣＰ線を接合したスラグリードを２本用意し、２本のスラグリードのジュメット線のそれぞれをガラス材からなる円筒状の封止体（ガラススリーブ）の円筒内に両端部側から挿入し、ジュメット線および封止体で形成されるキャビティ内に単一のダイオード素子を封止したダイオード部品に関する技術が記載されている（特許文献１参照）。特開平７−４５２４４号公報には、ガラス封止における加熱による心線の軟化を防止するためのジュメット線としてビッカース硬度がＨｖ１５０−１７０の範囲にある心線のＮｉ−Ｆｅ系の４７重量％で、被覆層として銅を１３〜２８％の割合で含む無酸素銅でなり、表面に酸化銅が形成されているジュメット線の技術が記載されている（特許文献２参照）。
【０００３】
【特許文献１】
特開平６−１１２３８６号公報
【特許文献２】
特開平７−４５２４４号公報
【０００４】
【発明が解決しようとする課題】
本発明者の検討によれば、ガラス封止型の半導体装置では、ガラス封止の温度が高いと、種々の不具合が生じることが分かった。例えば、ガラス封止型ショットキバリアダイオードでは、ガラス封止の際にショットキバリアダイオード素子内の金属電極とシリコンの半導体領域とが反応してシリサイド層を形成し、逆方向のリーク電流を増加させる恐れがある。これは、半導体装置の製造歩留まりを低下させ、半導体装置の製造コストを増大させる。また、ＰＮ接合を利用したスイッチングダイオードやツェナーダイオードなどでも、ガラス封止温度が高いと、圧縮または引張り応力が増加して、封止されたダイオード素子とジュメット電極との間の電気的接続の信頼性が低下する恐れがある。これは、半導体装置の製造歩留まりを低下させ、半導体装置の製造コストを増大させる。
【０００５】
このため、ガラス封止型の半導体装置では、ガラス封止温度をできるだけ低くすることが望まれる。しかしながら、低融点ガラスを用いてガラス封止温度を下げると、ガラスと内部電極としてのジュメット線との間の接着性が低下することが分かった。これは、ガラス封止型の半導体装置の信頼性の低下を招く恐れがあり、製造歩留まりを低下させ、半導体装置の製造コストを増大させる。
【０００６】
本発明の目的は、信頼性を向上できる半導体装置を提供することにある。
【０００７】
本発明の他の目的は、製造コストを低減できる半導体装置を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の半導体装置は、銅を主成分とする層（銅層）の比率が２０重量％以上であるジュメット線を用いてガラス封止型の半導体装置を形成したものである。
【００１１】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置の構造を示す断面図である。
【００１９】
図１に示される半導体装置１は、ガラス封止型の半導体装置であり、例えばガラス封止型ダイオードである。図１に示されるように、半導体装置１は、ジュメット線（デュメット線）からなる電極、すなわちジュメット電極（デュメット電極）２，３と、ガラス封止体（ガラス管、ガラススリーブ）４と、ジュメット電極２，３およびガラス封止体４からなるキャビティ５内に密封（封入、気密封止）された半導体素子（半導体チップ）６とを有している。
【００２０】
ガラス封止体４は管状（筒状）の形状を有している。ジュメット電極２とジュメット電極３とは、半導体素子６を介して対向して配置されている。ジュメット電極２，３とそれらの間に挟まれた半導体素子６とが、管状のガラス封止体４内に挿入され、ガラス封止工程での加熱によってガラス封止体４がジュメット電極２，３の外周面に融着されている。従って、ジュメット電極２、半導体素子６およびジュメット電極３がガラス封止体４によって封止されている。
【００２１】
半導体素子６は、例えばショットキバリアダイオード（ショットキダイオード）素子などのダイオード素子であり、カソードおよびアノードの一方がジュメット電極２に電気的に接続され、カソードおよびアノードの他方がジュメット電極３に電気的に接続されている。半導体素子６は、一方の主面（表面）に例えば銀（Ａｇ）などからなるバンプ電極７ａがカソードまたはアノード側の一方の電極として形成され、他の主面（裏面）に裏面電極７ｂがカソードまたはアノード側の他方の電極として形成されており、半導体素子６のバンプ電極７ａがジュメット電極３に電気的に接続され、半導体素子６の裏面電極７ｂがジュメット電極２に電気的に接続されている。
【００２２】
ジュメット電極２には外部リード８が接続され、ジュメット電極３には外部リード９が接続されている。外部リード８，９は例えば銅と鉄を主成分とする芯線からなる。上記のように、ジュメット電極２，３は、ガラス封止体４内で半導体素子６（のバンプ電極７ａおよび裏面電極７ｂ）に接続されており、半導体装置１の内部電極（内部リード、内部端子）として機能することができる。外部リード８，９はガラス封止体４から露出されており、半導体装置１の外部電極（外部端子）として機能することができる。例えば半導体装置１を図示しない配線基板へ実装する際に、外部リード８，９は配線基板上の配線パターンなどに半田などを用いて接続される。
【００２３】
図２は、ジュメット電極２，３の断面図である。ジュメット電極２およびジュメット電極３は円柱状の形状を有しており、互いにほぼ同じ形状および構成を有している。なお、図２の断面図は、図１のＡ−Ａ線に沿ったジュメット電極２の断面に対応し、ジュメット電極３の断面も図２と同様である。
【００２４】
ジュメット電極２，３は、ジュメット線からなり、例えば比較的長いジュメット線を所定の長さに切断したものである。図２に示されるように、ジュメット電極２，３は、円柱状の芯部（心材、芯材、芯線）１１と、芯部１１の外周（側面）に形成された被覆層（銅層１２）とを有している。ジュメット電極２，３の芯部１１は、例えば、鉄とニッケルとを主成分とする合金（鉄ニッケル（鉄−ニッケル）合金）などのニッケル含有合金からなる。ジュメット電極２，３は、芯部１１の被覆層として、銅を主成分とする層、すなわち銅層１２を有している。なお、本実施の形態においては、銅層１２は、銅を主成分とする層であり、不純物などとして銅以外の成分を若干含有する場合なども含むものとする。また、銅層１２の外表面には、亜酸化銅（Ｃｕ2Ｏ）などからなる酸化銅層１４が形成されている。本実施の形態では、後述するように、ジュメット線からなるジュメット電極２およびジュメット電極３のそれぞれは、銅層１２の比率が２０重量％以上である。
【００２５】
半導体素子６は、ジュメット電極２の芯部１１上に配置されている。熱膨張係数が比較的近い芯部１１上に半導体素子６を配置していることなどにより、半導体素子６とジュメット電極２，３との間の電気的接続の信頼性が向上される。また、芯部１１の外周に被覆層として銅層１２を形成していることにより、ジュメット電極２，３とガラス材料（ガラス封止体４）の熱膨張率が整合され、ガラス封止が容易になり、ガラス封止後の冷却時にガラス（ガラス封止体４）にクラックが発生するのを防止できる。また、最外層に酸化銅層１４を形成していることにより、電極２，３とガラス封止体４との間の接着強度をより向上することができる。例えば、ガラス封止の際にガラス封止体４とともに酸化銅層１４も溶融して両者が混じりあい、その後冷却されることにより、ジュメット電極２，３とガラス封止体４との間の接着強度をより向上することができる。
【００２６】
次に、半導体装置１の製造工程について説明する。まず、半導体素子（半導体チップ）６の製造工程について説明する。図３〜図６は、半導体素子６の製造工程中の要部断面図である。
【００２７】
まず、図３に示されるように、ｎ型の導電型を有する不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））が高濃度（例えば１×１０20個／ｃｍ3程度）に導入（ドーピング）されたｎ+型シリコンからなる半導体基板（半導体ウエハ）２１を用意する。それから、気相成長法（エピタキシャル成長法）を用いて半導体基板２１上にｎ型の導電型を有するエピタキシャル層（エピタキシャルシリコン層）２２を形成する。エピタキシャル層２２には、ｎ型の導電型を有する不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））が導入（ドーピング）されている。エピタキシャル層２２の膜厚は、例えば数μｍ程度であり、エピタキシャル層２２に含まれるｎ型の不純物濃度は、例えば１×１０15個／ｃｍ3程度である。
【００２８】
次に、熱酸化法などを用いてエピタキシャル層２２の表面に酸化シリコン膜２３を形成する。それから、ＣＶＤ（Chemical Vapor Deposition）法などを用いて酸化シリコン膜２３上にＰＳＧ（Phospho Silicate Glass）膜２４を堆積する。これにより、酸化シリコン膜２３およびＰＳＧ膜２４からなる表面保護膜２５を形成する。このようにして、図３の構造が得られる。
【００２９】
次に、図４に示されるように、フォトリソグラフィ技術により形成された図示しないフォトレジストパターンをエッチングマスクとして用いて表面保護膜２５をドライエッチングし、エピタキシャル層２２に達する開口部２６を形成する。また、開口部２６の底面積（底面形状）は必要に応じて選択できるが、例えば直径数μｍ〜数十μｍ程度の平面円形などとすることができる。
【００３０】
次に、図５に示されるように、開口部２６の内部を含む表面保護膜５上に、例えばタングステン（Ｗ）などからなる金属膜２７を形成する。金属膜２７は、例えばスパッタリング法などを用いて形成することができる。金属膜２７の形成法として、ＣＶＤ法なども可能である。金属膜２７の材料は、形成すべきショットキバリアの大きさに応じた仕事関数を有する金属材料を選択することができ、上記タングステン（Ｗ）以外にも、例えばチタン（Ｔｉ）、クロム（Ｃｒ）、銀（Ａｇ）またはパラジウム（Ｐｄ）などを用いることができる。金属膜２７の成膜温度は、例えば２００〜３００℃程度である。
【００３１】
それから、熱処理を行って、金属膜２７とエピタキシャル層２２とを反応させ、金属膜２７とエピタキシャル層２２との界面に薄いシリサイド（タングステンシリサイド）層２８を形成する。このシリサイド化のための熱処理は、例えば４００〜６００℃程度の温度で行うことができ、熱処理の温度を高くすれば、シリサイド化を促進してシリサイド層２８の膜厚を厚くすることができる。シリサイド化が進みすぎると（シリサイド層２８が厚くなりすぎると）、形成されるショットキダイオードの逆方向の電流（リーク電流）が大きくなり、シリサイド化が少なすぎても（シリサイド層２８が薄すぎても）、形成されるショットキダイオードの逆方向の電流（リーク電流）が大きくなる。このため、要求されるダイオード特性に応じてシリサイド化のための熱処理温度を設定して、シリサイド化の程度（シリサイド層２８の厚み）を調節し、製造されるダイオードの特性を所望の値に調整することができる。なお、金属膜２７の底部のシリサイド化の反応は、上記シリサイド化のための熱処理工程以外でも、比較的高い温度で行われる各種工程、例えば金属膜２７や他の材料膜の成膜工程などにおいても生じ得る。
【００３２】
次に、フォトリソグラフィ技術により形成された図示しないフォトレジストパターンをエッチングマスクとして用いたドライエッチングにより、金属膜２７をパターニングする。
【００３３】
次に、金属膜２７上を含む表面保護膜２５上に、例えばクロム（Ｃｒ）などからなる金属膜２９を形成する。金属膜２９は、例えばスパッタリング法などを用いて形成される。金属膜２９の他の材料として、アルミニウム（Ａｌ）などを用いることもできる。金属膜２９の成膜温度は、例えば２００〜３００℃程度である。それから、フォトリソグラフィ技術により形成された図示しないフォトレジストパターンをエッチングマスクとして用いたドライエッチングにより、金属膜２９をパターニングする。これにより、金属膜２７および金属膜２９からなり、開口部２６の底部にてエピタキシャル層２２と接触する金属電極（アノード電極）３０が形成される。不要であれば、金属膜２９の形成を省略することもできる。金属電極３０（の金属膜２７）とエピタキシャル層２２との間には、両者の仕事関数の差などに起因して、ショットキバリア（ショットキ接合）が形成される。このようにして、図５の構造が得られる。
【００３４】
次に、図６に示されるように、半導体基板２１上に窒化シリコン膜および酸化シリコン膜を順次堆積することによって表面最終保護膜３１を形成する。それから、フォトリソグラフィ技術により形成された図示しないフォトレジストパターンをエッチングマスクとして用いて表面最終保護膜３１をドライエッチングすることにより、金属電極３０に達する開口部３２を形成する。
【００３５】
次に、半導体基板２１上に例えばチタン（Ｔｉ）膜およびニッケル（Ｎｉ）膜を下層から順次蒸着することなどにより、バンプ電極用下地膜３３を形成する。この際、ニッケル膜の代わりにパラジウム（Ｐｄ）膜などを蒸着してもよい。それから、バンプ電極用下地膜３３上にフォトレジスト膜（図示は省略）を塗布し、フォトリソグラフィ技術によってそのフォトレジスト膜にバンプ電極形成領域に対応する開口部を設ける。そして、例えばめっき法によりニッケル（Ｎｉ）膜、銅（Ｃｕ）膜または銀（Ａｇ）膜などをそのバンプ電極形成領域に堆積することによって、バンプ電極３４（上記バンプ電極７ａに対応）を形成する。その後、バンプ電極３４の形成に用いたフォトレジスト膜を除去した後、例えば水酸化カリウム溶液またはヨウ化アンモニウム溶液を用いたウエットエッチングにより、バンプ電極３４の下部のバンプ電極用下地膜３３を残し、それ以外のバンプ電極用下地膜３３を除去する。このようにして、開口部３２から露出する金属電極３０上に、バンプ電極３４を形成する。金属電極３０上のバンプ電極３４の厚み（高さ）ｔ1は、例えば２５μｍ程度である。
【００３６】
次に、必要に応じて半導体基板２１の裏面を研削して薄くする。それから、半導体基板２１の裏面をウェットエッチングした後、半導体基板２１を洗浄する。その後、例えばスパッタリング法などを用いて半導体基板２１の裏面に導電材料（金属材料）を堆積することにより、裏面電極（カソード電極、上記裏面電極７ｂに対応）３５を形成する。裏面電極３５は、例えば銀（Ａｇ）膜からなる。裏面電極３５の成膜温度は、例えば２００〜３００℃程度である。その後、必要に応じて半導体基板２１が切断（ダイシング）され、個片の半導体素子（半導体チップ）に分離されて、ショットキバリアダイオード（Schottky barrier diode）素子としての半導体素子（半導体チップ）６が形成される。
【００３７】
このようにして製造された半導体素子６を用いて、半導体装置１が次のようにして製造される。図７〜図９は、半導体装置１の製造工程の説明図（断面図）である。
【００３８】
まず、ジュメット電極２，３形成用の比較的長いジュメット線を、例えばダイヤモンドカッタなどを用いて所定の長さに切断して、ジュメット電極２，３を形成する。従って、ジュメット電極２，３はジュメット線からなり、円柱状の形状を有する。それから、外部リード８をジュメット電極２の端面（片面、切断面、平坦面）の中心位置またはその近傍に接続（溶接）し、外部リード９をジュメット電極３の端面（片面、切断面）の中心位置またはその近傍に接続（溶接）する。例えばアーク溶接法またはスポット溶接法などにより、外部リード８，９をジュメット電極２，３に接続（溶接）することができる。また、ジュメット電極２，３形成用のジュメット線の断面に外部リード８（外部リード９）を接続（溶接）した後に、ジュメット線を切断して、外部リード８（外部リード９）が接続（溶接）されたジュメット電極２（ジュメット電極３）を形成することもできる。
【００３９】
次に、組立用治具４１を用いてガラス封止を行う。図７に示されるように、組立用治具４１の上面には、複数の円形の溝（孔）４２が格子状に設けられている。溝４２は、組立用治具４１の上面に形成された相対的に大きな直径を有する溝（孔）４２ａと、溝４２ａの底部に形成された相対的に小さな直径を有する溝（孔）４２ｂとからなる。上記のように外部リード８を接続したジュメット電極２を、組立用治具４１の各溝４２内に、ジュメット電極２側を上に（外部リード８側を下に）向けて挿入（投入）する。溝４２ｂの直径をジュメット電極２の直径よりも小さく、外部リード８の直径よりも大きくしておくことで、外部リード８だけが溝４２ｂに挿入され、ジュメット電極２は溝４２ａの底部に固定される。
【００４０】
次に、ガラス封止体４となるガラス管（ガラススリーブ）４ａを組立用治具４１の溝４２（溝４２ａ）内に投入（挿入）して、ガラス管４ａの孔内にジュメット電極２を嵌め合わせる。あるいは、組立用治具４１の溝４２内に先にガラス管４ａを投入した後に、溝４２（溝４２ａ）内に外部リード８を接続したジュメット電極２を投入し、ガラス管４ａの孔内にジュメット電極２を嵌め合わせてもよい。
【００４１】
次に、図８に示されるように、組立用治具４１の溝４２（溝４２ａ）内に、上記のようにして製造された半導体素子６を投入する。これにより、半導体素子６が、ガラス管４ａの孔内のジュメット電極２上に配置される。この際、半導体素子６の上面（バンプ電極７ａ（バンプ電極３４）形成側の面）または下面（裏面電極７ｂ（裏面電極３５）形成側の面）のいずれが上方を向いていもよい。それから、図９に示されるように、組立用治具４１の溝４２（溝４２ａ）内に、外部リード９を接続したジュメット電極３を、ジュメット電極３側を下に（外部リード９側を上に）向けて挿入（投入）する。これにより、ジュメット電極３はガラス管４ａの孔内に嵌め合わされる。半導体素子６は、ジュメット電極２，３により挟まれる。そして、必要に応じて図示しない加圧器具を用いてジュメット電極３に対して荷重をかけ、半導体素子６に対してジュメット電極２，３を押圧した状態とする。
【００４２】
次に、図９のようにジュメット電極２，３、半導体素子６およびガラス管４ａをセットした組立用治具４１を図示しないガラス封止用の加熱装置（加熱炉）に投入し、所定の温度に加熱する。これにより、ガラス管４ａが溶融して、ガラス管４ａがジュメット電極２，３の外周面に融着する。加熱の後、冷却（徐冷）されて、ガラス管４ａが硬化してガラス封止体４となる。これにより、各部材が固定され、図１の半導体装置１が製造される。ガラス封止体４とジュメット電極２，３の外周とが接着（融着、封着）されるので、ジュメット電極２とジュメット電極３との間に位置する半導体素子６は気密封止される。製造された半導体装置１は、組立用治具４１から取り出され、半導体装置１の極性を調べるための試験が行われて半導体装置１のアノード側とカソード側とが判別され、必要に応じてマーキングが行われる。また、半導体装置１の配線基板への実装工程では、外部リード８，９が配線基板の配線パターンに半田などを介して接続される。
【００４３】
図１０は、ガラス封止体４（ガラス管４ａ）に用いたガラスの特性を示す説明図（表）である。図１０では、軟化点（ガラス軟化点、軟化温度）が相対的に高いガラス材料Ｇ1と、軟化点（ガラス軟化点、軟化温度）が相対的に低いガラス材料（低融点ガラス）Ｇ2とが示されている。ガラス材料Ｇ1と比較して、ガラス材料Ｇ2は軟化点が低いので、封止温度（封着温度、ガラス封止時の温度、ガラス封止時の炉の温度）を低くすることができる。
【００４４】
上記のように、ガラス封止工程では、加熱によりガラス封止体４（ガラス管４ａ）をジュメット電極２，３の外周面に融着させる。このときの加熱により、半導体素子６の金属電極３０の金属膜２７とエピタキシャル層２２とが反応してシリサイド化が促進され、シリサイド層２８の厚みが厚くなる恐れがある。このシリサイド化の促進は、ショットキバリアダイオードとしての半導体素子６の逆方向の電流（リーク電流）を増加させるように作用する。このため、金属膜２７形成後に行う金属膜２７下部のシリサイド化のための熱処理工程において、要求されるダイオード特性に応じて熱処理温度を設定し、シリサイド化の程度（シリサイド層２８の厚み）を調節していたとしても、ガラス封止工程での加熱により、金属膜２７のシリサイド化が促進され、ダイオード特性が要求値からはずれてしまう恐れがある。これは、半導体装置の製造歩留まりを低下させ、半導体装置の製造コストを増大させる可能性がある。このため、ガラス封止の温度をできるだけ低温にすることが好ましい。
【００４５】
また、ガラス封止温度が高いと、圧縮または引張り応力が増加して、半導体素子６とジュメット電極２，３との接着性（電気的接続の信頼性）が低下する恐れがある。この半導体素子６とジュメット電極２，３との電気的接続の信頼性の低下は、半導体素子６が、ショットキバリアダイオード素子である場合だけでなく、ショットキバリアを形成する金属電極を使用しないＰＮ接合型のダイオード素子（例えばＰＮスイッチングダイオードやツェナーダイオードなど）である場合にも生じ得る。これは、半導体装置の製造歩留まりを低下させ、半導体装置の製造コストを増大させる可能性がある。このため、ガラス封止の温度をできるだけ低温にすることが好ましい。
【００４６】
しかしながら、本発明者の検討によれば、低融点ガラス（または軟化点が低いガラス）を用いてガラス封止温度を下げると、ガラス封止体（ガラス管）とジュメット電極との間の接着性が低下する恐れがあることが分かった。これは、ガラス封止体とジュメット電極（ジュメット線）との間の引張り強度を低下させ、半導体装置の製造歩留まりの低下や製造コストの増大を招く恐れがある。
【００４７】
図１１は、本実施の形態の半導体装置１で用いられたジュメット電極２，３の銅層１２の比率および芯部１１のニッケル（Ｎｉ）含有率（ニッケル比、ニッケル含有量）を示す説明図（表）である。図１１には、本実施の形態のジュメット電極２，３だけでなく、比較例としてのジュメット電極（ジュメット線）ＤCEも載せてある。
【００４８】
図１１に示されるように、本実施の形態の半導体装置１においては、使用するジュメット電極２およびジュメット電極３は、銅層１２の比率が（各ジュメット電極２，３に対して）２０重量％以上である。本発明者の検討によれば、ジュメット電極２，３の銅層１２のジュメット電極２，３に占める割合（比率）を調整することで、ガラス封止体４（ガラス管４ａ）の材料として比較的低融点（低軟化点）のガラスを用いてガラス封止温度を下げても、ガラス封止体４と電極２，３との間の接着性を向上し、引張り強度を向上できることが分かった。本実施の形態では、ジュメット電極２，３の銅層１２の比率は２０重量％以上であるが、ジュメット電極２，３の銅層１２の比率が、２０〜２５重量％の範囲内であればより好ましく、２１〜２４重量％の範囲内であれば更に好ましい。換言すれば、本実施の形態では、銅層１２の比率が２０重量％以上であるジュメット線を用いてジュメット電極２，３を形成し、より好ましくは銅層１２の比率が２０〜２５重量％のジュメット線を用いてジュメット電極２，３を形成し、更に好ましくは銅層１２の比率が２１〜２４重量％のジュメット線を用いてジュメット電極２，３を形成する。また、銅層１２の厚みｔ2が、半導体素子６のバンプ電極３４（バンプ電極７ａ）の厚み（高さ）ｔ1よりも厚ければ、より好ましい。
【００４９】
図１２は、ジュメット電極２，３の代わりに図１１に示されるような比較例のジュメット電極ＤCEを用いた半導体装置（ガラス封止型ダイオード）の引張り強度試験の結果を示すグラフである。図１２のグラフでは、ガラス封止体４（ガラス管４ａ）として図１０のガラス材料Ｇ1を用いた場合とガラス材料Ｇ2を用いた場合とが示されている。引張り強度試験では、外部リード８（または外部リード９）に荷重を加え、どの程度の荷重を印加したときに不良（ガラス封止体４とジュメット電極ＤCEとの剥離など）が生じるかを、複数のサンプル（半導体装置）に対して測定している。図１２の横軸は、引張り荷重（arbitrary unit：任意単位）に対応し、図１２の縦軸は、不良サンプルの累積確率に対応する。
【００５０】
図１２に示されるように、軟化点が相対的に高いガラス材料Ｇ1を用いて相対的に高い封止温度でガラス封止を行って半導体装置（ガラス封止型ダイオード）を製造すると（図１２の白丸に対応）、ガラス封止体４とジュメット電極ＤCEとの間の接着性は比較的よく、低い引張り荷重で不良が生じてしまう割合は比較的小さい。しかしながら、軟化点が相対的に低い（低融点の）ガラス材料Ｇ2を用いて相対的に低い封止温度でガラス封止を行って半導体装置（ガラス封止型ダイオード）を製造すると（図１２の白四角に対応）、ガラス封止体４とジュメット電極ＤCEとの間の接着性が低下し、比較的低い引張り荷重でも不良が生じてしまう割合が増大する。これは、半導体装置（ガラス封止型ダイオード）の信頼性を低下させ、半導体装置の製造歩留まりを低減させる。
【００５１】
図１３は、本実施の形態のジュメット電極２，３を用いた半導体装置１の引張り強度試験の結果を示すグラフである。図１３のグラフでは、ガラス封止体４（ガラス管４ａ）として軟化点が比較的低い（低融点の）ガラス材料Ｇ2を用いた場合が示されている。また、図１３のグラフでは、ジュメット電極２，３の銅層１２の比率を２０〜２１重量％とした場合と、２１〜２４重量％とした場合と、２４〜２５重量％とした場合とが示されている。引張り強度試験では、外部リード８（または外部リード９）に荷重を加え、どの程度の荷重を印加したときに不良（ガラス封止体４とジュメット電極２，３との剥離など）が生じるかを、複数のサンプル（半導体装置１）に対して測定した。図１３の横軸は、引張り荷重（arbitrary unit：任意単位）に対応し、図１３の縦軸は、不良サンプルの累積確率に対応する。
【００５２】
図１３に示されるように、ジュメット電極ＤCEよりも銅層１２の割合を増加させた本実施の形態のジュメット電極２，３を用いることで、ガラス封止体４とジュメット電極２，３との間の接着性（接着強度）を向上し、引張り強度を向上して、低い引張り荷重で不良が生じてしまう割合を小さくすることができる。このようなガラス封止体４とジュメット電極２，３との間の接着性向上の効果は、ジュメット電極２，３の銅層１２の比率を、各ジュメット電極２，３の２０重量％以上とすることで得ることができる。
【００５３】
これにより、ガラス封止体４（ガラス管４ａ）の材料として、軟化点が比較的低い（低融点の）ガラス（例えばガラス材料Ｇ2）を用いてガラス封止温度を下げても、ガラス封止体４とジュメット電極２，３との間の接着性を向上でき、ガラス封止体４とジュメット電極２，３との間の引張り強度を向上できる。このため、低い引張り荷重で不良が生じてしまう割合を比較的小さくすることができる。従って、半導体装置１の信頼性を向上し、半導体装置１の製造歩留まりを向上できる。半導体装置１の製造コストも低減できる。また、ガラス封止体４とジュメット電極２，３との間の接着性（接着強度）を向上できるので、半導体素子６のバンプ電極７ａや裏面電極７ｂとジュメット電極２，３との間の接触状態が改善される。このため、半導体素子６のバンプ電極７ａや面電極７ｂとジュメット電極２，３との接触面積を小さくすることも可能であり、半導体素子６または半導体装置１の小型化が容易になる。更に、サージ試験においても、オープン不良率を低減できる。
【００５４】
各ジュメット電極２，３の銅層１２の比率は、各ジュメット電極２，３の２０〜２５重量％の範囲内であればより好ましく、２１〜２４重量％の範囲内であれば更に好ましい。これにより、図１３からも分かるように、ガラス封止体４とジュメット電極２，３との間の接着性（接着強度）をより向上し、ガラス封止体４とジュメット電極２，３との間の引張り強度をより向上して、低い引張り荷重で不良が生じてしまう割合をより小さくすることが可能となる。このため、半導体装置１の信頼性をより向上することができる。
【００５５】
また、本発明者の検討によれば、ガラス封止体４（ガラス管４ａ）の材料として、軟化点が比較的低い（低融点の）ガラス（例えばガラス材料Ｇ2）を用いてガラス封止温度を下げたことにより、ガラス封止工程中に半導体素子６の金属電極３０（の金属膜２７）がシリサイド化するのを抑制または防止でき、半導体素子６の特性が変化（変動）するのを抑制または防止できることが確認された。これにより、製造された半導体装置１の電気的特性が安定化され、軟化点が比較的高いガラス（例えばガラス材料Ｇ1）を用いた場合と比べて、半導体装置の製造歩留まりが著しく向上することが確認された。
【００５６】
また、本発明者の検討によれば、各ジュメット電極２，３の芯部１１のニッケル含有率（ニッケル比、ニッケル含有量）は４５重量％以下にすることが好ましく、図１１に示されるように芯部１１のニッケル含有率を４１〜４３重量％にすればより好ましい。ジュメット電極２，３の芯部１１のニッケル含有率を上記のような値とすることで、軟化点が比較的低い（低融点の）ガラス材料（例えばガラス材料Ｇ2）を用いてガラス封止温度を下げたときの、ガラス封止体４とジュメット電極２，３との間の接着性（接着強度）をより向上することができる。このため、ガラス封止体４とジュメット電極２，３との間の引張り強度をより向上し、低い引張り荷重で不良が生じてしまう割合をより小さくすることが可能となる。従って、半導体装置１の信頼性をより向上することができる。
【００５７】
また、本発明者は、ガラス封止体４とジュメット電極２，３との間の接着性と、ジュメット電極２，３における酸化銅層１４の厚みとの関連性についても検討した。図１４は、ジュメット電極２，３における酸化銅層１４の厚みを変えた場合の半導体装置１の引張り強度試験の結果を示すグラフである。図１４のグラフでは、ガラス封止体４（ガラス管４ａ）として軟化点が比較的低い（低融点の）ガラス材料Ｇ2を用い、ジュメット電極２，３の酸化銅層１４の厚みを１．０〜１．２μｍとした場合と、酸化銅層１４の厚みを１．５μｍとした場合と、酸化銅層１４の厚みを１．６〜１．８μｍとした場合とが示されている。なお、本実施の形態では、ジュメット電極２，３の酸化銅層１４の厚みは、ガラス封止工程前の状態における酸化銅層１４の厚みのことをいう。図１４の横軸は、引張り荷重（arbitrary unit：任意単位）に対応し、図１４の縦軸は、不良サンプルの累積確率に対応する。
【００５８】
図１４から分かるように、各ジュメット電極２，３の酸化銅層１４の厚みを１．５μｍ以下にすることで、ガラス封止体４とジュメット電極２，３との間の接着性（接着強度）を向上し、引張り強度を向上して、低い引張り荷重で不良が生じてしまう割合をより小さくすることができる。これにより、ガラス封止体４（ガラス管４ａ）の材料として、軟化点が比較的低い（低融点の）ガラス材料（例えばガラス材料Ｇ2）を用いてガラス封止温度を下げても、ガラス封止体４とジュメット電極２，３との間の接着性を向上でき、ガラス封止体４とジュメット電極２，３との間の引張り強度を向上し、低い引張り荷重で不良が生じてしまう割合をより小さくすることができる。従って、半導体装置１の信頼性をより向上し、半導体装置１の製造歩留まりをより向上できる。半導体装置１の製造コストも低減できる。
【００５９】
本実施の形態では、上記のように、銅層１２の比率が２０重量％以上、より好ましくは２０〜２５重量％、更に好ましくは２１〜２４重量％であるジュメット電極２およびジュメット電極３を用い、ガラス封止型の半導体装置１を製造している。このようなジュメット電極２，３を用いることで、ガラス封止体４の材料として、軟化点が低い（低融点の）ガラス材料を用いてガラス封止温度を下げたとしても、ガラス封止体４とジュメット電極２，３との間の接着性が低下しない。このため、半導体装置の信頼性を向上できるとともに、ガラス封止体４（ガラス管４ａ）として使用可能なガラス材料の軟化点の範囲が拡大し、ガラス材料の選択の幅が広くなる。このため、半導体装置の製造工程の自由度が増大し、半導体装置の製造が容易となる。半導体装置の製造コストの低減も可能となる。
【００６０】
また、本実施の形態では、ガラス封止体４とジュメット電極２，３との間の接着性を確保できるので、軟化点が低い（低融点の）ガラス材料（例えば上記ガラス材料Ｇ2など）を用いてガラス封止温度を下げることが可能である。例えば、ガラス封止工程でのガラス封止体４（ガラス管４ａ）の封止温度を、金属膜２７（金属電極３０）のシリサイド化（すなわち金属膜２７とエピタキシャル層２２との反応）が促進されない温度とすればより好ましい。また、ガラス封止体４の封止温度（封着温度）を６３０℃以下（炉の設定温度）とすればより好ましく、６２０℃以下とすれば更に好ましい。あるいは、ガラス封止体４（ガラス管４ａ）の軟化点（ガラス軟化点）が５６０℃以下であればより好ましく、５５２℃以下であれば更に好ましい。軟化点が低い（低融点の）ガラス材料を用い、ガラス封止温度を低くすることにより、ガラス封止工程において、半導体素子６の金属電極３０の金属膜２７がエピタキシャル層２２と反応してシリサイド化するのを、抑制または防止することができる。このため、半導体素子６の製造後に、半導体素子６の特性（例えば順または逆方向電流特性などの電気的特性）が変化（変動）するのを抑制または防止することができる。従って、所望の特性を有するガラス封止型の半導体装置（ショットキバリアダイオード）を歩留まりよく安定して製造することが可能となる。半導体装置の製造コストも低減できる。ガラス封止工程における封止温度は、半導体素子６の形成工程中に半導体基板２１（金属膜２７）がさらされる温度に比べて相対的に高いので、ガラス封止型の半導体装置（ショットキバリアダイオード）の電気的特性の安定化には、ガラス封止温度を低くすることが極めて有効である。
【００６１】
また、金属膜２７（金属電極３０）のシリサイド化（エピタキシャル層２２との反応）は、金属膜２７がタングステンなどからなる場合に促進されやすい（比較的低温でも反応しやすい）。このため、ガラス封止温度を引き下げることができなければ、金属膜２７（金属電極３０）の材料として、シリサイド化されにくい金属材料しか選択できなくなる。本実施の形態では、ガラス封止の温度を下げてもガラス封止体４とジュメット電極２，３との間の接着性を確保できるので、低い温度でもガラス封止を行うことが可能となり、シリサイド化が促進されやすいタングステンなどの金属材料をショットキバリアダイオードの金属電極３０（金属膜２７）の材料として用いることが可能となる。このため、ショットキバリアダイオードの金属電極３０（金属膜２７）の材料の選択の幅が広がり、種々の特性の半導体装置（ショットキバリアダイオード）を製造することが可能となる。
【００６２】
また、ガラス封止温度が高いと、圧縮または引張り応力が増加して、半導体素子６とジュメット電極２，３との接着性（電気的接続の信頼性）が低下する恐れがあるが、本実施の形態では、軟化点が低い（低融点の）ガラス材料を用いてガラス封止温度を下げることが可能となるので、半導体素子６とジュメット電極２，３との電気的接続の信頼性を向上することができる。
【００６３】
また、本実施の形態では、ガラス封止体４とジュメット電極２，３との間の接着性の確保（向上）と、半導体装置の特性（電気的特性）の変動防止や半導体素子６とジュメット電極２，３との電気的接続の信頼性の確保（向上）とを両立することが可能となる。
【００６４】
また、上記実施の形態では、ガラス封止体４（ガラス管４ａ）の材料として、図１０に示されるような鉛を含有する鉛ガラスを用いている。他の形態として、鉛を含有しないガラス（鉛フリーガラス）をガラス封止体４（ガラス管４ａ）の材料として用いることもできる。これにより、鉛による汚染などを防止できる。また、半導体装置の製造がより容易となる。
【００６５】
（実施の形態２）
上記実施の形態１では、半導体装置１内にガラス封止された半導体素子６としてショトッキバリアダイオード素子を用いている。本実施の形態では、半導体素子６の代わりにショトッキバリアダイオード素子以外のダイオード素子、例えばＰＮ接合を利用したダイオード素子からなる半導体素子（半導体チップ）を用いる。
【００６６】
図１５〜図１８は、本実施の形態の半導体装置で用いられる半導体素子（半導体チップ）６ａの製造工程中の要部断面図である。
【００６７】
まず、図１５に示されるように、ｎ型の導電型を有する不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））が高濃度に導入（ドーピング）されたｎ+型シリコンからなる半導体基板（半導体ウエハ）５１を用意する。それから、気相成長法（エピタキシャル成長法）を用いて半導体基板５１上にｎ-型の導電型を有するエピタキシャル層（エピタキシャルシリコン層）５２を形成する。エピタキシャル層５２には、ｎ型の導電型を有する不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））が導入（ドーピング）されている。エピタキシャル層５２の膜厚は、例えば数μｍ〜十数μｍ程度である。
【００６８】
次に、熱酸化法などを用いてエピタキシャル層５２の表面に酸化シリコン膜５３を形成する。
【００６９】
次に、図１６に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて酸化シリコン膜５３を選択的に除去して、エピタキシャル層５２に達する開口部５４を形成する。その後、酸化シリコン膜５３をマスクとし、イオン注入法などを用いて、エピタキシャル層５２に、ｐ型の導電型を有する不純物（例えばホウ素（Ｂ））を導入し、必要に応じて熱処理を施す。これにより、ｐ型拡散層（ｐ型不純物拡散層、ｐ型半導体領域）５５を形成する。このようにして、ｐ型拡散層５５とｎ型のエピタキシャル層５２とによるＰＮ（Ｐ／Ｎ）接合が形成される。
【００７０】
次に、図１７に示されるように、熱酸化法を用いて、ｐ型拡散層５５の露出した表面に酸化膜５６を形成する。それから、半導体基板５１上に酸化シリコン（ＳｉＯ2）膜を堆積し、その酸化シリコン膜の表面に例えばＣＶＤ法によりＰＳＧ（Phospho Silicate Glass）膜を堆積することにより、酸化シリコン膜膜とＰＳＧ膜とからなる表面保護膜５７を形成する。
【００７１】
次に、フォトリソグラフィ法およびドライエッチング法を用いて酸化膜５６および表面保護膜５７を選択的に除去して、開口部（コンタクトホール）５８を形成する。このとき、開口部５８の底部にはｐ型拡散層５５が露出する。
【００７２】
次に、開口部５８の内部を含む半導体基板５１（表面保護膜５７）上に、例えばスパッタリング法を用いて、形成すべきショットキバリアの大きさに応じた仕事関数を有する金属材料、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、銀（Ａｇ）またはパラジウム（Ｐｄ）などの金属からなる導体（金属）膜を堆積する。それから、フォトリソグラフィ法およびドライエッチング法を用いて、その導体膜をパターン化することにより、表面電極５９を形成する。
【００７３】
次に、図１８に示されるように、半導体基板５１上に窒化シリコンおよび酸化シリコン膜を順に堆積し、窒化シリコンおよび酸化シリコン膜の積層膜からなる表面最終保護膜６０を形成する。それから、フォトリソグラフィ法およびドライエッチング法を用いて、表面最終保護膜６０を選択的に除去して、表面電極５９の表面を露出させる。
【００７４】
次に、上記実施の形態１のバンプ電極用下地膜３３およびバンプ電極３４と同様にして、表面電極５９上にバンプ電極用下地膜６１およびバンプ電極６２（バンプ電極７ａに対応）を形成する。
【００７５】
次に、必要に応じて半導体基板５１の裏面を研削して薄くした後、上記実施の形態１の裏面電極３５と同様にして、半導体基板５１の裏面に裏面電極（カソード電極、裏面電極７ｂに対応）６３を形成する。その後、必要に応じて半導体基板５１が切断（ダイシング）され、個片の半導体素子（半導体チップ）に分離されて、ＰＮ接合型のダイオード素子としての半導体素子６ａが形成される。
【００７６】
このようにして製造された半導体素子６ａを用い、上記実施の形態１と同様にして、本実施の形態の半導体装置１ａが製造される。図１９は、本実施の形態の半導体装置１ａの断面図であり、図１に対応する。
【００７７】
図１９に示されるように、本実施の形態の半導体装置１ａは、ガラス封止型の半導体装置であり、例えばガラス封止型ダイオードである。半導体装置１ａは、ジュメット（ジュメット：Dumet）電極２，３とガラス封止体（ガラス管、ガラススリーブ）４とからなるキャビティ内５に半導体素子（半導体チップ）６ａが密封（封入）されており、ジュメット電極２，３には外部リード８，９が接続されている。半導体素子６ａは、上記のように内部にＰＮ接合を有するダイオード素子である。半導体装置１ａは、半導体素子６の代わりに半導体素子６ａを用いたこと以外は、上記実施の形態１の半導体装置１とほぼ同様の構成を有するので、半導体素子６ａ以外の構成（例えばジュメット電極２，３、ガラス封止体４および外部リード８，９）については、ここでは説明を省略する。
【００７８】
上記のような半導体素子６ａを用いてガラス封止型の半導体装置を製造した場合、ガラス封止温度が高いと、圧縮または引張り応力が増加して、半導体素子６ａとジュメット電極２，３との接着性（電気的接続の信頼性）が低下する恐れがある。また、ガラス封止工程において、表面電極５９下部がｐ型拡散層５５の表面と反応してシリサイド化して不具合（例えば逆方向のリーク電流の増大など）が生じる恐れがある。これらは、半導体装置の信頼性を低減する可能性がある。本実施の形態では、上記実施の形態１と同様のジュメット電極２，３を用いることで、それらの問題点を解決することができる。すなわち、上記実施の形態１と同様にジュメット電極２，３とガラス封止体４との間の接着性を向上でき、ガラス封止体４として軟化点が低い（低融点の）ガラス材料を用いてガラス封止温度を下げることが可能となる。このため、半導体素子６ａとジュメット電極２，３との電気的接続の信頼性を向上することができる。また、ガラス封止工程における表面電極５９下部のｐ型拡散層５５の表面との反応（シリサイド化）を抑制または防止でき、表面電極５９下部のシリサイド化に起因した不具合（例えば逆方向のリーク電流の増大など）を防止することができる。従って、半導体装置１ａの信頼性を向上できる。また、半導体装置の製造歩留まりを向上し、半導体装置の製造コストを低減できる。
【００７９】
（実施の形態３）
上記実施の形態１，２では、半導体装置１内にガラス封止された半導体素子６としてダイオード素子を用いている。本実施の形態では、半導体素子６の代わりにダイオード素子以外の半導体素子（半導体チップ）を用いる。
【００８０】
図２０は、本実施の形態の半導体装置１ｂの断面図であり、図１に対応する。
【００８１】
図２０に示されるように、本実施の形態の半導体装置１ｂは、ガラス封止型の半導体装置であり、例えばマイクロ波受信用のアンテナを備えた非接触型の電子タグなどとして機能することができる。半導体装置１ｂは、ジュメット（ジュメット：Dumet）電極２，３とガラス封止体（ガラス管、ガラススリーブ）４とからなるキャビティ内５に半導体素子（半導体チップ）６ｂが密封（封入）されており、ジュメット電極２，３には外部リード８，９が接続されている。半導体装置１ｂは、半導体素子６の代わりに半導体素子６ｂを用いたこと以外は、上記実施の形態１の半導体装置１とほぼ同様の構成を有するので、半導体素子６ｂ以外の構成（例えばジュメット電極２，３、ガラス封止体４および外部リード８，９）については、ここでは説明を省略する。
【００８２】
図２１は、上記半導体素子（半導体チップ）６ｂの回路構成を示すブロック図（説明図）である。半導体素子６ｂは、例えば縦×横＝０．３ｍｍ×０．４ｍｍ程度、厚さ０．１５ｍｍ程度の単結晶シリコンからなり、その主面の素子形成領域には、整流・送信、クロック抽出、セレクタ、カウンタ、ＲＯＭなどの回路が形成されている。また、素子形成領域の外側には、ボンディングパッド（図示せず）が形成されている。
【００８３】
上記ＲＯＭは、１２８ビットの記憶容量を有しており、バーコードを利用したタグに比べて大容量のデータを記憶できるようになっている。また、ＲＯＭに記憶させたデータは、バーコードに記憶させたデータに比べて不正な改竄が困難であるという利点もある。
【００８４】
半導体素子（半導体チップ）６ｂの主面の素子形成領域上には、バンプ電極（表面電極）７ｃが形成されており、ジュメット電極３がこのバンプ電極７ｃに電気的に接続されている。バンプ電極７ｃは、半導体素子（半導体チップ）６ｂの主面の周辺部（素子形成領域以外の領域）に形成されたボンディングパッドを通じて図２１に示した回路に接続されている。また、半導体素子６ｂは、その裏面に裏面電極７ｄが形成されており、ジュメット電極２がこの裏面電極７ｄに電気的に接続されている。従って、半導体素子６ｂのバンプ電極７ｃはジュメット電極３を介して外部リード９に電気的に接続され、半導体素子６ｂの裏面電極７ｄはジュメット電極２を介して外部リード８に電気的に接続されている。本実施の形態では、外部リード８または外部リード９は、マイクロ波受信用のアンテナとして機能することができる。外部リード８，９の長さは、例えば周波数２．４５ＧＨｚのマイクロ波などを効率よく受信できるように最適化することができる。これにより、アンテナとしての外部リード８，９から高周波電磁波エネルギを得て、半導体素子６ｂが動作することが可能となる。
【００８５】
本実施の形態では、上記実施の形態１と同様のジュメット電極２，３を用いることで、上記実施の形態１，２と同様にジュメット電極２，３とガラス封止体４との間の接着性を向上でき、ガラス封止体４として軟化点が低い（低融点の）ガラス材料を用いてガラス封止温度を下げることが可能となる。このため、ガラス封止工程での温度変化などに伴う圧縮または引張り応力を抑制でき、半導体素子６ｂとジュメット電極２，３との電気的接続の信頼性を向上することができる。従って、半導体装置１ｂの信頼性を向上できる。また、半導体装置の製造歩留まりを向上し、半導体装置の製造コストを低減できる。
【００８６】
（実施の形態４）
上記実施の形態１では、半導体装置１は外部電極（外部端子）として外部リード８，９を有していた。本実施の形態の半導体装置は、外部リード８，９の代わりに平坦面を有する外部電極（外部端子）を備えており、面実装が可能となる。
【００８７】
図２２は、本実施の形態の半導体装置１ｃの断面図であり、上記実施の形態１の図１に対応する。
【００８８】
半導体装置１ｃは、半導体装置１と同様に、ガラス封止型の半導体装置であり、例えばガラス封止型ダイオードである。図２２に示されるように、半導体装置１ｃは、ジュメット線からなるジュメット電極（ジュメット線）２，３と、ガラス封止体（ガラス管、ガラススリーブ）４と、ジュメット電極２，３およびガラス封止体４からなるキャビティ５内に密封（封入）された半導体素子（半導体チップ）６とを有している。ジュメット電極２，３とジュメット電極２およびジュメット電極３に挟まれた半導体素子６とが、管状のガラス封止体４内に挿入され、ガラス封止体４がジュメット電極２，３の外周面に融着されている。
【００８９】
本実施の形態の半導体装置１ｃでは、上記実施の形態１の半導体装置１とは異なり、ジュメット電極２，３には外部リードが接続（溶接）されておらず、外部リードの代わりに、円板状の導体部７１，７２がジュメット電極２，３に接続（溶接）されている。導体部７１，７２は、ジュメット電極２，３の直径よりも大きな直径を有する円板形状を有しており、その片面がジュメット電極２，３に接続（溶接）されている。ジュメット電極２，３に接続された導体部７１，７２は、ガラス封止体４から露出されており、半導体装置１ｃの外部電極（外部端子）として機能することができる。外部電極（外部端子）としての導体部７１，７２は平坦な露出面を有しており、半導体装置１ｃを図示しない配線基板へ実装する際には、導体部７１または導体部７２の露出面が配線基板上の配線パターンなどに面実装される。
【００９０】
半導体装置１ｃを製造する際には、予めジュメット電極２，３に導体部７１，７２を接続（溶接）したものを準備しておき、上記実施の形態１と同様にして、導体部７１を接続したジュメット電極２と、半導体素子６と、導体部７２を接続したジュメット電極３とをガラス管４ａ（ガラス封止体４）内に挿入し、ガラス管４ａを溶融させてジュメット電極２，３および導体部７１，７２に融着させ、封止する。他の構成や製造工程は、上記実施の形態１とほぼ同様であるので、ここではその説明を省略する。
【００９１】
本実施の形態においても、上記実施の形態１と同様のジュメット電極２，３を用いることにより、上記実施の形態１と同様の効果（例えばジュメット電極２，３とガラス封止体４との間の接着性の向上などによる半導体装置の信頼性向上）を得ることができる。更に、本実施の形態の半導体装置１ｃは、配線基板などへの面実装が可能である。このため、実装面積の節減などが可能となる。また、半導体装置１ｃの配線基板などへの実装工程が容易となる。
【００９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９４】
銅を主成分とする層の比率が２０重量％以上であるジュメット線を用いてガラス封止型の半導体装置を形成したことにより、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の構造を示す断面図である。
【図２】ジュメット電極の断面図である。
【図３】本発明の一実施の形態である半導体装置で用いられる半導体素子の製造工程中の要部断面図である。
【図４】図３に続く半導体素子の製造工程中における要部断面図である。
【図５】図４に続く半導体素子の製造工程中における要部断面図である。
【図６】図５に続く半導体素子の製造工程中における要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程の説明図である。
【図８】図７に続く半導体装置の製造工程の説明図である。
【図９】図８に続く半導体装置の製造工程の説明図である。
【図１０】ガラス封止体に用いたガラスの特性を示す説明図である。
【図１１】本発明の一実施の形態である半導体装置で用いられるジュメット電極の銅層の比率および芯部のニッケル含有率を示す説明図である。
【図１２】比較例のジュメット電極を用いた半導体装置の引張り強度試験の結果を示すグラフである。
【図１３】本発明の一実施の形態であるジュメット電極を用いた半導体装置の引張り強度試験の結果を示すグラフである。
【図１４】ジュメット電極における酸化銅層の厚みを変えた場合の半導体装置の引張り強度試験の結果を示すグラフである。
【図１５】本発明の他の実施の形態である半導体装置で用いられる半導体素子の製造工程中の要部断面図である。
【図１６】図１５に続く半導体素子の製造工程中における要部断面図である。
【図１７】図１６に続く半導体素子の製造工程中における要部断面図である。
【図１８】図１７に続く半導体素子の製造工程中における要部断面図である。
【図１９】本発明の他の実施の形態である半導体装置の断面図である。
【図２０】本発明の他の実施の形態である半導体装置の断面図である。
【図２１】半導体素子の回路構成を示すブロック図である。
【図２２】本発明の他の実施の形態である半導体装置の断面図である。
【符号の説明】
１ 半導体装置
１ａ 半導体装置
１ｂ 半導体装置
１ｃ 半導体装置
２ ジュメット電極
３ ジュメット電極
４ ガラス封止体
４ａ ガラス管
５ キャビティ
６ 半導体素子
６ａ 半導体素子
６ｂ 半導体素子
７ａ バンプ電極
７ｂ 裏面電極
７ｃ バンプ電極
７ｄ 裏面電極
８ 外部リード
９ 外部リード
１１ 芯部
１２ 銅層
１４ 酸化銅層
２１ 半導体基板
２２ エピタキシャル層
２３ 酸化シリコン膜
２４ ＰＳＧ膜
２５ 表面保護膜
２６ 開口部
２７ 金属膜
２８ シリサイド層
２９ 金属膜
３０ 金属電極
３１ 表面最終保護膜
３２ 開口部
３３ バンプ電極用下地膜
３４ バンプ電極
３５ 裏面電極
４１ 組立用治具
４２ 溝
４２ａ 溝
４２ｂ 溝
５１ 半導体基板
５２ エピタキシャル層
５３ 酸化シリコン膜
５４ 開口部
５５ ｐ型拡散層
５６ 酸化膜
５７ 表面保護膜
５８ 開口部
５９ 表面電極
６０ 表面最終保護膜
６１ バンプ電極用下地膜
６２ バンプ電極
６３ 裏面電極
７１ 導体部
７２ 導体部

Claims (9)

  1. 銅を主成分とする層を有する第１および第２電極と、
    前記第１および第２電極間に配置され、前記第１および第２電極に電気的に接続された半導体素子と、
    前記第１電極、前記半導体素子および前記第２電極を封止するガラス封止体と、
    を有し、
    前記半導体素子は金属電極を有し、
    前記半導体素子はショットキバリアダイオード素子であり、
    前記第１および第２電極はジュメット線からなり、
    前記第１および第２電極は、前記銅を主成分とする層の比率が２１〜２４重量％の範囲内であり、
    前記第１および第２電極は、前記銅を主成分とする層の外周に形成された酸化銅層を有し、前記酸化銅層は前記ガラス封止体と接触しており、
    前記酸化銅層の厚みは、前記第１および第２電極がガラス封止される前の時点で１．０〜１．５μｍであり、
    前記ガラス封止体の封止温度は、６３０℃以下であり、
    前記ガラス封止体のガラス軟化点は５６０℃以下であることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１および第２電極は、芯部と、前記芯部の外周に形成された前記銅を主成分とする層とを有していることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１および第２電極の前記芯部は、ニッケル含有合金からなることを特徴とする半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第１および第２電極の前記芯部は、ニッケル含有率が４５重量％以下のニッケル含有合金からなることを特徴とする半導体装置。
  5. 請求項２記載の半導体装置において、
    前記第１および第２電極の前記芯部は、ニッケル含有率が４１〜４３重量％の範囲内にあるニッケル含有合金からなることを特徴とする半導体装置。
  6. 請求項２記載の半導体装置において、
    前記第１および第２電極の前記芯部は、鉄とニッケルとを主成分とする合金からなることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体素子は、
    半導体基板と、
    前記半導体基板上に形成されたエピタキシャル層と、
    前記エピタキシャル層上に形成された前記金属電極と、
    を有するショットキバリアダイオード素子からなることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記金属電極は、タングステン膜を有することを特徴とする半導体装置。
  9. 請求項２記載の半導体装置において、
    前記半導体素子はバンプ電極を有し、
    前記銅を主成分とする層の半径方向の厚みは、前記バンプ電極の高さ方向の厚みよりも厚いことを特徴とする半導体装置。
JP2003093230A 2003-03-31 2003-03-31 半導体装置 Expired - Fee Related JP4724355B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003093230A JP4724355B2 (ja) 2003-03-31 2003-03-31 半導体装置
US10/811,973 US7372159B2 (en) 2003-03-31 2004-03-30 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003093230A JP4724355B2 (ja) 2003-03-31 2003-03-31 半導体装置

Publications (3)

Publication Number Publication Date
JP2004303853A JP2004303853A (ja) 2004-10-28
JP2004303853A5 JP2004303853A5 (ja) 2006-03-02
JP4724355B2 true JP4724355B2 (ja) 2011-07-13

Family

ID=32985388

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003093230A Expired - Fee Related JP4724355B2 (ja) 2003-03-31 2003-03-31 半導体装置

Country Status (2)

Country Link
US (1) US7372159B2 (ja)
JP (1) JP4724355B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347622A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置、回路基板及び電子機器
JP2005347623A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置の製造方法
US20070103080A1 (en) * 2005-11-09 2007-05-10 Zoltan Bako Glass sealing and electric lamps with such sealing
JP5153107B2 (ja) * 2006-09-21 2013-02-27 株式会社アドバンテスト ショットキーバリアダイオード、受信装置、及び製造方法
TW201203403A (en) * 2010-07-12 2012-01-16 Siliconware Precision Industries Co Ltd Semiconductor element and fabrication method thereof
WO2013183677A1 (ja) 2012-06-06 2013-12-12 ローム株式会社 半導体装置およびその製造方法
CN113652532B (zh) * 2021-08-16 2023-06-27 江苏昆仑光源材料有限公司 一种溶质热处理杜美丝的生产方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3723835A (en) * 1971-07-28 1973-03-27 Motorola Inc Glasses for encapsulating semiconductor devices
US4042951A (en) * 1975-09-25 1977-08-16 Texas Instruments Incorporated Gold-germanium alloy contacts for a semiconductor device
US4742377A (en) * 1985-02-21 1988-05-03 General Instrument Corporation Schottky barrier device with doped composite guard ring
US5372886A (en) * 1989-03-28 1994-12-13 Sumitomo Electric Industries, Ltd. Insulated wire with an intermediate adhesion layer and an insulating layer
JPH06112386A (ja) 1992-09-28 1994-04-22 Hitachi Ltd 電子部品の形成方法
JPH0737435A (ja) * 1993-07-26 1995-02-07 Mitsubishi Electric Corp 絶縁電線
JPH1055903A (ja) * 1996-08-09 1998-02-24 Mitsubishi Materials Corp 電子部品の構造
JP3813708B2 (ja) * 1996-09-12 2006-08-23 日本特殊陶業株式会社 スパークプラグの製造方法

Also Published As

Publication number Publication date
US20040188847A1 (en) 2004-09-30
JP2004303853A (ja) 2004-10-28
US7372159B2 (en) 2008-05-13

Similar Documents

Publication Publication Date Title
JP5384913B2 (ja) 半導体装置およびその製造方法
TWI433279B (zh) 半導體封裝及其形成方法
US8916871B2 (en) Bondable top metal contacts for gallium nitride power devices
JP2014519719A (ja) 半導体発光装置およびその製造方法
JP2002305309A (ja) 半導体装置およびその製造方法
US4042951A (en) Gold-germanium alloy contacts for a semiconductor device
JP4724355B2 (ja) 半導体装置
EP1939929B1 (en) Heat sink using a solder layer and method for manufacturing such heat sink
JP2005051084A (ja) 半導体チップおよびこれを用いた半導体装置
US9640619B2 (en) Methods of manufacturing wide band gap semiconductor device and semiconductor module, and wide band gap semiconductor device and semiconductor module
US20190189584A1 (en) Semiconductor device and method for manufacturing the same
JP4564968B2 (ja) 温度測定デバイスおよびこのデバイスを製造する方法
US8013452B2 (en) Wire-bonded semiconductor component with reinforced inner connection metallization
JP5060797B2 (ja) 半導体装置およびその製造方法
JP4005937B2 (ja) 熱電モジュールのパッケージ
JPH08195397A (ja) バンプ付き半導体装置およびその製造方法
JPS62229973A (ja) 半導体装置
EP4358131A1 (en) Semiconductor device with stacked conductive layers and related methods
JP4775369B2 (ja) 半導体チップ、半導体装置および製造方法
JP4881591B2 (ja) 半導体装置の製造方法
US7956446B2 (en) Semiconductor device and method
CN114843196A (zh) 电极导电柱绑定式晶圆制作方法
JP2005303032A (ja) 半導体装置の製造方法
JPS6217379B2 (ja)
JPS6025900Y2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080620

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090818

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110411

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140415

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4724355

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees