JP2002305309A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002305309A JP2001379966A JP2001379966A JP2002305309A JP 2002305309 A JP2002305309 A JP 2002305309A JP 2001379966 A JP2001379966 A JP 2001379966A JP 2001379966 A JP2001379966 A JP 2001379966A JP 2002305309 A JP2002305309 A JP 2002305309A
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electrode
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semiconductor
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Yasuji Ichinose
八州治 一ノ瀬
Shuichi Suzuki
秀一 鈴木
Akihiro Mitsuyasu
昭博 光安
Hiroyuki Nagase
弘幸 永瀬
Masataka Otoguro
政貴 乙黒
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ダイオードのパッケージサイズを小型化す
る。 【解決手段】 ｐ-型の導電型を有する半導体基板１の
素子形成面において、ｐ+型拡散層１４、ｎ+型超階段層
１１、ｎ-型エピタキシャル層３、ｎ型低抵抗層２およ
びｎ+型拡散層７による超階段型ｐ+ｎ+接合を形成した
後、ｐ+型拡散層１４の上部にアノード電極１８を形成
し、ｎ+型拡散層７の上部にカソード電極１９を形成す
る。その後、アノード電極１８およびカソード電極１９
の上部にバンプ電極２２を形成することにより、実装基
板にフェイスダウンボンディング可能な小型ダイオード
を製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、半導体装置の外形の小型化
および薄型化に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】近年、デジタル携帯電話などの移動体通
信機器や高速データ通信機器などにおいては、小型、薄
型、軽量、低消費電力、高周波およびマルチバンドが求
められている。そのため、前記した移動体通信機器や高
速データ通信機器などのキーコンポーネントを構成する
アンテナスイッチモジュールおよび電圧制御発振器モジ
ュールなどの高周波モジュールにおいては、小型化、薄
型化および軽量化が進められている。また、高周波特性
の改善を目的として、複数の高周波モジュールの複合化
が進められている。
【０００３】上記した高周波モジュールの小型化に対応
して、その高周波モジュールにおいて使用される可変容
量ダイオード、ＰＩＮダイオードおよびショットキダイ
オードなどの各種ダイオードについても小型化が求めら
れている。従来、これらダイオードのパッケージは、た
とえば、陽極側と陰極側とが対となり、それらが対向す
るリードを有するリードフレームを用意し、ダイオード
素子が形成された半導体チップの裏面電極を、陽極側も
しくは陰極側のリードの内端部（タブ）に接着し、半導
体チップの表面電極と前記リードと対向する他方のリー
ドの内端部（ポスト）とをＡｕ（金）ワイヤを用いたワ
イヤボンディングにより接続し、半導体チップ、ワイヤ
および前記対のリードをレジン材料で樹脂封止し、レジ
ンパッケージとしていた。このように、従来のダイオー
ドは、半導体チップの表面に一方の電極を、半導体チッ
プの裏面に他方の電極を形成し、前記半導体チップ表面
の電極とリードとをワイヤで接続する構造としていた。
【０００４】上記したようなダイオードの構造について
は、たとえば昭和５９年５月２０日、電波新聞社発行、
社団法人日本電子機械工業会編集、「総合電子部品ハン
ドブック」、ｐ１７９に記載がある。
【０００５】
【発明が解決しようとする課題】ところが、上記したダ
イオードにおいては以下のような問題があることを本発
明者らは見出した。
【０００６】すなわち、ダイオード素子が形成された半
導体チップの表面電極とリードのポスト側とをワイヤボ
ンディングにより接続した際に、ワイヤが上方への膨ら
みを持つワイヤループ形状を形成する。さらに、半導体
チップ、ワイヤおよびリードを樹脂封止することから、
ワイヤループ形状となったワイヤ、ワイヤが接続される
リードおよび樹脂封止に用いたレジンがパッケージの高
さ（厚さ）方向および平面サイズにおいてパッケージサ
イズの小型化を阻害してしまうという問題がある。
【０００７】上記した問題を解決するために、たとえば
半導体チップの厚さ、レジンの厚さおよびワイヤループ
形状の高さのそれぞれを小さくすることにより、ダイオ
ードパッケージの厚さを小さくする手段が考えられる。
しかしながら、それぞれの材料の加工精度を向上するた
めに製造設備の向上が必要となり、製造設備の更新にか
かるコストがダイオードの製造コストに反映されること
から、低コストでダイオードパッケージを小型化するこ
とが困難になる問題がある。
【０００８】また、上記したダイオードにおいては、半
導体チップの表面電極とリードのポスト側とをワイヤを
用いたワイヤボンディングにより接続していることか
ら、そのワイヤおよびリードのインダクタンスを低減す
ることや対となっているリード間の容量を低減すること
が困難になっている。そのため、上記した従来のダイオ
ードにおいては、高周波領域での動作時の損失を低減さ
せることに限界が生じるという問題がある。
【０００９】また、ダイオードのコスト低下および小型
化を目的とする発明として特開２０００−１５０９１８
号公報に示される発明がある。この公報においては、ダ
イオード素子が形成された半導体チップの表面から下層
部であるｎ型の半導体基板に達する開孔部を形成し、そ
の開孔部の内部に前記ｎ型の半導体基板から半導体チッ
プの表面まで延在する引出し電極（カソード電極）を形
成している。これにより、上層部であるｐ型半導体領域
と電気的に接続する表面電極（アノード電極）と合わせ
て、アノードおよびカソードの両電極を半導体チップの
同一表面に形成し、このアノードおよびカソードの両電
極をワイヤおよびリードを用いることなく、フェイスダ
ウンボンディングの手法を用いることができるダイオー
ド技術について開示されている。
【００１０】上記公報に記載されたダイオード技術によ
り半導体チップをフェイスダウンボンディング実装する
場合においては、実装時の接続状況が確認できないこと
から、溶融したはんだの表面張力により上記したアノー
ドおよびカソードの両電極の接続位置を自動的に補正す
る、いわゆるセルフアライン実装法の採用が考えられ
る。ここで、上記ダイオードはアノードおよびカソード
の２つの電極を実装基板にはんだを用いて接続すること
により実装するものであり、アノードおよびカソードの
両電極に形成するはんだの形状またははんだ付け面積な
どが異なる場合には、両電極において溶融したはんだの
表面張力に差が生じ、ダイオードチップが直立し一方の
電極が実装基板より離脱してしまう現象が発生する場合
があることがわかった。しかしながら、上記公報に記載
の技術においては、このような現象の認識およびそれに
対する考慮がなされていない。
【００１１】また、上記公報においては、ダイオードの
高周波特性の改善については記載がない。
【００１２】本発明の目的は、低コストで半導体装置の
パッケージサイズを小型化する技術を提供することにあ
る。
【００１３】また、本発明の他の目的は、半導体装置の
高周波領域での動作時の損失を低減する技術を提供する
ことにある。
【００１４】また、本発明の他の目的は、フェイスダウ
ンボンディングによって実装する半導体装置の実装不良
を防ぐ技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】すなわち、本発明は、（ａ）半導体基体の
一主面にカソード電極とアノード電極とを有するダイオ
ードを構成し、（ｂ）前記カソード電極の平面積はアノ
ード電極の平面積よりも大きいものである。
【００１８】また、本発明は、（ａ）半導体基体の一主
面にカソード電極とアノード電極とを有するダイオード
を構成し、（ｂ）前記カソード電極および前記アノード
電極のそれぞれに接続される複数のバンプ電極が前記一
主面に設けられ、（ｃ）前記複数のバンプ電極は前記半
導体基体の一主面内において対称に配置されているもの
である。
【００１９】また、本発明は、一主面およびこれと反対
側の他の主面を有し、第１導電型のエピタキシャル層を
有する半導体基体を準備する工程と、前記エピタキシャ
ル層内に、前記一主面から前記他の主面に向かって延び
る領域を選択的に形成する工程と、前記エピタキシャル
層内に、前記一主面から前記エピタキシャル層内に延
び、かつ前記第１導電型の高濃度領域から離間する第２
導電型の高濃度領域を選択的に形成する工程と、前記第
１導電型の高濃度領域に電気的に接続されるカソード電
極および前記第２導電型の高濃度領域に電気的に接続さ
れるアノード電極を互いに絶縁された状態で形成する工
程と、前記カソード電極に電気的に接続されるバンプ電
極および前記アノード電極に電気的に接続されるバンプ
電極を形成する工程とを有するものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２１】（実施の形態１）本実施の形態１の半導体
装置は、たとえば移動体通信機器や高速データ通信機器
などのアンテナスイッチモジュールおよび電圧制御発振
器モジュールなどの高周波モジュールに用いられる可変
容量ダイオードであり、フェイスダウンボンディングに
より実装基板に実装することで用いることができる。
【００２２】図１は、本実施の形態１の可変容量ダイオ
ードを示す平面図であり、図２は図１中のＡ−Ａ線にお
ける断面図である。図３は、図２のＺ−Ｚ線に沿った切
断平面図である。
【００２３】ｐ-型の導電型を有する半導体基板（半導
体基体）１の主面（素子形成面）には、ｎ型（第１導電
型）低抵抗層２（半導体層）が形成され、ｎ型低抵抗層
２の上部にはｎ-型エピタキシャル層３（第１半導体
層）が形成されている。ｎ-型エピタキシャル層３に
は、ｎ+型拡散層（カソード（高濃度）領域）７（第２
半導体層）、ｎ+型超階段層１１（第３半導体層）、チ
ャネルストッパ層１７およびｐ+型（第２導電型）拡散
層（アノード（高濃度）領域）１４（第４半導体層）が
形成されており、ｎ+型拡散層７はｎ-型エピタキシャル
層３の表面からｎ型低抵抗層２の表面まで達している。
このｐ+型拡散層１４、ｎ+型超階段層１１、ｎ -型エピ
タキシャル層３、ｎ型低抵抗層２およびｎ+型拡散層７
により、超階段型ｐ+ｎ+接合を形成している。ｎ+型拡
散層７とｐ+型拡散層１４との間の距離はｎ -型エピタキ
シャル層３の厚さより大きくなっており、これにより、
ｎ+型拡散層７とｐ+型拡散層１４との間で降伏現象が発
生することを防ぐことができる。
【００２４】ｐ+型拡散層１４の上部にはこのｐ+型拡散
層１４と接触するアノード電極１８（第２電極）が形成
され、ｎ+型拡散層７の上部にはこのｎ+型拡散層７と接
触するカソード電極１９（第１電極）が形成されてい
る。アノード電極１８およびカソード電極１９は、それ
ぞれアルミニウム（Ａｌ）合金あるいはＷ（タングステ
ン）などのメタル膜から形成されている。
【００２５】カソード電極１９とｎ+型拡散層７との接
触面積は、アノード電極１８とｐ+型拡散層１４との接
触面積よりも大きくなるように構成されている。すなわ
ち、限られたチップサイズの範囲内でカソード電極をア
ノード電極よりも可能な限り広く（大きく）することに
より高周波抵抗を小さくして、ダイオードの高周波特性
を改善している。
【００２６】アノード電極１８およびカソード電極１９
の上部には、たとえばＴｉ（チタン）−Ｐｄ（パラジウ
ム）膜からなるバンプ電極用下地膜２１を介してバンプ
電極２２が形成されている。
【００２７】バンプ電極２２は、本実施の形態１の可変
容量ダイオードが形成された半導体チップの一主面の四
隅に配置され、かつ、Ｂ−Ｂ線（図１参照）およびＣ−
Ｃ線（図１参照）を境に互いに対称に配置されている。
すなわち、バンプ電極２２は、本実施の形態１の可変容
量ダイオードが形成された半導体チップの主面において
縦方向および横方向に対称に配置されているものであ
る。また、４個のバンプ電極２２の上面の形状は全て同
一であり、かつ、同一の面積を有するものである。さら
に、その半導体基板１の裏面から４個のバンプ電極２２
の上面までの高さはすべて同一である。なお、ここでい
う同一とは、バンプ電極２２の形成に用いる製造装置に
よる製造誤差などの誤差を含むものとする。さらに、半
導体基板１の主面（平面）におけるバンプ電極２２の面
積は、カソード電極１９の面積よりも相対的に小さいも
のである。
【００２８】このように、図１〜図３に示した本実施の
形態１の可変容量ダイオードにおいては、一対のリード
や半導体チップの表面電極（アノード電極）とリードと
を電気的に接続するボンディングワイヤ（以下、単にワ
イヤという）を用いない。このような本実施の形態１の
可変容量ダイオードを直接フェイスダウンボンディング
により実装基板に実装する場合には、たとえばレジン材
料などでの封止は行わない。さらに、本実施の形態１の
可変容量ダイオードにおいては、その仕様に合わせて半
導体基板１の厚さを任意に加工することができる。その
ため、本実施の形態１の可変容量ダイオードは、従来の
技術の欄で記載したダイオードに比べて、高さ方向（半
導体基板１の厚さ方向）および平面方向において小型化
することが可能である。
【００２９】また、本実施の形態１の可変容量ダイオー
ドにおいてはワイヤおよびリードを用いる必要がなく、
ワイヤおよびリードで発生するインダクタンスおよび容
量による影響を考慮する必要がない。従って、本実施の
形態１の可変容量ダイオードを用いれば、高周波動作時
におけるインダクタンスおよび容量を低減することがで
きる。これにより、そのインダクタンスおよび容量に起
因した損失を小さくすることができ、数ＧＨｚ帯での高
周波特性を向上することができる。このような本実施の
形態１の可変容量ダイオードは高周波用に用いると有益
であり、特に高周波モジュールに用いて有効である。
【００３０】さらに、本実施の形態１の可変容量ダイオ
ードにおいては、同一の上面形状および同一の面積を有
する４個のバンプ電極２２が半導体チップの一主面にお
いて縦方向および横方向に対称な位置に配置されてい
る。これにより、セルフアライン実装法により本実施の
形態１の可変容量ダイオードを実装基板に実装する際
に、各バンプ電極２２において溶融したはんだの表面張
力に差が生じることを防ぐことができる。すなわち、そ
の表面張力の差に起因する一方の電極が実装基板より離
脱してしまう現象による実装不良を防ぐことができる。
【００３１】ところで、本発明者らは従来の技術の欄で
記載した可変容量ダイオードを実装基板に実装し高周波
モジュールを形成した場合と、本実施の形態１の可変容
量ダイオードＤ2をフェイスダウンボンディングにより
実装基板に実装し高周波モジュールを形成した場合とを
比較した。図４は、従来の可変容量ダイオードＤ1を実
装基板２３に実装した場合の高周波モジュールの要部断
面図であり、図５は本実施の形態１の可変容量ダイオー
ドＤ2を実装基板２３に実装した場合の高周波モジュー
ルの要部断面図である。これら可変容量ダイオード
Ｄ1、Ｄ2は、実装基板の表面または内部に形成された配
線（図示は省略）を介して端子電極２４と電気的に接続
されている。ここで、可変容量ダイオードＤ1、Ｄ2は同
一の特性を有するものである。また、実装基板２３には
その高さｈ1が約０．３ｍｍのチップ抵抗Ｒ1が実装され
ており、実装基板の表面または内部に形成された配線
（図示は省略）を介してチップ抵抗Ｒ1と端子電極２４
とは電気的に接続されている。このような実装基板２３
の実装面は、シールドケース２５によって覆われてい
る。
【００３２】上記した高周波モジュールの仕様に合わせ
て従来の可変容量ダイオードＤ1を製造した場合、その
高さｈ2は、約０．５５ｍｍ〜０．６ｍｍであり、高周
波モジュールの高さ（実装基板２３の下面からシールド
ケース２５の上面までの高さ）ｈ3は、約１．８ｍｍと
なった。この可変容量ダイオードＤ1と同じ特性を有す
る本実施の形態１の可変容量ダイオードＤ2の場合にお
いては、その高さｈ4は約０．３ｍｍとなり、チップ抵
抗Ｒ1の高さｈ1とほぼ同じ高さにできた。すなわち、本
実施の形態１の可変容量ダイオードＤ2は、同じ特性を
有する従来の可変容量ダイオードＤ1よりも高さ方向で
小型化することができる。その結果、可変容量ダイオー
ドＤ2を搭載する高周波モジュールも高さｈ3を約１．８
ｍｍ以下とすることができ、その高さ方向で小型化する
ことが可能となる。
【００３３】また、従来の可変容量ダイオードにおいて
は、表面電極（アノード電極）にワイヤをボンディング
した際のワイヤのつぶれ径の影響により、表面電極の径
をそのワイヤのつぶれ径以下にすることができない。そ
のためダイオードのｐｎ接合面積を上記ワイヤのつぶれ
径以下の大きさにすることができなくなり、ｐｎ接合部
における接合容量を小さくすることが困難である。さら
に、ダイオードのｐｎ接合面積を上記ワイヤのつぶれ径
以下の大きさにすることができないことから、ダイオー
ドの実装面積を小さくすることが困難になり、リードを
用いて実装することも実装面積を小さくすることを阻害
する要因となっている。
【００３４】本実施の形態１の可変容量ダイオードにお
いては、ワイヤを用いていないことからダイオードのｐ
ｎ接合面積を任意に設定することが可能となる。ここ
で、本発明者らの行った実験によれば、図４に示した従
来の可変容量ダイオードＤ1は、平面での大きさが、縦
が約０．８ｍｍ〜０．６ｍｍ、横が約１．４ｍｍ〜１．
６ｍｍであったが、図５に示した本実施の形態１の可変
容量ダイオードＤ2は、平面での大きさが、縦が約０．
５ｍｍ以下、横が約１ｍｍであった。さらに、上記した
本実施の形態１の可変容量ダイオードＤ2はワイヤおよ
びリードを用いていないので、従来の可変容量ダイオー
ドと比べて実装面積を縮小することができる。すなわ
ち、図５に示した本実施の形態１の可変容量ダイオード
Ｄ2およびチップ抵抗やチップコンデンサなどの他の素
子を搭載する高周波モジュールを、その高さ方向のみな
らず平面方向においても小型化することが可能となる。
【００３５】上記したように、本実施の形態１の可変容
量ダイオードを搭載する高周波モジュールを小型化する
ことができることから、個別に製造していた複数の高周
波モジュールを１個の高周波モジュールにまとめて形成
することが可能となる。すなわち、この１個にまとまっ
た高周波モジュールを用いて移動体通信機器または高速
データ通信機器などを製造する場合には、その筐体の小
型化ができる。また、複数の高周波モジュールがまとま
ったことから部品数を削減することができ、移動体通信
機器または高速データ通信機器などの製造コストを低減
することができる。
【００３６】また、１個の高周波モジュールとすること
により、実装基板の内部または表面に形成され可変容量
ダイオードと電気的に接続する配線の長さを短くするこ
とが可能となる。すなわち、個々の高周波モジュールの
特性のばらつきを考慮することなく、高周波モジュール
の内部のみで高周波モジュールの特性を最適化すること
が可能となる。また、上記配線の長さを短くできること
から、高周波モジュールをさらに小型化および高性能化
することが可能になる。
【００３７】ところで、上記した移動体通信機器、たと
えば携帯電話機においては、その筐体の大きさを変えず
に液晶画面を大きくする傾向がある。上記した本実施の
形態１の可変容量ダイオードを搭載した高周波モジュー
ルを移動体通信機器に組み込む場合においては、複数の
高周波モジュールをまとめて形成した上記の高周波モジ
ュールを用いることにより、筐体の大きさを変えずに液
晶画面の大型化に対応することが可能となる。
【００３８】図６は、上記した本実施の形態１の可変容
量ダイオードの製造工程の一例を示した製造フロー図で
ある。以下、この製造フロー図に従って、本実施の形態
１の可変容量ダイオードの製造方法を説明する。
【００３９】まず、工程Ｐ１Ａにより、ｐ型の導電型を
有し、抵抗率が約１０Ωｃｍの単結晶シリコンからなる
半導体基板１にｎ型不純物であるヒ素（Ａｓ）イオンを
ドーピングする。この時、Ａｓのドーピング量は、約１
×１０16個／ｃｍ2とすることを例示できる。続けて、
このｐ型半導体基板１に約１１００℃のアニール処理を
施すことにより半導体基板１にドーピングしたＡｓイオ
ンを拡散させ、ｎ型低抵抗層２を形成する。Ａｓは、他
のｎ型不純物に比べて半導体基板１への個溶度が高いの
で、Ａｓをドーピングした場合においては、他のｎ型不
純物をドーピングした場合に比べてｎ型低抵抗層２の抵
抗を小さくすることができる。
【００４０】従来のダイオードにおいては、半導体基板
が上記のｎ型低抵抗層２に相当することからｎ型半導体
基板を用いている。このｎ型半導体基板を製造するに当
たっては、ｎ型半導体基板となるインゴットを製造する
際にＡｓをドーピングするため、インゴット中にＡｓ濃
度のばらつきが出て、ｎ型半導体基板の抵抗率を管理す
ることが難しかった。また、インゴット中にＡｓ濃度の
ばらつきがでることから、そのインゴットからｎ型半導
体基板として取り出せることのできる部分が限られてし
まい、その他の部分が無駄になり、ｎ型半導体基板の製
造コストが上昇する原因となっていた。
【００４１】本実施の形態１の可変容量ダイオードにお
いては、上記したように、ｐ型の半導体基板１にＡｓイ
オンをドーピングし、アニール処理を施すことによりｎ
型低抵抗層２を形成している。そのため、ｎ型低抵抗層
２の抵抗率の管理を容易にすることができる。また、半
導体基板１となるインゴットの製造時において、Ａｓを
ドーピングする必要がないことから、上記の縦型構造の
ダイオードに用いるｎ型半導体基板の製造時のように、
半導体基板１となるインゴットに無駄が出ることを防ぐ
ことができる。そのため、本実施の形態１の可変容量ダ
イオードの製造コストを低減することができる。
【００４２】次に、工程Ｐ１Ｂにより、気相成長法を用
いてｎ型低抵抗層２上にｎ-型エピタキシャル層３を形
成する（図７）。このｎ-型エピタキシャル層３は、そ
の膜厚を約３μｍ、抵抗率を約０．５Ωｃｍとすること
を例示できる。
【００４３】次に、工程Ｐ１Ｃにより、たとえば熱酸化
法を用いてｎ-型エピタキシャル層３の表面に膜厚約５
５０ｎｍの酸化シリコン膜４（第１絶縁膜）を形成す
る。続いて、酸化シリコン膜４上にフォトレジスト膜５
（第１マスキング層）を形成し、このフォトレジスト膜
５をマスクにしたエッチングにより酸化シリコン膜４を
エッチングし、次工程であるｎ+型拡散層７形成のため
の開口部６を形成する。
【００４４】続けて、工程Ｐ１Ｄにより、開口部６の底
部に露出したｎ-型エピタキシャル層３の表面に、イオ
ン打ち込みのためのスルー膜（図示は省略）を形成した
後、フォトレジスト膜５をマスクとして、開口部６の底
部に露出したｎ-型エピタキシャル層３にｎ型不純物
（たとえばＰ（リン））をドーピングする。この時、ｎ
型不純物のドーピング量は約１×１０16個／ｃｍ2とす
ることを例示できる。続いて、半導体基板１に対して約
１１００℃の熱処理を施すことにより、そのｎ型不純物
を拡散させ、ｎ型低抵抗層２に達するｎ+型拡散層７を
形成する。
【００４５】上記したｎ+型拡散層７を形成するに当た
って、ｎ+型拡散層７（開口部６）の面積は、本実施の
形態１の可変容量ダイオードが形成される半導体チップ
（半導体基板１）の大きさの範囲内において、後の工程
で形成するアノード電極１８がｐ+型拡散層１４（図２
参照）と接触する部分の面積より可能な限り大きくなる
ように設計する。これにより、カソード電極１９とｎ+
型拡散層７との接触抵抗を低減することができる。ま
た、本実施の形態１の可変容量ダイオードを高周波モジ
ュールに用いた場合においては、その高周波モジュール
の高周波抵抗はカソード電極１９とｎ+型拡散層７との
接触面積に反比例することから、その接触面積を可能な
限り大きくすることで、高周波抵抗を低減することが可
能となる。
【００４６】続いて、上記したｎ+型拡散層７の表面
に、熱酸化法にて酸化シリコン膜８を形成する（図
８）。
【００４７】次に、上記したｎ+型拡散層７の形成に用
いたフォトレジスト膜５を除去した後、工程Ｐ１Ｅによ
り、半導体基板１上にフォトレジスト膜９（第２マスキ
ング層）を形成し、このフォトレジスト膜９をマスクに
したエッチングにより酸化シリコン膜４をエッチング
し、次工程であるｎ+型超階段層１１形成のための開口
部１０を形成する。
【００４８】続けて、開口部１０の底部に露出したｎ-
型エピタキシャル層３の表面に、イオン打ち込みのため
のスルー膜（図示は省略）を形成した後、上記したフォ
トレジスト膜をマスクとして、開口部１０の底部に露出
したｎ-型エピタキシャル層３にｎ型不純物（たとえば
Ｐ（リン））をドーピングする。この時、ｎ型不純物の
ドーピング量は約６×１０13個／ｃｍ2とすることを例
示できる。続いて、半導体基板１に対して約１０００℃
の熱処理を施すことにより、そのｎ型不純物を拡散さ
せ、ｎ+型超階段層１１を形成する（図９）。
【００４９】次に、上記したｎ+型超階段層１１の形成
に用いたフォトレジスト膜９を除去した後、工程Ｐ１Ｆ
により、半導体基板１上にフォトレジスト膜１２（第３
マスキング層）を形成し、このフォトレジスト膜１２を
マスクにしたエッチングにより酸化シリコン膜４をエッ
チングし、次工程のｐ+型拡散層１４形成のための開口
部１３を形成する。
【００５０】続けて、開口部１３の底部に露出したｎ+
型超階段層１１の表面に、イオン打ち込みのためのスル
ー膜（図示は省略）を形成した後、上記したフォトレジ
スト膜１２をマスクとして、開口部１３の底部に露出し
たｎ+型超階段層１１にｐ型不純物（たとえばＢ（ホウ
素））をドーピングする。この時、ｐ型不純物のドーピ
ング量は約２×１０15個／ｃｍ2とすることを例示でき
る。続いて、半導体基板１に対してアニール処理を施す
ことにより、そのｐ型不純物を拡散させ、ｐ+型拡散層
１４を形成する。これにより、ｐ+型拡散層１４、ｎ+型
超階段層１１、ｎ-型エピタキシャル層３、ｎ型低抵抗
層２およびｎ+型拡散層７による超階段型ｐ+ｎ+接合を
形成することができる。
【００５１】上記したｎ+型拡散層７、ｎ+型超階段層１
１およびｐ+型拡散層１４の形成に当たっては、ｎ+型拡
散層７とｐ+型拡散層１４との間の距離がｎ-型エピタキ
シャル層３の厚さより大きくなるように設計する。さら
に、超階段型ｐ+ｎ+接合への逆バイアス時において、ｎ
-型エピタキシャル層３の不純物濃度から推定されるｐ+
型拡散層１４から横方向に広がる空乏層の長さに対し
て、ｎ+型拡散層７とｐ+型拡散層１４との間の距離が短
くならない範囲で可能な限り短くなるように設計する。
このｎ+型拡散層７とｐ+型拡散層１４との間の距離は、
たとえば約０．５ｍｍとすることを例示できる。これに
より、上記超階段型ｐ+ｎ+接合部における拡散抵抗値を
低減することができる。また、超階段型ｐ+ｎ+接合部に
おける横方向の耐圧を縦方向の耐圧よりも大きくするこ
とができる。すなわち、本実施の形態１の可変容量ダイ
オードの特性の劣化を防止することができる。
【００５２】続いて、上記したｐ+型拡散層１４の表面
に、熱酸化法にて酸化シリコン膜１５を形成する（図１
０）。
【００５３】次に、上記したｐ+型拡散層１４の形成に
用いたフォトレジスト膜１２を除去した後、工程Ｐ１Ｇ
により、半導体基板１上に熱酸化法にて酸化シリコン膜
１６Ａを形成する（図１１）。
【００５４】続いて、フォトレジスト膜（図示は省略）
をマスクとして酸化シリコン膜１６Ａをエッチングする
ことにより、本実施の形態１の可変容量ダイオードが形
成される半導体チップ（半導体基板１）の周辺部にチャ
ネルストッパ層１７を形成するための開口部を形成す
る。この後、上記フォトレジスト膜をマスクとして、そ
の開口部から、たとえばＰをドーピングすることによ
り、チャネルストッパ層１７を形成する。
【００５５】次に、上記チャネルストッパ層１７の形成
に用いたフォトレジスト膜を除去した後、工程Ｐ１Ｈに
より、たとえばＣＶＤ法によりＰＳＧ（Phospho Silica
te Glass）膜１６Ｂを堆積することにより、酸化シリコ
ン膜１６ＡおよびＰＳＧ膜１６Ｂからなる中間保護膜１
６を形成する（図１２）。
【００５６】次に、工程Ｐ１Ｉにより、フォトレジスト
膜（図示は省略）をマスクとして中間保護膜１６をエッ
チングすることにより、ｐ+型拡散層１４に達する開口
部およびｎ+型拡散層７に達する開口部を形成する。続
いて、そのフォトレジスト膜を除去した後、たとえばス
パッタリング法にて半導体基板１上にアルミニウム（Ａ
ｌ）合金あるいはＷ（タングステン）などのメタル膜を
堆積する。さらに続けて、そのＡｌ膜をパターニングす
ることにより、ｐ+型拡散層１４と電気的に接続するア
ノード電極１８およびｎ+型拡散層７と電気的に接続す
るカソード電極１９を形成する（図１３）。ここで、ア
ノード電極１８の横方向の長さｗ1は約０．０７ｍｍ、
カソード電極１９の横方向の長さｗ2は約０．４２ｍｍ
とすることを例示できる。
【００５７】次に、工程Ｐ１Ｊにより、たとえばＣＶＤ
法にて半導体基板１上に窒化シリコン（Ｓｉ3Ｎ4）膜を
堆積する。続いて、フォトレジスト膜（図示は省略）を
マスクとしてその窒化シリコン膜をエッチングすること
により、最終保護膜２０を形成する（図１４）。
【００５８】次に、工程Ｐ１Ｋにより、たとえばＴｉ−
Ｐｄ膜を半導体基板１上に蒸着することによりバンプ電
極用下地膜２１を形成する（図１５）。続いて、そのバ
ンプ電極用下地膜上にフォトレジスト膜を塗布し、その
フォトレジスト膜に選択的な開口を施すことにより、バ
ンプ電極２２の形成領域を形成する。続けて、工程Ｐ１
Ｌにより、そのバンプ電極２２の形成領域に、バンプ電
極２２を形成する。このバンプ電極２２は、本実施の形
態１の可変容量ダイオードを実装する箇所に形成された
電極の材質に合わせてその材質を選択するものであり、
たとえばその実装箇所の電極が金（Ａｕ）である場合に
は、バンプ電極２２の形成領域にめっき法により銅（Ｃ
ｕ）膜を堆積した後、さらにその銅膜の表面にめっき法
にて金（Ａｕ）膜を堆積することにより、バンプ電極２
２を形成することができる。または、めっき法にてニッ
ケル（Ｎｉ）膜を堆積した後、そのニッケル膜の表面に
めっき法にて金膜を堆積することで形成してもよい。ま
た、実装箇所の電極がはんだから形成されている場合に
は、バンプ電極２２をはんだから形成することができ
る。
【００５９】その後、工程Ｐ１Ｍにより、上記バンプ電
極２２が形成された領域以外のフォトレジスト膜および
バンプ電極用下地膜２１を除去した後、ダイシングによ
り半導体基板１を個々の半導体チップへと分離すること
により、図１〜図３に示した本実施の形態１の可変容量
ダイオードが形成される。さらに、工程Ｐ１Ｎにより、
本実施の形態１の可変容量ダイオードを実装基板にフェ
イスダウンボンディングにより実装することにより、図
５に示した高周波モジュールを製造する。
【００６０】ところで、本実施の形態１の可変容量ダイ
オードは樹脂封止型のダイオードとして用いることも可
能である。図１６は、たとえばその表面に実装用外部電
極２６の形成されたガラスエポキシまたはセラミックか
らなる基板２７に、本実施の形態１の可変容量ダイオー
ドＤ2をフェイスダウンボンディングにより電気的に接
続した後、基板２７の上部の可変容量ダイオードＤ2を
エポキシ系のレジン材料２８で樹脂封止することで形成
したレジンパッケージを示しており、（ａ）はその平面
図であり、（ｂ）は（ａ）中のＥ−Ｅ線における断面図
である。
【００６１】図１６に示したパッケージ（樹脂封止型ダ
イオード）においては、従来の可変容量ダイオードＤ1
（図４参照）と同一の特性を有する場合に、そのパッケ
ージサイズを約０．５ｍｍ（縦）×１．０ｍｍ（横）×
０．５ｍｍ（高さ）以下とすることができる。すなわ
ち、本実施の形態１の可変容量ダイオードは、樹脂封止
したパッケージとする場合においても、従来の可変容量
ダイオードより小型化することができる。
【００６２】また、本実施の形態１の可変容量ダイオー
ドを樹脂封止型ダイオードとして用いる場合には、パッ
ケージ側面に実装用外部電極２６が形成されているの
で、はんだを用いて実装する場合には、はんだフィレッ
トを形成することができ、実装信頼性を向上することが
できる。
【００６３】また、上記した樹脂封止型ダイオードを用
いて、図５に示すような高周波モジュールを製造しても
よい。
【００６４】（実施の形態２）本実施の形態２の半導体
装置は、たとえば移動体通信機器や高速データ通信機器
などのアンテナスイッチモジュールなどの高周波モジュ
ールに用いられるＰＩＮダイオードである。このＰＩＮ
ダイオードも、前記実施の形態１の可変容量ダイオード
と同様にフェイスダウンボンディングにより実装基板に
実装することで用いることができる。
【００６５】図１７は、本実施の形態２のＰＩＮダイオ
ードを示す平面図であり、図１８は図１７中のＡ−Ａ線
における断面図である。また、図１９は、図１８のＺ−
Ｚ線に沿って切断した平面図である。
【００６６】ｐ型の導電型を有する半導体基板１の主面
（素子形成面）には、ｎ型（第１導電型）低抵抗層（カ
ソード領域）２（半導体層）が形成され、ｎ型低抵抗層
２の上部にはイントリンシックなエピタキシャル層３Ｂ
（第６半導体層）、３Ｃ（第７半導体層）が形成されて
いる。エピタキシャル層３Ｂの上部にはｐ+型（第２導
電型）拡散層１４（第４半導体層（ｐ+型領域））が形
成されており、このｐ+型拡散層１４、エピタキシャル
層３Ｂおよびｎ型低抵抗層２により、本実施の形態２の
ＰＩＮダイオードのｐｉｎ接合を形成している。
【００６７】本実施の形態２のＰＩＮダイオードにおい
ては、前記実施の形態１の可変容量ダイオードにおいて
熱処理工程により形成したｎ+型拡散層７（図８参照）
およびｎ+型超階段層１１（図９参照）に相当するもの
は存在しない。そのため、熱処理工程によりｎ型不純物
が拡散し、イントリンシックなエピタキシャル層３Ｂ、
３Ｃがｎ型不純物により汚染されることを防ぐことがで
きる。これにより、本実施の形態２のＰＩＮダイオード
の特性が劣化することを防ぐことができる。
【００６８】ｐ+型拡散層１４の上部にはアノード電極
１８（第２電極）が形成されている。また、カソード電
極１９（第１電極）は、エピタキシャル層３Ｂとエピタ
キシャル層３Ｃとの間（第２領域）の開口部１６Ｄ（第
２開口部）においてｎ型低抵抗層２と電気的に接触して
おり、エピタキシャル層３Ｃの上部へと延在している。
【００６９】アノード電極１８の上部にはバンプ電極用
下地膜２１を介してバンプ電極２２が形成されている。
また、アノード電極１８の上部以外に形成されたバンプ
電極２２は、エピタキシャル層３Ｃの上部にてバンプ電
極用下地膜２１を介してカソード電極１９と電気的に接
続している。
【００７０】前記実施の形態１の可変容量ダイオードの
場合と同様に、本実施の形態２においても、バンプ電極
２２はＰＩＮダイオードが形成された半導体チップの一
主面の四隅に配置され、かつ、Ｂ−Ｂ線（図１７参照）
およびＣ−Ｃ線（図１７参照）について対称に配置され
ている。つまり、バンプ電極２２は、本実施の形態２の
ＰＩＮダイオードが形成された半導体チップの主面にお
いて縦方向および横方向に対称に配置されている。ま
た、４個のバンプ電極２２の上面の形状は全て同一であ
り、かつ、同一の面積を有している。さらに、その半導
体基板１の裏面から４個のバンプ電極２２の上面までの
高さはすべて同一である。なお、ここでいう同一とは、
バンプ電極２２の形成に用いる製造装置による製造誤差
などの誤差を含むものとする。また、半導体基板１の主
面（平面）におけるバンプ電極２２の面積は、カソード
電極１９の面積よりも相対的に小さいものである。
【００７１】図１７および図１８に示した本実施の形態
２のＰＩＮダイオードにおいては、前記実施の形態１に
おいて図１〜図３を用いて示した可変容量ダイオードの
場合と同様に、ワイヤおよびリードを用いていない。ま
た、本実施の形態２のＰＩＮダイオードにおいては、そ
の仕様に合わせて半導体基板１の厚さを任意に加工する
ことができる。そのため、本実施の形態２のＰＩＮダイ
オードは、従来のダイオードに比べて、高さ方向におい
て小型化することが可能である。
【００７２】また、本実施の形態２のＰＩＮダイオード
においては、前記実施の形態１の可変容量ダイオードと
同様に、ワイヤおよびリードを用いていないことから、
ワイヤおよびリードで発生するインダクタンスおよび容
量を考慮する必要がなくなる。すなわち、本実施の形態
２のＰＩＮダイオードを用いる高周波モジュールの高周
波動作時におけるインダクタンスおよび容量を低減する
ことができる。これにより、そのインダクタンスおよび
容量に起因した損失を小さくすることができ、数ＧＨｚ
帯での高周波特性を向上することができる。
【００７３】さらに、本実施の形態２のＰＩＮダイオー
ドにおいては、前記実施の形態１の可変容量ダイオード
の場合と同様に、同一の上面形状および同一の面積を有
する４個のバンプ電極２２が半導体チップの一主面にお
いて縦方向および横方向に対称に配置されている。これ
により、セルフアライン実装法により本実施の形態２の
ＰＩＮダイオードを実装基板に実装する際に、各バンプ
電極２２において溶融したはんだの表面張力に差が生じ
ることを防ぐことができる。すなわち、その表面張力の
差に起因する一方の電極が実装基板より離脱してしまう
現象の発生を防ぐことができる。
【００７４】図２０は、上記した本実施の形態２のＰＩ
Ｎダイオードをアンテナ切替回路に用いた場合の、その
回路図である。
【００７５】図２０に示したアンテナ切替回路において
は、アンテナＡＮＴを、端子ＴＸにつながる送信用回路
（図示は省略）と端子ＲＸにつながる受信用回路（図示
は省略）とで共用している。
【００７６】図２０に示したアンテナ切替回路は、送信
時においては、端子ＶＣより切替電流を入力し、ＰＩＮ
ダイオードＤ3をオンさせる。また、マイクロストリッ
プ線路Ｚ0は、受信時において受信用回路とのインピー
ダンス整合が取れるように、アンテナインピーダンスと
同じとし、その線路長は、送信波長の約１／４程度とな
るようにする。受信時においては、端子ＶＣより入力す
る切替電流を切り、ＰＩＮダイオードＤ3をオフさせる
ことにより、送信用回路をアンテナより切り離すもので
ある。
【００７７】図２１は、上記した本実施の形態２のＰＩ
Ｎダイオードの製造工程の一例を示した製造フロー図で
ある。以下、この製造フロー図に従って、本実施の形態
２のＰＩＮダイオードの製造方法を説明する。
【００７８】工程Ｐ２Ａは、前記実施の形態１において
図６に示した工程Ｐ１Ａと同様である。
【００７９】その後、工程Ｐ２Ｂにより、気相成長法を
用いてｎ型低抵抗層２上にｐｉｎ接合のｉ層となるイン
トリンシックなエピタキシャル層３Ａ（第５半導体層）
を形成する（図２２）。このイントリンシックなエピタ
キシャル層３Ａは、たとえばその膜厚を約２０μｍ、抵
抗率を約５００Ωｃｍとすることを例示できる。
【００８０】ここで、ＰＩＮダイオードにおいては、た
とえば昭和６０年１２月１日、ＱＣ出版株式会社発行、
Ｊｏｓｅｐｈ Ｆ．Ｗｈｉｔｅ著、「マイクロ波半導体
応用工学」、ｐ５０〜ｐ５２に記載されているように、
ｗをｉ層の厚さとし、μAPを電子とホールの実効平均速
度とし、τをｉ層内のキャリアの寿命時間とし、Ｉをバ
イアス電流とし、ＲをＰＩＮダイオードのオン抵抗とし
た場合に、Ｒ＝ｗ2／（２・μAP・τ・Ｉ）となる関係
式があり、ＰＩＮダイオードのオン抵抗Ｒはｉ層の厚さ
ｗの２乗に比例して増加するものである。本実施の形態
２のＰＩＮダイオードにおいては、この関係式と製造す
るＰＩＮダイオードの特性とに基づいて、上記のエピタ
キシャル層３Ａの膜厚を設定することにより、ＰＩＮダ
イオードのオン抵抗を低減することができる。
【００８１】次に、工程Ｐ２Ｃにより、たとえば熱酸化
法を用いてエピタキシャル層３Ａの表面に膜厚約５５０
ｎｍの酸化シリコン膜４（第１絶縁膜）を形成する。続
いて、フォトレジスト膜をマスクにしたエッチングによ
り酸化シリコン膜４をエッチングし、次工程であるｐ+
型拡散層１４形成のための開口部を形成する。
【００８２】続いて、工程Ｐ２Ｄにより、上記した開口
部からエピタキシャル層３Ａへポリボロンフィルム（Po
lyboron Film；ＰＢＦ）を用いてＢ（ホウ素）をドーピ
ングした後、半導体基板１に対して約１０５０℃の熱処
理を施すことにより、ドーピングしたＢを拡散させｐ+
型拡散層１４を形成する（図２３）。
【００８３】次に、酸化シリコン膜４を除去した後、工
程Ｐ２Ｅにより、フォトレジスト膜をマスクにしたプラ
ズマエッチングによりエピタキシャル層３Ａをエッチン
グし、エピタキシャル層３Ａを選択的に残す（図２
４）。ここで、その残ったエピタキシャル層３Ａのう
ち、ｐ+型拡散層１４の下部のエピタキシャル層３Ａを
エピタキシャル層３Ｂとし、ｐ+型拡散層１４から離間
した領域（第１領域）の他方をエピタキシャル層３Ｃと
する。これにより、ｐ+型拡散層１４、エピタキシャル
層３Ｂおよびｎ型低抵抗層２によるｐｉｎ接合（ＰＩＮ
ダイオード素子）を形成することができる。また、カソ
ード電極１９（図１８参照）と電気的に接続するバンプ
電極２２（図１８参照）を形成する領域（エピタキシャ
ル層３Ｃ）を形成することができる。さらに、アノード
電極１８（図１８参照）が形成される領域（エピタキシ
ャル層３Ｂおよびｐ+型拡散層１４）とカソード電極１
９と電気的に接続するバンプ電極２２が形成される領域
（エピタキシャル層３Ｃ）とを電気的に分離することが
できる。
【００８４】次に、工程Ｐ２Ｆにより、半導体基板１上
に熱酸化法にて酸化シリコン膜を形成する。続いて、そ
の酸化シリコン膜の上部に、たとえばＣＶＤ法によりＰ
ＳＧ（Phospho Silicate Glass）膜を堆積することによ
り、酸化シリコン膜およびＰＳＧ膜からなる中間保護膜
１６（第１絶縁膜）を形成する。
【００８５】次に、フォトレジスト膜（図示は省略）を
マスクとして中間保護膜１６をエッチングすることによ
り、ｐ+型拡散層１４に達する開口部１６Ｃ（第１開口
部）およびｎ型低抵抗層２に達する開口部１６Ｄを形成
する（図２５）。
【００８６】上記した開口部１６Ｃ、１６Ｄを形成する
に当たって、開口部１６Ｄの開口面積は、本実施の形態
２のＰＩＮダイオードが形成される半導体チップ（半導
体基板１）の大きさの範囲内において、開口部１６Ｃの
開口面積より可能な限り大きくなるように設計する。こ
れにより、後の工程において形成され、開口部１６Ｄに
おいてｎ型低抵抗層２と電気的に接触するカソード電極
１９とｎ型低抵抗層２との接触抵抗を低減することがで
きる。また、本実施の形態２のＰＩＮダイオードを高周
波モジュールに用いた場合においては、その高周波モジ
ュールの高周波抵抗はアノード電極１８とｎ型低抵抗層
２との接触面積（開口部１６Ｃの開口面積）に反比例す
ることから、その接触面積を可能な限り大きくすること
で、高周波抵抗を低減することが可能となる。
【００８７】次に、工程Ｐ２Ｇにより、たとえばスパッ
タリング法にて半導体基板１上にアルミニウム（Ａｌ）
合金あるいはＷ（タングステン）などのメタル膜を堆積
する。さらに続けて、そのＡｌ膜をパターニングするこ
とにより、開口部１６Ｃにおいてｐ+型拡散層１４と電
気的に接続するアノード電極１８および開口部１６Ｄに
おいてｎ型低抵抗層２と電気的に接続するカソード電極
１９を形成する（図２６）。この時、アノード電極１８
とカソード電極１９との間隔は、本実施の形態２のＰＩ
Ｎダイオードの定格耐圧が維持できる範囲内で可能な限
り小さくする。
【００８８】上記したようにカソード電極１９は、開口
部１６Ｄにおいて直接ｎ型低抵抗層２と接続し、エピタ
キシャル層３Ｃの上部の中間保護膜１６へと延在してい
る。そのため、エピタキシャル層３Ｃにｎ型不純物を導
入することによりｎ型低抵抗層２とエピタキシャル層３
Ｃの上部のカソード電極１９とを電気的に接続する引出
し層を形成する場合に比べて、工程を簡略化することが
できる。また、本実施の形態２においては、その引出し
層を形成しないことから、イントリンシックなエピタキ
シャル層３Ｃがｎ型不純物により汚染されることを防ぐ
ことができる。
【００８９】次に、工程Ｐ２Ｈにより、たとえばＣＶＤ
法にて半導体基板１上に窒化シリコン（Ｓｉ3Ｎ4）膜を
堆積する。続いて、フォトレジスト膜（図示は省略）を
マスクとしてその窒化シリコン膜をエッチングすること
により、最終保護膜２０を形成する（図２７）。
【００９０】次に、工程Ｐ２Ｉにより、たとえばＴｉ−
Ｐｄ膜を半導体基板１上に蒸着することによりバンプ電
極用下地膜２１を形成する（図２８）。続いて、そのバ
ンプ電極用下地膜上にフォトレジスト膜を塗布し、その
フォトレジスト膜に選択的な開口を施すことにより、バ
ンプ電極２２の形成領域を形成する。続けて、工程Ｐ２
Ｊにより、そのバンプ電極２２の形成領域に、バンプ電
極２２を形成する。このバンプ電極２２は、前記実施の
形態１の可変容量ダイオードの場合と同様に、本実施の
形態２のＰＩＮダイオードを実装する箇所に形成された
電極の材質に合わせてその材質を選択するものであり、
たとえばその実装箇所の電極が金（Ａｕ）である場合に
は、バンプ電極２２の形成領域にめっき法により銅（Ｃ
ｕ）膜を堆積した後、さらにその銅膜の表面にめっき法
にて金（Ａｕ）膜を堆積することにより、バンプ電極２
２を形成することができる。または、めっき法にてニッ
ケル（Ｎｉ）膜を堆積した後、そのニッケル膜の表面に
めっき法にて金膜を堆積することで形成してもよい。ま
た、実装箇所の電極がはんだから形成されている場合に
は、バンプ電極２２をはんだから形成することができ
る。
【００９１】その後、工程Ｐ２Ｋにより、上記バンプ電
極２２が形成された領域以外のフォトレジスト膜および
バンプ電極用下地膜２１を除去した後、ダイシングによ
り半導体基板１を個々の半導体チップへと分離すること
により、図１７〜図１９に示した本実施の形態２のＰＩ
Ｎダイオードが形成される。さらに、工程Ｐ２Ｌによ
り、本実施の形態２のＰＩＮダイオードを実装基板にフ
ェイスダウンボンディングにより実装することにより、
高周波モジュールを製造することができる。
【００９２】なお、前記実施の形態１において図１６
（ａ）、（ｂ）を用いて説明した場合と同様に、本実施
の形態２のＰＩＮダイオードにおいても、樹脂封止型の
ダイオードとして用いることが可能である。
【００９３】（実施の形態３）本実施の形態３の半導体
装置は、前記実施の形態２のＰＩＮダイオードにおける
ｐｉｎ接合形成領域を分離することにより、１個のパッ
ケージ内に２素子のＰＩＮダイオードを形成したもので
ある。その他の部材および構造については前記実施の形
態２のＰＩＮダイオードと同様であるので、それら同様
の部材および構造についての説明は省略する。
【００９４】図２９は本実施の形態３のＰＩＮダイオー
ドを示す平面図であり、図３０は図２９中のＤ−Ｄ線に
おける断面図であり、図３１は図３０のＺ−Ｚ線に沿っ
て切断した場合の平面図である。図３２は図２９中のＥ
−Ｅ線における断面図である。
【００９５】本実施の形態３のＰＩＮダイオードは、ｐ
ｉｎ接合（ＰＩＮダイオード素子）を形成するｎ型低抵
抗層２、イントリンシックなエピタキシャル層３Ｂおよ
びｐ +型拡散層１４が溝３０によって電気的に分離され
ている。すなわち、本実施の形態３においては、溝３０
（第１溝部）を形成したことにより、前記実施の形態２
のＰＩＮダイオードのパッケージと同じ大きさのパッケ
ージ内に、図３３に示すような２個のＰＩＮダイオード
素子のカソード側が電気的に接続された構成のＰＩＮダ
イオードを形成することができる。これにより、本実施
の形態３のＰＩＮダイオードを用いて高周波モジュール
を形成する場合には、その高周波モジュールの大きさを
前記実施の形態１、２の場合よりも小型化することがで
きる。また、上記の高周波モジュールを用いて製造され
る移動体通信機器または高速データ通信機器などについ
ても、その筐体をさらに小型化することが可能となる。
【００９６】また、１個のパッケージ内に３素子のＰＩ
Ｎダイオードを形成することも可能である。図３４は３
素子のＰＩＮダイオードを形成した場合の一例を示す平
面図であり、図３５は図３４中のＤ−Ｄ線における断面
図であり、図３６は図３４のＡ−Ａ線における断面図で
ある。また、図３７は図３６のＺ−Ｚ線に沿って切断し
た平面図であり、図３８は図３４中のＧ−Ｇ線における
断面図である。
【００９７】図３４に示すように、図２９におけるカソ
ード電極１９を溝３０Ａ（第２溝部）により２個に分離
し、その一方をアノード電極１９Ａとし、アノード電極
１９Ａの下部にＰＩＮダイオード素子を形成することに
より、１個のパッケージ内に３素子のＰＩＮダイオード
を形成することが可能となる。
【００９８】図３６〜図３８に示すように、アノード電
極１９Ａの下部においては、イントリンシックなエピタ
キシャル層３Ｃの上部に、図３２中に示したｐ+型拡散
層１４と同様のｐ+型拡散層１４が形成されている。こ
のｐ+型拡散層１４、エピタキシャル層３Ｃおよびｎ型
低抵抗層２により、図２９〜図３２を用いて説明した２
個のＰＩＮダイオード素子の他に３個目のＰＩＮダイオ
ード素子を形成することができる。この時、図３９に示
すように、これら３個のＰＩＮダイオード素子は、それ
ぞれのカソード側が電気的に接続された構成となる。
【００９９】（実施の形態４）本実施の形態４の半導体
装置は、たとえば移動体通信機器や高速データ通信機器
などの高周波信号検波回路に用いられるショットキバリ
アダイオードである。このショットキバリアダイオード
も、前記実施の形態１の可変容量ダイオードおよび前記
実施の形態２、３のＰＩＮダイオードと同様にフェイス
ダウンボンディングにより実装基板に実装することで用
いることができる。
【０１００】図４０は、本実施の形態４のショットキバ
リアダイオードを示す平面図であり、図４１は図４０中
のＡ−Ａ線における断面図である。また、図４２は、図
４１中のＺ−Ｚ線に沿った平面図である。
【０１０１】ｐ型の導電型を有する半導体基板１の主面
（素子形成面）には、ｎ型低抵抗層２（半導体層）が形
成され、ｎ型低抵抗層２の上部にはｎ型エピタキシャル
層３３Ａ（第８半導体層）、３３Ｂ（第９半導体層）が
形成されている。また、ｎ型エピタキシャル層３３Ａに
はｐ+型拡散層１４（第４半導体層）がドーナツ状に形
成されている。
【０１０２】ｎ型エピタキシャル層３３Ａおよびｐ+型
拡散層１４の上部には中間保護膜１６（第１絶縁膜）が
形成され、この中間保護膜１６の上部にアノード電極１
８（第２電極）が形成されている。アノード電極１８
は、中間保護膜１６に形成された開口部１６Ｃ（第１開
口部）においてｎ型エピタキシャル層３３Ａおよびｐ+
型拡散層１４と直接接続され、アノード電極１８はｎ型
エピタキシャル層３３Ａとショットキー接触している。
また、カソード電極１９（第１電極）は、ｎ型エピタキ
シャル層３３Ａとｎ型エピタキシャル層３３Ｂとの間の
領域（第２領域）の中間保護膜１６に形成された開口部
１６Ｄ（第２開口部）においてｎ型低抵抗層２と直接接
続しており、ｎ型エピタキシャル層３３Ｂの上部へと延
在している。
【０１０３】アノード電極１８の上部にはバンプ電極用
下地膜２１を介してバンプ電極２２が形成されている。
また、アノード電極１８の上部以外に形成されたバンプ
電極２２は、ｎ型エピタキシャル層３３Ｂの上部にてバ
ンプ電極用下地膜２１を介してカソード電極１９と電気
的に接続している。
【０１０４】前記実施の形態１の可変容量ダイオードお
よび前記実施の形態２のＰＩＮダイオードの場合と同様
に、本実施の形態４においても、バンプ電極２２はショ
ットキバリアダイオードが形成された半導体チップの主
面の四隅に配置され、かつ、Ｂ−Ｂ線（図４０参照）お
よびＣ−Ｃ線（図４０参照）について対称に配置されて
いる。つまり、バンプ電極２２は、本実施の形態４のシ
ョットキバリアダイオードが形成された半導体チップの
一主面において縦方向および横方向に対称に配置されて
いる。また、４個のバンプ電極２２の上面の形状は全て
同一であり、かつ、同一の面積を有している。さらに、
その半導体基板１の裏面から４個のバンプ電極２２の上
面までの高さはすべて同一である。
【０１０５】図４０および図４１に示した本実施の形態
４のショットキバリアダイオードにおいては、前記実施
の形態１の可変容量ダイオードおよび前記実施の形態２
のＰＩＮダイオードの場合と同様にワイヤおよびリード
を用いていない。また、本実施の形態４のショットキバ
リアダイオードにおいては、その仕様に合わせて半導体
基板１の厚さを任意に加工することができる。そのた
め、本実施の形態４のショットキバリアダイオードは、
従来のダイオードに比べて、高さ方向において小型化す
ることが可能である。
【０１０６】また、本実施の形態４のショットキバリア
ダイオードにおいては、前記実施の形態１の可変容量ダ
イオードおよび前記実施の形態２のＰＩＮダイオードと
同様に、ワイヤおよびリードを用いていないことから、
ワイヤおよびリードで発生するインダクタンスおよび容
量を考慮する必要がなくなる。さらに、本実施の形態４
のショットキバリアダイオードをフェイスダウンボンデ
ィングにより実装基板に実装することで用いる場合に
は、樹脂封止して用いる場合の封止材の容量を考慮する
必要がなくなる。すなわち、本実施の形態４のショット
キバリアダイオードを用いる高周波モジュールの高周波
動作時におけるインダクタンスおよび容量を低減するこ
とができる。これにより、そのインダクタンスおよび容
量に起因した損失を小さくすることができ、数ＧＨｚ帯
での高周波特性を向上することができる。
【０１０７】さらに、本実施の形態４のショットキバリ
アダイオードにおいては、前記実施の形態１の可変容量
ダイオードおよび前記実施の形態２のＰＩＮダイオード
の場合と同様に、同一の上面形状および同一の面積を有
する４個のバンプ電極２２が半導体チップの一主面にお
いて縦方向および横方向に対称に配置されている。これ
により、セルフアライン実装法により本実施の形態４の
ショットキバリアダイオードを実装基板に実装する際
に、各バンプ電極２２において溶融したはんだの表面張
力に差が生じることを防ぐことができる。すなわち、そ
の表面張力の差に起因する一方の電極が実装基板より離
脱してしまう現象の発生を防ぐことができる。
【０１０８】（実施の形態５）本実施の形態５の半導体
装置は、前記実施の形態１において説明した可変容量ダ
イオード（図１〜図３参照）の変形例である。
【０１０９】図４３は、上記した本実施の形態５の可変
容量ダイオードの製造工程の一例を示した製造フロー図
である。以下、この製造フロー図に従って、本実施の形
態５の可変容量ダイオードの製造方法を説明する。
【０１１０】本実施の形態５の可変容量ダイオードの製
造工程は、前記実施の形態１において説明した工程Ｐ１
Ｊ（図６参照）の最終保護膜２０を形成する工程（図１
４参照）までは同様である。その後、工程Ｐ１Ｋ２によ
り、たとえばＴｉ膜をスパッタリング法により堆積する
ことで第１下地膜２１Ａを形成する。続いて、その第１
下地膜２１Ａ上に、たとえばＰｄ膜をスパッタリング法
により堆積することで第２下地膜２１Ｂを形成し、第１
下地膜２１Ａおよび第２下地膜２１Ｂからなるバンプ電
極用下地膜２１を形成する（図４４）。この時、後の工
程にてバンプ電極用下地膜２１上に形成するバンプ電極
の材質に合わせて第１下地膜２１Ａおよび第２下地膜２
１Ｂの材質を選択するものであるが、これについては次
のバンプ電極を形成する工程のところで説明する。
【０１１１】次に、バンプ電極用下地膜２１上にフォト
レジスト膜を塗布し、そのフォトレジスト膜に選択的な
開口を施すことにより、バンプ電極の形成領域を形成す
る。続いて、工程Ｐ１Ｌ２により、そのバンプ電極の形
成領域にめっき法により銅膜を堆積した後、さらにその
銅膜の表面にめっき法にて金膜を堆積することにより、
バンプ電極２２を形成する。この金膜は、その下部の銅
膜の酸化を防ぐ目的で形成するものである。なお、図４
５は、本実施の形態５の可変容量ダイオードが形成され
る領域を示す要部平面図であり、図４６は、図４５中の
Ａ−Ａ線における断面図である。この時、バンプ電極２
２は、本実施の形態５の可変容量ダイオードが形成され
た半導体チップとなる領域の主面内において縦方向およ
び横方向に対称に配置されているものである。また、そ
の半導体チップとなる領域の主面内における２個のバン
プ電極２２の上面の形状は同一であり、かつ、同一の面
積を有するものである。さらに、その半導体基板１の裏
面から２個のバンプ電極２２の上面までの高さはすべて
同一である。なお、ここでいう同一とは、バンプ電極２
２の形成に用いる製造装置による製造誤差などの誤差を
含むものとする。本実施の形態５においては、上記半導
体チップとなる領域の主面内において２個のバンプ電極
２２を形成する場合について例示したが、前記実施の形
態１において図１に示したように、４個のバンプ電極２
２を半導体チップとなる領域の主面内において縦方向お
よび横方向に対称になるように配置してもよい。
【０１１２】ここで、このバンプ電極２２は、バンプ電
極の形成領域にめっき法によりニッケル膜を堆積した
後、さらにそのニッケル膜の表面にめっき法にて金膜ま
たはスズ（Ｓｎ）膜を堆積することで形成することもで
きる。この場合には、上記第２下地膜２１Ｂをニッケル
膜または金膜より形成する。また、本実施の形態５の可
変容量ダイオードを実装する箇所に形成された電極がは
んだから形成されている場合には、バンプ電極２２をは
んだから形成することができる。
【０１１３】続いて、前記実施の形態１において説明し
た工程Ｐ１Ｍ（図６参照）と同様の工程により、バンプ
電極２２が形成された領域以外のフォトレジスト膜およ
びバンプ電極用下地膜２１を除去する（図４５および図
４６）。
【０１１４】次に、図４７〜図４９に示すように、ウェ
ハ状態の半導体基板１の裏面にダイシング用のウェハシ
ートＷＳ１を添付した後、ダイシングブレードＤＢ１を
用いたハーフカット法により半導体基板１を個々の半導
体チップ形成領域に区画する分割領域に溝部（第１の溝
部）１Ａを形成する（工程Ｐ１Ｏ）。ここで、図４７
は、工程Ｐ１Ｏにおける半導体基板１の全体を示す斜視
図である。この時、ダイシングブレードＤＢ１として
は、刃の幅が約４０〜５０μｍのダイシングブレードを
用いることを例示でき、その際に形成される溝部１Ａの
幅は、約５０〜６０μｍとなる。また、溝部１Ａは、そ
の下面がｎ型低抵抗層２よりも低くなるように形成する
ものとし、たとえば溝部１Ａの下面がｎ型低抵抗層２よ
りも３０〜４０μｍ程度深いところに位置するようにす
る。
【０１１５】次に、工程Ｐ１Ｐにより、スピン塗布法を
用いて半導体基板１上に感光性ポリイミド樹脂膜ＰＩを
塗布し、溝部１Ａを感光性ポリイミド樹脂膜（絶縁膜）
ＰＩで埋め込む（図５０）。この時、感光性ポリイミド
樹脂膜ＰＩは、バンプ電極２２の上面にも堆積するが、
バンプ電極２２が完全に前記感光性ポリイミド樹脂膜Ｐ
Ｉに埋まりきらないようにする。この感光性ポリイミド
樹脂膜ＰＩを形成することにより、バンプ電極２２の周
囲を感光性ポリイミド樹脂膜ＰＩで固めることになるの
で、本実施の形態５の可変容量ダイオードの実装時にお
いて、バンプ電極２２に働く応力を緩和することができ
る。それにより、本実施の形態５の可変容量ダイオード
の実装不良などの不具合を防ぐことが可能となる。
【０１１６】次に、工程Ｐ１Ｑにより、バンプ電極２２
上の感光性ポリイミド樹脂膜ＰＩが露出するようなマス
クを用いて半導体基板１の主面を露光して前記マスクで
覆われていない感光性ポリイミド樹脂膜ＰＩを露光させ
る。その後、所定のエッチング液でバンプ電極２２上の
感光性ポリイミド樹脂膜ＰＩを除去する。
【０１１７】本実施の形態５においては、感光性ポリイ
ミド樹脂膜ＰＩを用いることを例示したが、感光性でな
いポリイミド樹脂膜を用いることも可能である。そのよ
うな場合には、半導体基板１上にポリイミド樹脂膜を塗
布した後、たとえばアッシング法によりそのポリイミド
樹脂膜の全体を表面から所定量だけ削り取る。これによ
り、バンプ電極２２上のポリイミド樹脂膜を除去するこ
とができ、かつバンプ電極２２が完全にポリイミド樹脂
膜に埋まりきらないようにすることができる（図５
１）。
【０１１８】次に、図５２〜図５４に示すように、工程
Ｐ１Ｒにより、たとえば約３５０℃の熱処理によって感
光性ポリイミド樹脂膜ＰＩを硬化させる。続いて、半導
体基板１の裏面よりウェハシートＷＳ１を剥がした後、
工程Ｐ１Ｓにより、たとえばグラインディング法で半導
体基板１の裏面を研削し、半導体基板１の裏面からバン
プ電極２２の上面までの高さを３００μｍ程度にする。
【０１１９】次に、半導体基板１の裏面にダイシング用
のウェハシートＷＳ２を添付した後、ダイシングブレー
ドＤＢ２を用いたダイシング法により、半導体基板１を
個々の半導体チップ形成領域に区画する分割領域にウェ
ハシートＷＳ２に達する溝部（第２の溝部）１Ｂを形成
する。続いて、ウェハシートＷＳ２を半導体基板１の裏
面より剥がし、半導体基板１を個々の半導体チップに分
割することにより、本実施の形態５の可変容量ダイオー
ドを形成する（工程Ｐ１Ｍ２）。この時、ダイシングブ
レードＤＢ２としては、刃の幅が上記ダイシングブレー
ドＤＢ１の刃の幅よりも小さいものを用いる。たとえ
ば、ダイシングブレードの刃の幅が約２０μｍであった
場合には、溝部１Ｂの幅は約３０μｍとなる。その結
果、個々の半導体チップにおいては、その側面において
ｎ型低抵抗層２、ｎ-型エピタキシャル層３およびチャ
ネルストッパ層１７が感光性ポリイミド樹脂膜ＰＩに覆
われることになる。これにより、半導体チップの側面よ
りｎ型低抵抗層２、ｎ-型エピタキシャル層３およびチ
ャネルストッパ層１７が露出することを防ぎ、これらの
半導体層が他の導電領域に短絡してしまう不具合を防ぐ
ことができる。また、上記半導体チップの側面におい
て、感光性ポリイミド樹脂膜ＰＩは少なくともｎ型低抵
抗層２、ｎ-型エピタキシャル層３およびチャネルスト
ッパ層１７の全体は覆っているので、上記工程Ｐ１Ｏ
（図４３参照）による切断面（溝部１Ａ（図４７〜図４
９参照））より半導体チップ内に水分が浸入することを
防ぐことができる。これにより、本実施の形態５の可変
容量ダイオードの特性が劣化することを防ぐことができ
るので、その信頼性を向上することができる。
【０１２０】また、本実施の形態５によれば、半導体基
板１の主面（素子形成面）上を感光性ポリイミド樹脂膜
ＰＩが覆っているので、本実施の形態５の可変容量ダイ
オードを実装基板へ実装した後において、その可変容量
ダイオードと実装基板との間の隙間をアンダーコート材
で満たすことによって可変容量ダイオードの汚染を防ぐ
必要がなくなる。その結果、本実施の形態５の可変容量
ダイオードを利用するユーザー側で前記アンダーコート
材を用意する必要がなくなるので、そのユーザー側にお
ける材料コストを低減することが可能となる。さらに、
バンプ電極２２の側面の周囲を感光性ポリイミド樹脂膜
ＰＩで覆うため、バンプ電極２２にかかる応力を緩和お
よび低減することができる。
【０１２１】また、本実施の形態５によれば、ウェハ状
態の半導体基板１を個々の半導体チップに分割する前に
感光性ポリイミド樹脂膜ＰＩの塗布を行うので、寸法精
度よく半導体チップ（可変容量ダイオード）を形成する
ことが可能となる。また、ウェハ状態の半導体基板１に
対して感光性ポリイミド樹脂膜ＰＩの塗布を行うことか
ら、個々の半導体チップに対して樹脂封止を行う場合に
比べて製造工程を短縮でき、かつ感光性ポリイミド樹脂
膜ＰＩの使用効率を向上することができる。
【０１２２】また、本実施の形態５によれば、半導体基
板１を個々の半導体チップに分割する前に個々の半導体
チップの特性を検査することができる。この検査により
良品と判断された半導体チップの位置を記録しておくこ
とにより、半導体基板１を個々の半導体チップに分割し
た後において、良品の半導体チップのみをピックアップ
することが可能となる。これにより、良品の半導体チッ
プを選別する機構を簡略化することが可能となり、その
機構への設備投資を抑制することが可能となる。
【０１２３】ところで、本実施の形態５では、上記した
工程Ｐ１Ｏ（図４３参照）のように、ダイシングブレー
ドＤＢ１を用いたハーフカット法によって溝部１Ａを形
成する場合（図４７〜図４９参照）について例示した
が、他の方法によって溝部１Ａを形成することも可能で
ある。たとえば、前記実施の形態１において説明した工
程Ｐ１Ｉ（図６参照）と工程Ｐ１Ｊ（図６参照）との間
で、ウェットエッチング法により溝部１Ａを形成するこ
とができる（図５５）。この場合、工程Ｐ１Ｊによっ
て、最終保護膜２０（図２または図１４参照）は溝部１
Ａの側面および底面にも形成されることになる。これに
より、工程Ｐ１Ｏが不要となるが、その他の製造工程に
ついては上記の本実施の形態５の製造工程と同様であ
る。
【０１２４】上記のように形成した本実施の形態５の可
変容量ダイオードは、たとえば電圧制御発振器（Voltag
e Controlled Oscillator；ＶＣＯ）に適用することが
可能であり、図５６は本実施の形態５の可変容量ダイオ
ードＤ5を適用した電圧制御発振器の回路の一例であ
る。このような電圧制御発振器は、たとえば図５７に示
すような電圧制御発振器モジュールとして用いることが
できる。図５７に示した電圧制御発振器モジュールは、
絶縁膜を積層してなる実装基板２３Ａの実装面に可変容
量ダイオードＤ5およびチップ抵抗Ｒ5が実装されること
で形成されている。実装基板２３Ａの内部には、コンデ
ンサＣ5およびインダクタＩ5などの素子が形成されてお
り、これらの素子は、実装基板２３Ａの表面および内部
（接続孔ＣＨ内）に形成された配線を介して可変容量ダ
イオードＤ5、チップ抵抗Ｒ5および端子電極２４Ａと電
気的に接続されている。このような実装基板２３Ａの実
装面は、シールドケース２５Ａによって覆われている。
【０１２５】本実施の形態５の可変容量ダイオードＤ5
においても、前記実施の形態１の可変容量ダイオードＤ
2（図５参照）と同様に、その高さをチップ抵抗Ｒ5とす
ることができる。それにより、図５７に示した電圧制御
発振器モジュールについても高さ方向で小型化すること
が可能となる。
【０１２６】図５８は、図５７に示した電圧制御発振器
モジュールにおける可変容量ダイオードＤ5の実装領域
付近を拡大して示したものであり、図５９は、図５８中
のＢ−Ｂ線における断面図である。図５８および図５９
に示すように、可変容量ダイオードＤ5は、フットプリ
ントＦＰにバンプ電極２２を接続することによりフェイ
スダウンボンディングされている。フットプリントＦＰ
は、実装基板２３Ａの表面に形成された配線Ｌ5の一部
であり、配線Ｌ5の端部に設けられている。上記したよ
うに、本実施の形態５においては、可変容量ダイオード
Ｄ5と実装基板２３Ａの表面に電圧制御発振器をなす配
線の一部である配線Ｌ51を形成して配線を効率良く配置
している。従って、図５７に示すように、電圧制御発振
器モジュールをより一層小型化することができる。ま
た、可変容量ダイオードＤ5下の実装基板２３Ａとの間
にアンダーフィルとして樹脂を充填することにより、前
記可変容量ダイオードＤ5のバンプ電極２２と前記実装
基板２３Ａの表面の配線Ｌ5とのショートを防ぐことが
でき、前記モジュールの信頼性を向上することができ
る。
【０１２７】（実施の形態６）本実施の形態６の半導体
装置は、前記実施の形態２において説明したＰＩＮダイ
オード（図１７〜図１９参照）の変形例である。
【０１２８】本実施の形態６の可変容量ダイオードの製
造工程は、前記実施の形態２において説明した工程Ｐ２
Ｈ（図２１参照）の最終保護膜２０を形成する工程（図
２７参照）までは同様である。その後、前記実施の形態
５において説明した工程Ｐ１Ｋ２（図４３参照）と同様
の工程により、第１下地膜２１Ａおよび第２下地膜２１
Ｂを形成し、第１下地膜２１Ａおよび第２下地膜２１Ｂ
からなるバンプ電極用下地膜２１を形成する（図６
０）。
【０１２９】次に、前記実施の形態５において説明した
工程Ｐ１Ｌ２（図４３参照）と同様の工程により、半導
体チップとなる領域の主面内において２個のバンプ電極
２２を形成する。なお、前記実施の形態２において図１
７に示したように、４個のバンプ電極２２を半導体チッ
プとなる領域の主面内において縦方向および横方向に対
称になるように配置してもよい。続いて、前記実施の形
態１において説明した工程Ｐ１Ｍ（図６参照）と同様の
工程により、バンプ電極２２が形成された領域以外のバ
ンプ電極用下地膜２１を除去する（図６１および図６
２）。
【０１３０】次に、前記実施の形態５において説明した
工程Ｐ１Ｏ（図４３参照）と同様の工程により、ウェハ
状態の半導体基板１の裏面にダイシング用のウェハシー
トＷＳ１を添付した後、ダイシングブレードを用いたハ
ーフカット法により半導体基板１を個々の半導体チップ
形成領域に区画する分割領域に溝部１Ａを形成する（図
６３および図６４）。この時、溝部１Ａは、その下面が
ｎ型低抵抗層２よりも低くなるように形成するものと
し、たとえば溝部１Ａの下面がｎ型低抵抗層２よりも３
０〜４０μｍ程度深いところに位置するようにする。
【０１３１】次に、前記実施の形態５において説明した
工程Ｐ１Ｐ（図４３参照）と同様の工程により、半導体
基板１上に感光性ポリイミド樹脂膜ＰＩを塗布し、溝部
１Ａを感光性ポリイミド樹脂膜ＰＩで埋め込む（図６
５）。続いて、前記実施の形態５において説明した工程
Ｐ１Ｑ（図４３参照）と同様の工程により、バンプ電極
２２上の感光性ポリイミド膜ＰＩが露出するマスクを用
いて半導体基板１の主面を露光して前記マスクで覆われ
ていない感光性ポリイミド膜ＰＩを感光させる。そし
て、所定のエッチング液でバンプ電極２２上の感光性ポ
リイミド樹脂膜ＰＩを除去する（図６６）。なお、本実
施の形態６においても、前記実施の形態５と同様に感光
性ポリイミド樹脂膜ＰＩを用いることを例示したが、感
光性でないポリイミド樹脂膜を用いることも可能であ
る。
【０１３２】続いて、前記実施の形態５において説明し
た工程Ｐ１Ｒ（図４３参照）と同様の工程により、感光
性ポリイミド樹脂膜ＰＩを硬化させる。続いて、半導体
基板１の裏面よりウェハシートＷＳ１を剥がした後、た
とえばグラインディング法で半導体基板１の裏面を研削
し、半導体基板１の裏面からバンプ電極２２の上面まで
の高さを３００μｍ程度にする。
【０１３３】次に、半導体基板１の裏面にダイシング用
のウェハシートＷＳ２を添付した後、前記実施の形態５
において説明した工程Ｐ１Ｍ２（図４３参照）と同様の
工程により、ダイシング法により、半導体基板１を個々
の半導体チップ形成領域に区画する分割領域にウェハシ
ートＷＳ２に達する溝部１Ｂを形成する。この時用いる
ダイシングブレードは、上記溝部１Ａを形成する際に用
いたダイシングブレードよりも刃の幅が小さいものとす
る。その結果、個々の半導体チップにおいては、その側
面においてｎ型低抵抗層２が感光性ポリイミド樹脂膜Ｐ
Ｉに覆われることになる。これにより、半導体チップの
側面よりｎ型低抵抗層２が露出することを防ぎ、ｎ型低
抵抗層２が他の導電領域に短絡してしまう不具合を防ぐ
ことができる。また、上記半導体チップの側面におい
て、感光性ポリイミド樹脂膜ＰＩは少なくともｎ型低抵
抗層２の全体を覆っているので、上記溝部１Ａ（図６３
および図６４参照）より半導体チップ内に水分が浸入す
ることを防ぐことができる。これにより、本実施の形態
６のＰＩＮダイオードの特性が劣化することを防ぐこと
ができるので、その信頼性を向上することができる（図
６７および図６８）。続いて、ウェハシートＷＳ２を半
導体基板１の裏面より剥がし、半導体基板１を個々の半
導体チップに分割することにより、本実施の形態６のＰ
ＩＮダイオードを形成する。
【０１３４】ところで、本実施の形態６では、ハーフカ
ット法によって溝部１Ａを形成する場合（図６３および
図６４参照）について例示したが、前記実施の形態５で
例示したようなウェットエッチング法を用いることも可
能である。この場合、前記実施の形態２において説明し
た工程Ｐ２Ｇ（図２１参照）と工程Ｐ２Ｈ（図２１参
照）との間で、ウェットエッチング法により溝部１Ａを
形成することができる（図６９）。この場合、工程Ｐ２
Ｈによって、最終保護膜２０（図１８または図２７参
照）は溝部１Ａの側面および底面にも形成されることに
なる。これにより、ハーフカット法によって溝部１Ａを
形成する工程は不要となるが、その他の製造工程につい
ては上記の本実施の形態５の製造工程と同様である。
【０１３５】上記のような本実施の形態６においても、
前記実施の形態５と同じ効果を得ることが可能となる。
【０１３６】（実施の形態７）本実施の形態７の半導体
装置は、前記実施の形態３において説明したＰＩＮダイ
オード（図２９〜図３３参照）および前記実施の形態６
において説明したＰＩＮダイオード（図６７および図６
９参照）の変形例である。
【０１３７】図７０は本実施の形態７のＰＩＮダイオー
ドを示す平面図である。また、図７１は図７０中のＡ−
Ａ線における断面図であり、図７２は図７０中のＢ−Ｂ
線における断面図である。
【０１３８】本実施の形態７のＰＩＮダイオードは、前
記実施の形態３のＰＩＮダイオードと同様に、ｐｉｎ接
合（ＰＩＮダイオード素子）を形成するｎ型低抵抗層
２、イントリンシックなエピタキシャル層３Ｂおよびｐ
+型拡散層１４を溝３０によって電気的に分離すること
により、前記実施の形態６のＰＩＮダイオードのパッケ
ージと同じ大きさのパッケージ内に２個のＰＩＮダイオ
ード素子を形成することを可能としている。
【０１３９】また、本実施の形態７のＰＩＮダイオード
は、前記実施の形態６のＰＩＮダイオードと同様に、半
導体チップの側面においてｎ型低抵抗層２が感光性ポリ
イミド樹脂膜ＰＩに覆われることになる。そのため、本
実施の形態７のＰＩＮダイオードにおいても、前記実施
の形態６と同じ効果を得ることが可能である。
【０１４０】また、前記実施の形態３と同様に、本実施
の形態７においても１個のパッケージ内に３素子のＰＩ
Ｎダイオードを形成することも可能である。図７３は３
素子のＰＩＮダイオードを形成した場合の一例を示す平
面図であり、図７４は図７３中のＢ−Ｂ線における断面
図であり、図７５は図７３のＡ−Ａ線における断面図で
あり、図７６は図７３中のＣ−Ｃ線における断面図であ
る。本実施の形態７においても、図７０におけるカソー
ド電極１９を溝３０Ａにより２個に分離し、その一方を
アノード電極１９Ａとし、アノード電極１９Ａの下部に
ＰＩＮダイオード素子を形成することにより、１個のパ
ッケージ内に３素子のＰＩＮダイオードを形成すること
が可能となる。
【０１４１】上記のような本実施の形態７においても、
前記実施の形態５および前記実施の形態６と同じ効果を
得ることが可能となる。
【０１４２】（実施の形態８）本実施の形態８の半導体
装置は、前記実施の形態４において説明したショットキ
バリアダイオード（図４０〜図４２参照）の変形例であ
る。
【０１４３】図７７は、本実施の形態８のショットキバ
リアダイオードを示す平面図であり、図７８は図７７中
のＡ−Ａ線における断面図である。
【０１４４】図７７および図７８に示すように、本実施
の形態８のショットキバリアダイオードは、前記実施の
形態４のショットキバリアダイオードに対して、たとえ
ば前記実施の形態５で示した溝部１Ａ（図４７〜図４９
参照）と同様の溝部１Ａを形成し、この溝部１Ａを感光
性ポリイミド樹脂膜ＰＩで埋め込んでいる。これによ
り、溝部１Ａに沿って前記実施の形態５で示した溝部１
Ｂ（図５２〜図５４参照）と同様の溝部１Ｂを形成し、
半導体基板１を個々の半導体チップに分割した後におい
ても、個々の半導体チップにおいては、その側面におい
てｎ型低抵抗層２が感光性ポリイミド樹脂膜ＰＩに覆わ
れることになる。これにより、半導体チップの側面より
ｎ型低抵抗層２が露出することを防ぎ、ｎ型低抵抗層２
が他の導電領域に短絡してしまう不具合を防ぐことがで
きる。また、上記半導体チップの側面において、感光性
ポリイミド樹脂膜ＰＩは少なくともｎ型低抵抗層２の全
体を覆っているので、上記溝部１Ａ（図７７および図７
８参照）より半導体チップ内に水分が浸入することを防
ぐことができる。これにより、本実施の形態８のショッ
トキバリアダイオードの特性が劣化することを防ぐこと
ができるので、その信頼性を向上することができる。
【０１４５】上記のような本実施の形態８においても、
前記実施の形態５、前記実施の形態６および前記実施の
形態７と同じ効果を得ることが可能となる。
【０１４６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１４７】たとえば、前記実施の形態におけるバンプ
電極の形成方法は、ダイオード以外の二端子素子におい
て適用してもよく、またトランジスタのような三端子素
子においてもバンプ電極の１個をダミー電極として用い
ることで実装不良を防ぐことができる。
【０１４８】また、前記実施の形態において説明したよ
うなウェハ状態の半導体基板の分割領域に溝部を形成
し、半導体基板上に樹脂膜を塗布してその溝部を樹脂膜
で埋め込んだ後、その分割領域に沿って半導体基板を分
割することにより個々の半導体チップを得る方法は、Ｃ
ＳＰ型のダイオードの製造方法に限定されるものではな
く、ＣＳＰ型の他の半導体装置の製造方法にも適用可能
であり、半導体基板および半導体チップの大きさに影響
されずに適用することができる。
【０１４９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）ダイオードの半導体チップを接続するリードや半
導体チップの表面電極とリードとを電気的に接続するワ
イヤを省略することができるので、半導体装置のパッケ
ージを小型化することができる。 （２）一対のリードおよび半導体チップの表面電極とリ
ードとを電気的に接続するワイヤを省くことができるた
め、それらにより発生するインダクタンスや容量をなく
すことができ、半導体装置の高周波特性を向上すること
ができる。 （３）小型化された半導体チップのサイズ内でカソード
の電極面積をアノードの電極面積より広くすることがで
き、高周波抵抗を小さくすることができるので、半導体
装置の高周波特性をより一層改善することができる。 （４）半導体装置の実装時において各バンプ電極におい
て溶融したはんだの表面張力に差が生じることを防ぐこ
とができるので、その表面張力の差に起因する半導体装
置の電極が離脱する現象による実装不良を防ぐことがで
きる。 （５）半導体チップの側面において、樹脂膜が少なくと
もｎ型の半導体層の全体を覆っているので、半導体チッ
プの側面より半導体チップ内に水分が浸入することを防
ぐことができる。これにより、半導体装置の特性が劣化
することを防ぐことができる。 （６）バンプ電極周囲は樹脂膜で覆われているため、実
装時等に生ずるバンプ電極への応力を緩和することがで
きる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の要部
平面図である。
【図２】図１中のＡ−Ａ線における半導体装置の要部断
面図である。
【図３】図２中のＺ−Ｚ線における半導体装置の要部平
面図である。
【図４】従来の構造のダイオードおよびチップ抵抗を実
装基板に実装した際の高周波モジュールの要部断面図で
ある。
【図５】図１〜図３に示した半導体装置とチップ抵抗と
を実装基板に実装した際の高周波モジュールの要部断面
図である。
【図６】図１〜図３に示した半導体装置の製造方法を説
明する製造フロー図である。
【図７】図１〜図３に示した半導体装置の製造方法を説
明する要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面
図である。
【図９】図８に続く半導体装置の製造工程中の要部断面
図である。
【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部
断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部
断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部
断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部
断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部
断面図である。
【図１６】（ａ）は図１〜図３に示した半導体装置を樹
脂封止した場合の平面図であり、（ｂ）は（ａ）中のＥ
−Ｅ線における断面図である。
【図１７】本発明の実施の形態２である半導体装置の要
部平面図である。
【図１８】図１７中のＡ−Ａ線における半導体装置の要
部断面図である。
【図１９】図１８中のＺ−Ｚ線に沿った半導体装置の要
部平面図である。
【図２０】図１７〜図１９に示した半導体装置を用いて
構成したアンテナ切替回路の回路図である。
【図２１】図１７〜図１９に示した半導体装置の製造方
法を説明する製造フロー図である。
【図２２】図１７〜図１９に示した半導体装置の製造方
法を説明する要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部
断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部
断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部
断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部
断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部
断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部
断面図である。
【図２９】本発明の実施の形態３の一つである半導体装
置の要部平面図である。
【図３０】図２９中のＤ−Ｄ線における半導体装置の要
部断面図である。
【図３１】図３０のＺ−Ｚ線に沿った半導体装置の要部
平面図である。
【図３２】図２９中のＥ−Ｅ線における半導体装置の要
部断面図である。
【図３３】図２９〜図３２に示した半導体装置が有する
ダイオード素子の接続図である。
【図３４】本発明の実施の形態３の他の一つである半導
体装置の要部平面図である。
【図３５】図３４中のＤ−Ｄ線における半導体装置の要
部断面図である。
【図３６】図３４中のＡ−Ａ線における半導体装置の要
部断面図である
【図３７】図３６中のＺ−Ｚ線に沿った半導体装置の要
部平面図である。
【図３８】図３４中のＧ−Ｇ線における半導体装置の要
部断面図である。
【図３９】図３４〜図３８に示した半導体装置が有する
ダイオード素子の接続図である。
【図４０】本発明の実施の形態４である半導体装置の要
部平面図である。
【図４１】図４０中のＡ−Ａ線における半導体装置の要
部断面図である。
【図４２】図４１中のＺ−Ｚ線に沿った半導体装置の要
部平面図である。
【図４３】本発明の他の実施の形態である半導体装置の
製造方法を説明する製造フロー図である。
【図４４】本発明の他の実施の形態である半導体装置の
製造方法を説明する要部断面図である。
【図４５】本発明の他の実施の形態である半導体装置の
製造工程中の要部平面図である。
【図４６】図４４に続く半導体装置の製造工程中の要部
断面図である。
【図４７】本発明の他の実施の形態である半導体装置の
製造工程中の斜視図である。
【図４８】図４５に続く半導体装置の製造工程中の要部
平面図である。
【図４９】図４６に続く半導体装置の製造工程中の要部
断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部
断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部
断面図である。
【図５２】本発明の他の実施の形態である半導体装置の
製造工程中の斜視図である。
【図５３】本発明の他の実施の形態である半導体装置の
製造工程中の要部平面図である。
【図５４】図５１に続く半導体装置の製造工程中の要部
断面図である。
【図５５】本発明の他の実施の形態である半導体装置の
製造工程中の要部断面図である。
【図５６】図４３〜図５５に示した製造方法で製造した
半導体装置を用いて構成した電圧制御発振器の回路図で
ある。
【図５７】本発明の他の実施の形態である半導体装置お
よびチップ抵抗を実装基板に実装してなる電圧制御発振
器モジュールの要部断面図である。
【図５８】本発明の他の実施の形態である半導体装置を
実装基板に実装した際の要部平面図である。
【図５９】本発明の他の実施の形態である半導体装置を
実装基板に実装した際の要部断面図である。
【図６０】本発明の他の実施の形態である半導体装置の
製造方法を説明する要部断面図である。
【図６１】本発明の他の実施の形態である半導体装置の
製造工程中の要部平面図である。
【図６２】図６０に続く半導体装置の製造工程中の要部
断面図である。
【図６３】図６１に続く半導体装置の製造工程中の要部
平面図である。
【図６４】図６２に続く半導体装置の製造工程中の要部
断面図である。
【図６５】図６４に続く半導体装置の製造工程中の要部
断面図である。
【図６６】図６５に続く半導体装置の製造工程中の要部
断面図である。
【図６７】本発明の他の実施の形態である半導体装置の
製造工程中の要部平面図である。
【図６８】図６６に続く半導体装置の製造工程中の要部
断面図である。
【図６９】本発明の他の実施の形態である半導体装置の
製造工程中の要部断面図である。
【図７０】本発明の実施の形態７の一つである半導体装
置の要部平面図である。
【図７１】図７０中のＡ−Ａ線における半導体装置の要
部断面図である。
【図７２】図７０中のＢ−Ｂ線における半導体装置の要
部断面図である。
【図７３】本発明の実施の形態７の他の一つである半導
体装置の要部平面図である。
【図７４】図７３中のＢ−Ｂ線における半導体装置の要
部断面図である。
【図７５】図７３中のＡ−Ａ線における半導体装置の要
部断面図である。
【図７６】図７３中のＣ−Ｃ線における半導体装置の要
部断面図である。
【図７７】本発明の他の実施の形態である半導体装置の
製造工程中の要部平面図である。
【図７８】図７７中のＡ−Ａ線における半導体装置の要
部断面図である。
【符号の説明】
１ 半導体基板 １Ａ 溝部（第１の溝部） １Ｂ 溝部（第２の溝部） ２ ｎ型低抵抗層 ３ ｎ-型エピタキシャル層 ３Ａ エピタキシャル層 ３Ｂ エピタキシャル層 ３Ｃ エピタキシャル層 ４ 酸化シリコン膜 ５ フォトレジスト膜 ６ 開口部 ７ ｎ+型拡散層 ８ 酸化シリコン膜 ９ フォトレジスト膜 １０ 開口部 １１ ｎ+型超階段層 １２ フォトレジスト膜 １３ 開口部 １４ ｐ+型拡散層 １５ 酸化シリコン膜 １６ 中間保護膜 １６Ａ 酸化シリコン膜 １６Ｂ ＰＳＧ膜 １６Ｃ 開口部 １６Ｄ 開口部 １７ チャネルストッパ層 １８ アノード電極 １９ カソード電極 １９Ａ アノード電極 ２０ 最終保護膜 ２１ バンプ電極用下地膜 ２１Ａ 第１下地膜 ２１Ｂ 第２下地膜 ２２ バンプ電極 ２３ 実装基板 ２３Ａ 実装基板 ２４ 端子電極 ２４Ａ 端子電極 ２５ シールドケース ２５Ａ シールドケース ２６ 実装用外部電極 ２７ 基板 ２８ レジン材料 ３０ 溝 ３０Ａ 溝 ３３Ａ ｎ型エピタキシャル層 ３３Ｂ ｎ型エピタキシャル層 ＡＮＴ アンテナ Ｃ5 コンデンサ ＣＨ 接続孔 Ｄ1 可変容量ダイオード Ｄ2 可変容量ダイオード Ｄ5 可変容量ダイオード Ｄ3 ＰＩＮダイオード ＤＢ１ ダイシングブレード ＤＢ２ ダイシングブレード ｈ1〜ｈ4 高さ Ｉ5 インダクタ Ｌ5 配線 Ｌ51 配線 Ｐ１Ａ〜Ｐ１Ｓ 工程 Ｐ１Ｋ２〜Ｐ１Ｍ２ 工程 Ｐ２Ａ〜Ｐ２Ｌ 工程 ＰＩ 感光性ポリイミド樹脂膜 Ｒ1 チップ抵抗 ＲＸ 端子 ＴＸ 端子 ＶＣ 端子 ｗ1 アノード電極１８の横方向の長さ ｗ2 カソード電極１９の横方向の長さ ＷＳ１ ウェハシート ＷＳ２ ウェハシート Ｚ0 マイクロストリップ線路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/872 Ｈ０１Ｌ 29/48 Ｆ 29/44 Ｚ (72)発明者 光安 昭博 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 永瀬 弘幸 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 乙黒 政貴 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 BB02 BB18 CC01 CC03 FF01 FF26 GG02 GG03 HH20 5F044 QQ02 QQ04 QQ05 QQ06

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の一主面にカソード電極とア
    ノード電極とを有するダイオードを構成する半導体装置
    であって、前記カソード電極の平面積はアノード電極の
    平面積よりも大きいことを特徴とする半導体装置。
  2. 【請求項２】 前記カソード電極に接続されるカソード
    領域の平面積は、前記アノード電極に接続されるアノー
    ド領域の平面積よりも大きいことを特徴とする請求項１
    に記載の半導体装置。
  3. 【請求項３】 前記カソード電極と前記カソード領域と
    の接触面積は、前記アノード電極と前記アノード領域と
    の接触面積よりも大きいことを特徴とする請求項２に記
    載の半導体装置。
  4. 【請求項４】 半導体基体の一主面にカソード電極とア
    ノード電極とを有するダイオードを構成する半導体装置
    であって、前記カソード電極および前記アノード電極の
    それぞれに接続される複数のバンプ電極が前記一主面に
    設けられ、前記複数のバンプ電極は前記半導体基体の一
    主面内において対称に配置されていることを特徴とする
    半導体装置。
  5. 【請求項５】 前記複数のバンプ電極は、前記半導体基
    体の一主面内において前記一主面の縦方向および横方向
    のそれぞれにおいて対称に配置されていることを特徴と
    する請求項４に記載の半導体装置。
  6. 【請求項６】 半導体基体の一主面にカソード電極とア
    ノード電極とを有するダイオードを構成する半導体装置
    であって、前記カソード電極および前記アノード電極の
    それぞれに接続される複数のバンプ電極が前記一主面に
    設けられ、前記複数のバンプ電極は前記半導体基体の一
    主面の四隅に配置されていることを特徴とする半導体装
    置。
  7. 【請求項７】 一主面およびこの一主面に対向する他の
    主面を有する半導体基体と、前記一主面に形成されたア
    ノード電極およびカソード電極とを有するダイオードを
    構成する半導体装置であって、前記半導体基体は第１導
    電型のエピタキシャル層と前記エピタキシャル層内に選
    択的に形成され、前記一主面に達する第１導電型の高濃
    度領域とを有し、前記カソード電極は前記一主面におい
    て前記第１導電型の高濃度領域に接続されていることを
    特徴とする半導体装置。
  8. 【請求項８】 前記第１導電型のエピタキシャル層に選
    択的にかつ前記第１導電型の高濃度領域から離間して形
    成された第２導電型の高濃度領域を有することを特徴と
    する請求項７記載の半導体装置。
  9. 【請求項９】 前記第１導電型の高濃度領域と前記第２
    導電型の高濃度領域との間隔は、前記エピタキシャル層
    の厚さよりも大きいことを特徴とする請求項８記載の半
    導体装置。
  10. 【請求項１０】 一主面およびこの一主面に対向する他
    の主面を有する半導体基体と、前記一主面に形成された
    アノード電極およびカソード電極とを有するダイオード
    を構成する半導体装置であって、前記半導体基体はイン
    トリンシックなエピタキシャル層と前記エピタキシャル
    層下に位置するｎ型の半導体層とを有し、前記エピタキ
    シャル層に選択的に形成された高濃度のｐ+型領域に前
    記アノード電極が接続され、前記エピタキシャル層を選
    択的に除去して露出した前記ｎ型の半導体層に前記カソ
    ード電極の一部が接続され、前記カソード電極の平面積
    は前記アノード電極の平面積よりも大きいことを特徴と
    する半導体装置。
  11. 【請求項１１】 一主面およびこの一主面に対向する他
    の主面を有する半導体基体と、前記一主面に形成された
    アノード電極およびカソード電極とを有するダイオード
    を構成する半導体装置であって、前記半導体基体は第１
    導電型のエピタキシャル層と前記エピタキシャル層下に
    位置する第１導電型の半導体層を有し、前記カソード電
    極の一部は前記エピタキシャル層を選択的に除去して露
    出した前記第１導電型の半導体層に接続し、前記カソー
    ド電極の他部は前記エピタキシャル層上に延在し、前記
    アノード電極は前記エピタキシャル層の前記カソード電
    極が延在しない部分に選択的に接続してショットキバリ
    アを構成することを特徴とする半導体装置。
  12. 【請求項１２】 一主面およびこの一主面に対向する他
    の主面を有する半導体基体と、前記一主面に形成された
    アノード電極およびカソード電極とを有するダイオード
    を構成する半導体装置であって、前記半導体基体は第１
    導電型のエピタキシャル層と前記エピタキシャル層に形
    成され前記一主面から前記他の主面に向かって延びる第
    １導電型の高濃度領域と前記エピタキシャル層に選択的
    かつ前記第１導電型の高濃度領域から離間して形成され
    た第２導電型の高濃度領域とを有し、前記カソード電極
    は前記第１導電型の高濃度領域に接続し、前記アノード
    電極は前記第２導電型の高濃度領域に接続し、前記カソ
    ード電極および前記アノード電極のそれぞれにバンプ電
    極が接続されていることを特徴とする半導体装置。
  13. 【請求項１３】 半導体基体の一主面にカソード電極と
    アノード電極とを有するダイオードを構成する半導体装
    置であって、前記カソード電極の平面積は前記アノード
    電極の平面積よりも大きく、前記カソード電極および前
    記アノード電極に接続される複数のバンプ電極を有し、
    前記バンプ電極上を除く前記一主面と前記半導体基体の
    側面の少なくとも一部とは絶縁膜によって覆われている
    ことを特徴とする半導体装置。
  14. 【請求項１４】 一主面およびこの一主面に対向する他
    の主面を有する半導体基体と、前記一主面に形成された
    アノード電極およびカソード電極とを有するダイオード
    を構成する半導体装置であって、前記半導体基体は第１
    導電型のエピタキシャル層と前記エピタキシャル層に形
    成され前記一主面から前記他の主面に向かって延びる第
    １導電型の高濃度領域と前記エピタキシャル層に選択的
    かつ前記第１導電型の高濃度領域から離間して形成され
    た第２導電型の高濃度領域とを有し、前記カソード電極
    は前記第１導電型の高濃度領域に接続し、前記アノード
    電極は前記第２導電型の高濃度領域に接続し、前記カソ
    ード電極および前記アノード電極のそれぞれにバンプ電
    極が接続され、前記バンプ電極上を除く前記一主面と前
    記半導体基体の側面に露出する少なくとも前記エピタキ
    シャル層とは絶縁膜によって覆われていることを特徴と
    する半導体装置。
  15. 【請求項１５】 前記バンプ電極の一部は、前記絶縁膜
    の表面より突出していることを特徴とする請求項１４に
    記載の半導体装置。
  16. 【請求項１６】 一主面およびこの一主面に対向する他
    の主面を有する半導体基体と、前記一主面に形成された
    アノード電極およびカソード電極とを有するダイオード
    を構成する半導体装置であって、前記半導体基体はイン
    トリンシックなエピタキシャル層と前記エピタキシャル
    層下に位置するｎ型の半導体層を有し、前記エピタキシ
    ャル層に選択的に形成された高濃度のｐ+型領域に前記
    アノード電極が接続され、前記エピタキシャル層を選択
    的に除去して露出した前記ｎ型の半導体層に前記カソー
    ド電極が接続され、前記カソード電極の平面積は前記ア
    ノード電極の平面積よりも大きく、前記アノード電極お
    よび前記カソード電極のそれぞれにはバンプ電極が接続
    され、前記バンプ電極上を除く前記一主面と前記半導体
    基体の側面に露出する少なくとも前記ｎ型の半導体層と
    は絶縁膜によって覆われていることを特徴とする半導体
    装置。
  17. 【請求項１７】 前記バンプ電極の一部は、前記絶縁膜
    の表面より突出していることを特徴とする請求項１６に
    記載の半導体装置。
  18. 【請求項１８】 一主面およびこの一主面に対向する他
    の主面を有する半導体基体と、前記一主面に形成された
    アノード電極およびカソード電極とを有するダイオード
    を構成する半導体装置であって、前記半導体基体は第１
    導電型のエピタキシャル層と前記エピタキシャル層下に
    位置する第１導電型の半導体層を有し、前記カソード電
    極の一部は前記エピタキシャル層を選択的に除去して露
    出した前記第１導電型の半導体層に接続し、前記カソー
    ド電極の他部は前記エピタキシャル層上に延在し、前記
    アノード電極は前記エピタキシャル層の前記カソード電
    極が延在しない部分に選択的に接続してショットキバリ
    アを構成し、前記アノード電極および前記カソード電極
    のそれぞれにはバンプ電極が接続され、前記バンプ電極
    上を除く前記一主面と前記半導体基体の側面に露出する
    少なくとも前記第１導電型の半導体層とは絶縁膜によっ
    て覆われていることを特徴とする半導体装置。
  19. 【請求項１９】 前記バンプ電極の一部は、前記絶縁膜
    の表面より突出していることを特徴とする請求項１８に
    記載の半導体装置。
  20. 【請求項２０】 （ａ）一主面およびこれと反対側の他
    の主面を有し、第１導電型のエピタキシャル層を有する
    半導体基体を準備する工程、（ｂ）前記エピタキシャル
    層内に、前記一主面から前記他の主面に向かって延びる
    領域を選択的に形成する工程、（ｃ）前記エピタキシャ
    ル層内に、前記一主面から前記エピタキシャル層内に延
    び、かつ前記第１導電型の高濃度領域から離間する第２
    導電型の高濃度領域を選択的に形成する工程、（ｄ）前
    記第１導電型の高濃度領域に電気的に接続されるカソー
    ド電極および前記第２導電型の高濃度領域に電気的に接
    続されるアノード電極を互いに絶縁された状態で形成す
    る工程、（ｅ）前記カソード電極に電気的に接続される
    バンプ電極および前記アノード電極に電気的に接続され
    るバンプ電極を形成する工程、を有することを特徴とす
    る半導体装置の製造方法。
  21. 【請求項２１】 前記バンプ電極は、前記一主面内の縦
    方向および横方向のそれぞれにおいて対称な位置に配置
    することを特徴とする請求項２０に記載の半導体装置の
    製造方法。
  22. 【請求項２２】 前記バンプ電極は、前記半導体チップ
    の実装時に各々の前記バンプ電極間で表面張力差が生じ
    ない形状または寸法で形成することを特徴とする請求項
    ２０に記載の半導体装置の製造方法。
  23. 【請求項２３】 前記第１導電型の高濃度領域と前記第
    ２導電型の高濃度領域との間隔は前記エピタキシャル層
    の厚さより大きくなるように形成することを特徴とする
    請求項２０に記載の半導体装置の製造方法。
  24. 【請求項２４】 （ａ）一主面とこの一主面に対向する
    他の主面とを有し、かつ第１導電型のエピタキシャル層
    を有するウェハ状の半導体基体を準備する工程、（ｂ）
    前記半導体基体の一主面から前記第１導電型のエピタキ
    シャル層内に延在する第１導電型の高濃度領域を選択的
    に形成する工程、（ｃ）前記半導体基体の一主面から前
    記エピタキシャル層内に選択的に延びる第１導電型の第
    １半導体層を形成する工程、（ｄ）前記半導体基体の一
    主面から前記エピタキシャル層内に延びて前記第１半導
    体層と接し、前記第１導電型の高濃度領域からは離間す
    る第２導電型の高濃度領域を選択的に形成する工程、
    （ｅ）前記第１導電型の高濃度領域に電気的に接続され
    るカソード電極および前記第２導電型の高濃度領域に電
    気的に接続されるアノード電極を互いに絶縁された状態
    で形成する工程、（ｆ）前記カソード電極に電気的に接
    続されるバンプ電極および前記アノード電極に電気的に
    接続されるバンプ電極を形成する工程、（ｇ）前記半導
    体基体の前記一主面の分割領域に第１の溝部を形成する
    工程、（ｈ）前記第１の溝部を埋め前記半導体基体の前
    記一主面上を覆う絶縁膜を形成する工程、（ｉ）前記
    （ｈ）工程の後、前記半導体基体の前記一主面の前記分
    割領域に前記第１の溝部より幅の狭い第２の溝部を形成
    することにより前記半導体基体を分割し、個々の半導体
    チップを形成する工程、を有することを特徴とする半導
    体装置の製造方法。
  25. 【請求項２５】 前記絶縁膜はポリイミド樹脂膜であ
    り、前記（ｈ）工程は、（ｈ１）前記半導体基体の前記
    一主面上に前記絶縁膜を塗布する工程、（ｈ２）灰化処
    理により前記絶縁膜を表面から所定量除去し、前記バン
    プ電極の一部を前記絶縁膜の表面から突出させる工程、
    を含むことを特徴とする請求項２４に記載の半導体装置
    の製造方法。
  26. 【請求項２６】 前記（ｇ）工程および前記（ｉ）工程
    はダイシングブレードを用いたダイシング法により行
    い、前記（ｉ）工程で用いるダイシングブレードの刃の
    幅は前記（ｇ）工程で用いるダイシングブレードの刃の
    幅より小さいことを特徴とする請求項２４に記載の半導
    体装置の製造方法。
  27. 【請求項２７】 （ａ）ｎ型の半導体層と、このｎ型の
    半導体層上に形成されたイントリンシックなエピタキシ
    ャル層とを有する半導体基体を準備する工程、（ｂ）前
    記イントリンシックなエピタキシャル層の表面からｐ型
    の不純物を導入することにより、前記イントリンシック
    なエピタキシャル層にｐ+型領域を選択的に形成する工
    程、（ｃ）前記ｐ+型領域以外の前記イントリンシック
    なエピタキシャル層を選択的にエッチングして、前記ｎ
    型の半導体層を露出する工程、（ｄ）前記（ｃ）工程の
    後、前記半導体基体上に第１絶縁膜を形成する工程、
    （ｅ）前記ｐ+型領域上の前記第１絶縁膜に第１開口部
    を形成し、前記ｎ型の半導体層上の前記第１絶縁膜に第
    ２開口部を形成する工程、（ｆ）前記第２開口部にて前
    記ｎ型の半導体層に電気的に接続され前記エピタキシャ
    ル層上の前記第１絶縁膜上部に延在するカソード電極、
    および前記第１開口部にて前記ｐ+型領域に電気的に接
    続されるアノード電極を形成する工程、（ｇ）前記アノ
    ード電極に電気的に接続されるバンプ電極および前記カ
    ソード電極に電気的に接続されるバンプ電極を形成する
    工程、を有することを特徴とする半導体装置の製造方
    法。
  28. 【請求項２８】 （ｈ）前記（ｇ）工程の後、前記半導
    体基体の前記一主面の分割領域に第１の溝部を形成する
    工程、（ｉ）前記半導体基体の前記一主面上に前記第１
    の溝部を埋め込む絶縁膜を形成する工程、（ｊ）前記半
    導体基体の前記一主面の前記分割領域に前記第１の溝部
    より幅の狭い第２の溝部を形成することにより前記半導
    体基体を分割し、個々の半導体チップを形成する工程、
    を含むことを特徴とする請求項２７に記載の半導体装置
    の製造方法。
  29. 【請求項２９】 （ａ）ｎ型の半導体層と、前記ｎ型の
    半導体層上に形成されたイントリンシックなエピタキシ
    ャル層とを有するウェハ状の半導体基体を準備する工
    程、（ｂ）前記イントリンシックなエピタキシャル層の
    表面からｐ型の不純物を選択的に導入することにより、
    前記イントリンシックなエピタキシャル層にｐ+型領域
    を選択的に形成する工程、（ｃ）前記ｐ+型領域の下部
    の前記イントリンシックなエピタキシャル層および前記
    ｐ+型領域から離間した領域の前記イントリンシックな
    エピタキシャル層を選択的に残し、前記ｎ型の半導体層
    を露出するように前記イントリンシックなエピタキシャ
    ル層を選択的に除去する工程、（ｄ）前記（ｃ）工程の
    後、前記半導体基体上に第１絶縁膜を形成する工程、
    （ｅ）前記ｐ+型領域上の前記第１絶縁膜に第１開口部
    を形成し、前記ｎ型の半導体層上の前記第１絶縁膜に第
    ２開口部を形成する工程、（ｆ）前記第２開口部にて前
    記ｎ型の半導体層に電気的に接続され残存する前記イン
    トリンシックなエピタキシャル層上の前記第１絶縁膜の
    上部に延在するカソード電極、および前記第１開口部に
    て前記ｐ+型領域に電気的に接続されるアノード電極を
    形成する工程、（ｇ）前記アノード電極に電気的に接続
    されるバンプ電極および前記カソード電極に電気的に接
    続されるバンプ電極を形成する工程、（ｈ）前記半導体
    基体の一主面の分割領域に第１の溝部を形成する工程、
    （ｉ）前記半導体基体の前記一主面上に前記第１の溝部
    を埋め込む絶縁膜を形成する工程、（ｊ）前記（ｉ）工
    程の後、前記半導体基体の前記一主面の前記分割領域に
    前記第１の溝部より幅の狭い第２の溝部を形成すること
    により前記半導体基体を分割し、個々の半導体チップを
    形成する工程、を有することを特徴とする半導体装置の
    製造方法。
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