JP2008270654A - 半導体装置 - Google Patents

Abstract

【課題】低容量及び低抵抗で大きな容量変化比の半導体装置を提供する。
【解決手段】第１導電型の半導体基板主面にエピタキシャル層を形成し、このエピタキシャル層を素子分離領域により第１領域と第２領域とに区画する。上記第１領域の上記エピタキシャル層の表面に第２導電型の半導体層を有して可変容量素子を構成するＰＮ接合部を設ける。上記第２領域の上記エピタキシャル層の表面に上記可変容量のＰＮ接合を構成する第２導電型の半導体層よりもその低部が上記半導体基板に近接して形成された第２導電型の半導体層を有して固定容量としてのＰＮ接合部を設ける。上記半導体基板裏面を制御電圧端子に接続し、上記可変容量のＰＮ接合を構成する第２導電型の半導体層を第１信号端子に接続し、上記固定容量のＰＮ接合を構成する第２導電型の半導体層を第２信号端子に接続し、可変フィルタ回路を構成する。
【選択図】図１

Description

この発明は、半導体装置に関し、例えば、アンテナ回路等に用いられるバリキャップダイオード（Variable Capacitance Diode）に適用して有効な技術に関するものである。

携帯電話帯及びデジタルＴＶ（テレビジョン）帯に対応した携帯無線機、移動無線機に用いられる復号アンテナの例として、特開２００６−３１９４７７号公報がある。同公報では、２つの可変容量ダイオードを逆極性で直列に接続することにより、低い電圧で大きな容量変化を得るようにすることが開示されている。
特開２００６−３１９４７７号公報

バリキャップダイオードでは、印加する逆電圧によって端子間容量Ｃが変化するが、ある特定電圧での容量を規格化している。通常、低電圧側、高電圧側の複数の印加電圧での容量値を規格化し、低電圧側での容量値を高電圧側での容量値で割算したものを、容量変化比と呼ぶ。この容量変化比を維持したまま、そのまま低容量にした場合のシミュレーション結果を図８と図９に示す。ここで、等価直列抵抗Ｒs は、次の近似的式（１）で表現され、今回のシミュレーションについては、Ｓ（接合面積）を半分とした場合、図８のように容量値Ｃは１／４となるが、図９のように等価直列抵抗Ｒs は４倍以上となる

Ｒs ＝ρepi(depi/S)+ρsub(dsub/S)+Rc ………（１）
ここで、ρepi,ρsub は、epi 層及び基板の比抵抗であり、dsubは基板の厚さであり、depiは、実行的なepi 層の厚さ（epi 層の厚さからｐ領域の厚さ、空乏層の厚さを除いたもの）であり、Rcは、AL( アルミニュウム) 電極および金電極とシリコンの接触抵抗であり、S は、pn接合の面積である。

デジタルＴＶチューナ用バリキャップダイオードは、電圧をかけることにより容量が変化する特性を利用し、受信したい電波（各チャンネルに割り当てられた周波数）にあわせる際に使用される。２００６年４月より移動体端末向け地上波デジタル放送（いわゆるワンセグ放送）が開始され、携帯電話機や車載テレビなどのモバイル機器で、ワンセグ放送の番組が視聴できるようになっている。これら、携帯機器での視聴が可能なワンセグ放送に対応したＴＶチューナ用製品には、消費電力（視聴時間）の関係から、低電圧（３Ｖ以下）での範囲における対応が要求される。現在、携帯電話メーカーより第１世代モデルが発売されているが、すべて本体から引伸ばして使用する棒状のアンテナが採用されている。しかし、モバイル機器のデザイン性からアンテナ内蔵化が主流であり、ワンセグ放送においても内蔵アンテナの要求も強く求められている。

上記のようなアンテナの内蔵化により、ワンセグ放送の広範囲の周波数帯域を効率良く受信させるため、共振波長を変更することに対応したチューナブルアンテナ用バリキャップダイオードには、低電圧（０〜３Ｖ程度）の範囲における高容量変化比が要求されると推察される。一方で、同調回路の選択度を高めることや利得の低下を防ぐことのために、高いＱ値（選択度）をもつことが要求され、このＱ値は、次の近似的式（２）で与えられ、式（２）から明らかなようにＱ値は、周波数ｆによって変化するが、等価直列抵抗Ｒs で表現する場合には、周波数ｆに無関係な量として表すことができる。

Ｑ= １／（２π・ｆ・Ｃt ・Ｒs ） ……（２）
ここで、ｆは周波数であり、Ｃt は、容量値であり、Ｒs は、等価直列抵抗である。このように、Ｑ値を高くするためには低容量且つ、Ｒs を小さくする必要があるが容量変化比とはトレードオフの関係にある。前記特許文献１の技術では、前記のように低い電圧で大きな容量変化を得ることができるという条件は満たすが、以下のような問題を有する。第１に可変容量素子を２個用いることが必要であり部品点数が増大する。第２に２つの可変容量素子を直列形態に接続しているので、容量値は１／２に小さくすることができるが、反面等価直列抵抗Ｒs は２倍に増大してしまうので上記Ｑ値を低下させる。このことは、前記図８、図９で示したように前記容量値Ｃを小さくするために、接合面積Ｓを小さくした場合と同様の問題を含んでいる。そこで、低Ｃt 、低Ｒs でありながら、大きな容量変化比を維持できる半導体素子を得るために本発明に至った。

本発明の目的は、低容量及び低抵抗でありながら大きな容量変化比を実現した半導体素子を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願における実施例の１つは下記の通りである。半導体基板上に上記半導体基板より低い不純物濃度を有する第１導電型の第１半導体層を形成する。記第１半導体層の主面の第１領域に上記第１半導体層より高い不純物濃度を有する第１導電型の第２半導体層を形成する。上記第２半導体層の表面に上記第１導電型と反対の第２導電型を有する第３半導体層を形成する。第１電極を上記第３半導体層上に形成し、上記第３半導体層と電気的に接続する。上記第１領域と異なる上記第１半導体層の主面の第２領域に第２導電型を有する第４半導体層を形成する。上記第４半導体層上に、上記第４半導体層と電気的に接続された第２電極を形成する。上記半導体基板の裏面に前記半導体基板と電気的に接続された第３電極を形成する。上記第２半導体層と上記第３半導体層とにより形成されたＰＮ接合を含むダイオード素子が構成される。上記第２領域の第１半導体層と上記半導体基板及び上記第４半導体層含む容量素子が形成される。上記第３電極を制御電圧端子に接続し、上記第１及び第２電極を第１信号端子と第２信号端子にそれぞれ接続し、上記制御電圧端子に印加される電圧によって、前記ダイオード素子の容量が制御される可変フィルタ回路を構成する。また、上記第４半導体層の底部を上記第３半導体層の低部より上記半導体基板に近い位置に形成する。

１つの半導体基板上に可変容量部と実質的に固定容量として作用する容量部を設け、半導体基板を共通にした直列回路により容量値を小さくできる。しかも容量部において上記第４半導体層の底部を上記第３半導体層の低部より上記半導体基板に近い位置に形成することによって、低濃度の第１半導体層（エピタキシャル層）での抵抗成分を小さくすることにより、直列回路でのＲs の増加を防止することができる。

図１には、この発明に係る可変フィルタ回路を構成する半導体チップの一実施例の構成図が示されている。ここで、半導体チップとは、単結晶シリコンから構成される半導体基板、上記半導体基板上にエピタキシャル成長された単結晶シリコンから構成される半導体層、上記半導体層中に不純物を導入することによって形成された半導体層、上記半導体層に接続された金属電極、上記半導体層表面を保護するための酸化シリコン膜等の絶縁膜等を含む半導体装置を意味する。

図１（Ａ）は断面部が示され、図１（Ｂ）は、上面部が示されている。図１（Ａ）において、バリキャップダイオードＶＣのカソード側を構成するＮ型の半導体基板（Ｎ−ＳＵＢ）１の主面には、上記半導体基板より低不純物濃度のエピタキシャル層（ｅｐｉ（Ｎ−−）：第１半導体層）２が形成される。このエピタキシャル層（ｅｐｉ（Ｎ−−））２は、トレンチ構造の素子分離領域６によってバリキャップダイオードＶＣ（Ｃ１）に対応した第１領域と、実質的に固定容量として動作させる容量ＳＷ（Ｃ２）に対応した第２領域とに区画される。上記素子分離領域６は、主に上記バリキャップダイオードＶＣに付加される寄生容量や動作時の空乏層の横方向の広がりを抑制する目的で形成される。

図１（Ｂ）に示すように、上記バリキャップダイオードＶＣ（Ｃ１）に対応した第１領域は、特に制限されないが、平面視で正方形とされた半導体チップの中央部に円形に形成される。この円形の第１領域を取り込むようにリング状にされた上記素子分離領域６が形成される。そして、正方形とされた半導体チップの上記リング状の素子分離領域６の外側が上記実質的な固定容量としての容量ＳＷ（Ｃ２）に対応した第２領域とされる。

上記第２領域のエピタキシャル層（ｅｐｉ（Ｎ−−））２には、上記容量ＳＷ（Ｃ２）の一方の電極側を構成するＰ＋＋型の半導体領域３（第４半導体層）が形成される。この半導体領域３は、深く形成されて上記半導体基板（Ｎ−ＳＵＢ）１の主面との間の距離が短くされる。言い換えるならば、半導体領域（Ｐ＋＋）３と半導体基板（Ｎ−ＳＵＢ）との間に介在する上記エピタキシャル層（ｅｐｉ（Ｎ−−））２の厚さが実質的に薄く形成されるように、上記Ｐ＋＋型の半導体領域３（第４半導体層）の底部を後に説明するＰ＋＋型の半導体領域５（第３半導体層）の低部より上記半導体基板に近い位置に形成する。

上記第１領域のエピタキシャル層（ｅｐｉ（Ｎ−−））２には、特に制限されないが、Ｎ型半導体領域４（第２半導体層）が形成される。この半導体領域４には、バリキャップダイオードＶＣ（Ｃ１）のアノード側を構成するＰ＋＋型の半導体領域５（第３半導体層）が形成される。したがって、バリキャップダイオードＶＣは、上記Ｐ＋＋型の半導体領域５をアノード側とし、上記Ｎ型半導体領域４、エピタキシャル層（ｅｐｉ（Ｎ−−））２、半導体基板（Ｎ−ＳＵＢ）により構成されるＮ型半導体領域をカソード側とするＰＮ接合ダイオードとなっている。

バリキャップダイオードＶＣ（Ｃ１）におけるエピタキシャル層（ｅｐｉ（Ｎ−−））２の厚さは、前記容量ＳＷ（Ｃ２）におけるエピタキシャル層（ｅｐｉ（Ｎ−−））２の厚さよりも厚くされ、制御電圧により変化する空乏層の広がりが大きくして大きな容量変化を持つようにされる。上記Ｎ型半導体領域４は、制御電圧が小さいときの空乏層の広がりを小さくして大きな容量値を得るようにするとともに、大きな制御電圧が印加されたときの空乏層の広がりをエピタキシャル層（ｅｐｉ（Ｎ−−））２の垂直方向に導くように作用する。つまり、Ｎ型半導体領域４により空乏層の横方向の広がりを低減させて制御電圧に対する容量値を小さくして容量変化を大きくさせる。

７は、酸化シリコン膜、窒化シリコン膜の積層膜から形成された保護膜であり、上記バリキャップダイオードＶＣ（Ｃ１）及び容量ＳＷ（Ｃ２）のアノード電極及び一方の電極を夫々構成する電極８ａ（第１電極）及び８ｂ（第２電極）を除いた表面部に設けられる。上記電極８ａ及び８ｂは、アルミニュウム等の金属膜で構成されて、図１（Ｂ）のようにボンディングワイヤを接続するためのボンディング部とされ、可変容量素子（可変フィルタ回路）としての第１信号端子及び第２信号端子に接続される。半導体基板（Ｎ−ＳＵＢ）１の裏面側には、金（Ａｕ）層９（第３電極）が形成されて、上記バリキャップダイオードＶＣ（Ｃ１）及び容量ＳＷ（Ｃ２）の共通接続されたカソード電極２（第３電極）を構成する。そして、かかる半導体チップを板状のリードフレーム等で構成された金属リードにダイボンディングすることにより、可変容量素子の電圧制御端子としてのリードに接続される。

特に制限されないが、上記半導体基板１は、砒素（Ａｓ）濃度が１×Ｅ１９〜１×Ｅ２０程度にされる。上記エピタキシャル層（ｅｐｉ（Ｎ−−））２は、燐（Ｐ）濃度が１×Ｅ１５〜１×Ｅ１６程度にされる。上記Ｎ型半導体領域４は、燐（Ｐ）濃度が１×Ｅ１７〜１×Ｅ１８程度にされる。上記Ｐ＋＋型の半導体領域５は、ホウ素（Ｂ）濃度が１×Ｅ１９〜１×Ｅ２０程度にされる。そして、上記Ｐ＋＋型の半導体領域３は、ホウ素（Ｂ）濃度が１×Ｅ１９〜１×Ｅ２０程度にされる。

図２には、この発明に係る半導体装置（樹脂封止型半導体パッケージ）の構成図が示されている。同図には、２種類のタイプの半導体装置の断面形態及び平面形態が示されている。半導体チップＩＣは、その裏面電極（第３電極）がリードＬＤ３の表面側に接触するようにダイボンディングされる。半導体チップの中央部とリードＬＤ１が金等のボンディングワイヤＷ１により接続され、半導体チップの周辺部とリードＬＤ２が金等のボンディングワイヤＷ２により接続される。上記半導体チップの中央部のボンディング部は、前記バリキャップダイオードＶＣ（Ｃ１）のアノード電極である。上記半導体チップの周辺部のボンディング部は、前記容量ＳＷ（Ｃ２）の一方の電極である。上記半導体チップＩＣ、ボンディングワイヤＷ１，Ｗ２は、例えば、エポキシ樹脂等の樹脂封止体ＭＤにより封止される。そして、上記リードＬＤ１〜ＬＤ３の裏面側は露出されており、面実装用の外部電極として用いられる。

図２（Ａ）は、０８０５と呼称されるタイプであり、約０．８ｍｍ×０．５ｍｍの平面寸法とされ、厚さが約０．３ｍｍにされる。図２（Ｂ）は、０６０３と呼称されるタイプであり、約０．６ｍｍ×０．３ｍｍの平面寸法とされ、厚さは前記同様に約０．３ｍｍにされる。

図３には、この発明に係る半導体装置の裏面図が示されている。半導体装置の裏面側は、前記リードＬＤ１に対応した第１端子Ａと、上記第２リードＬＤ２に対応した第２端子Ｃ及び上記第３リードＬＤ３に対応した第３端子Ｂを有する。同図に点線で示したように、半導体装置の内部では、前記のような半導体チップＩＣと、ボンディングワイヤＷ１とＷ２が設けられて、上記リードＬＤ１，ＬＤ２と電気的に接続されている。そして、半導体チップＩＣが上記第３リードＬＤ３にダイボンディングされることにより、上記半導体チップの半導体基板及び裏面で共通化されたカソード電極がリードＬＤ３と接続されるものである。

図４には、この発明に係る半導体装置を用いた共振回路（可変フィルタ回路）の一実施例の回路図が示されている。上記半導体装置の端子Ａ，Ｃと回路の接地電位点との間には、共振回路を構成するインダクタンスＬ１，Ｌ２がそれぞれ接続される。上記端子Ａには、前記半導体チップに形成されたバリキャップダイオードＶＣ（Ｃ１）のアノード電極が接続される。上記端子Ｃには、前記半導体チップに形成された容量Ｗ（Ｃ２）の一方の電極側が接続される。そして、上記バリキャップダイオードＶＣ（Ｃ１）と容量ＳＷ（Ｃ２）の共通接続されたカソード電極（容量ＳＷの他方側の電極）である制御電圧端子としての端子Ｂには、インダクタンスＬ３を介して制御電圧ＶＲが供給される。このインダクタンスＬ３は、共振周波数に対して高インピーダンスを持つようにされる。つまり、直流的に上記バリキャップダイオードＶＣ（Ｃ１）に制御電圧ＶＲを供給し、交流的にはハイインピーダンスとされる。したがって、上記インダクタンスＬ３は、高抵抗素子に置き換えることができる。

この実施例の半導体装置は、バリキャップダイオードＶＣと容量ＳＷとの直列回路で構成されるから、それぞれの容量値をＣ１とＣ２とすると、合成容量Ｃは、１／Ｃ１＋１／Ｃ２のように小さくすることができる。そして、前記のように容量ＳＷは、上記容量の一方の電極側としてのＰ＋＋層を深く形成し、ＰＮ接合を構成するエピタキシャル層（ｅｐｉ（Ｎ−−））２の厚みを実質的に小さくすれば、前記式（１）のdepiをバリキャップダイオードＶＣのdepiに比べて大幅に小さくすることができる。これにより、容量値は上記直列回路で低減させつつ、等価抵抗値はほぼ１つのバリキャップダイオードＶＣの等価抵抗値のままとすることができるから低Ｃt と低Ｒs を実現することができる。

上記容量ＳＷもＰＮ接合容量であるので、厳密にいうと上記バリキャップダイオードＶＣと同様に上記制御電圧ＶＲに対応してＰＮ接合部での容量値が微小変化する。しかしながら、容量ＳＷの微小変化量は、上記バリキャップダイオードＶＣの容量変化量に比べて非常に小さいので、固定容量とみなすことができる。つまり、上記合成容量Ｃ（１／Ｃ１＋１／Ｃ２）でみると、その容量変化を支配するのは上記バリキャップダイオードＶＣの容量Ｃ１の容量変化部分であるので、上記容量ＳＷの容量Ｃ２を実質的に固定容量とすることができる。

図５には、この発明に係る半導体チップの一実施例の製造工程断面図が示されている。本実施例は、図面を見やすくするため単に一つの半導体チップを例示しているが、実際は、周知の半導体ウエハ上に同様な半導体チップが複数形成され、最終工程で、ダイシング当により個々の半導体チップに分割されることになる。図５（ａ）において、Ｎ−型半導体基板１にＮ−−型２となるエピタキシャル層ｅｐｉを成長させる。エピタキシャル層ｅｐｉの前記容量ＳＷに対応した表面に、ホトレジスト膜を形成してボロン（ホウ素）をインプラして熱拡散させて、エピタキシャル層ｅｐｉにＢ（ホウ素）を注入し、窒素雰囲気中にて熱処理を加えてアニールを行ない、深い深さとされたＰ＋＋型半導体層３形成する。また、バリキャップダイオードＶＣに対応した表面にホトレジスト膜を形成してリンをインプラして熱拡散させてＮ型半導体層４を形成する。この後に、同図のようにホトレジスト膜１０ａを形成して、上記ボロン（ホウ素）をインプラして熱拡散させて、Ｐ＋＋型半導体層５を形成する。上記各ホトレジスト膜は、全面にホトレジスト膜を形成し、選択的なエッチッグを行うことにより前記のような各半導体領域を形成するためにパターニングされる。

図５（ｂ）において、半導体基板主面の全面に、高温低圧ＣＶＤにより酸化シリコン膜を堆積させ、酸化シリコン膜上にホトレジストを全面に形成する。このホトレジストを露光現像させて、所定のトレンチ６形成領域の中央部分に環状の開口を設けたレジストマスクにパターニングし、このレジストマスクを用いたドライエッチングによって酸化シリコン膜を除去してエピタキシャル層ｅｐｉを露出させる。上記レジストマスク及び酸化シリコン膜１０ｂをマスクとして用いた異方性のドライエッチングによりエピタキシャル層ｅｐｉに中間溝６’を形成する。

図５（ｃ）において、オゾンを用いたアッシングを行なった後に洗浄処理してレジストマスク１０ｂを除去し、ホトレジストを全面に形成する。このホトレジストを露光現像させて、所定のトレンチ６形成領域に環状の開口を設けたレジストマスクにパターニングし、このレジストマスクを用いたウェットエッチングによって酸化シリコン膜を除去してエピタキシャル層ｅｐｉ及び中間溝６’を露出させる。ウェットエッチングに用いるレジストマスクの開口領域は、前記ドライエッチングに用いるレジストマスク１０ｂよりも開口領域が大きい。レジストマスク及び酸化シリコン膜１０ｃをマスクとして、等方性ガスを用いたドライエッチングにより、エピタキシャル層ｅｐｉ及びＮ−型半導体基体１の一部を、中間溝６’の底面から中間溝６’よりも深くエッチングする。この等方性エッチングでは、レジストマスク１０ｃから露出する半導体基板１主面、中間溝６’の側面及び底面から、夫々エッチングが進行するため、トレンチ６の断面形状が、半導体基板主面から連続する表層部と、表層部と連続する中間部と、中間部から連続する深層部とからなり、表層部、中間部及び深層部の側壁は、上部が下部に比べて幅の広い順テーパー形状に夫々形成される。

トレンチ６では、ドライエッチング時のエッチングガスの流量およびエッチング時間を調節して、溝の断面形状が下部が上部に比べて細い順テーパー形状とする。図示しないが、オゾンを用いたアッシングを行なってレジストマスク１０ｃを除去し、ウェットエッチングによって酸化シリコン膜を除去する。続いて、トレンチ６内部を含む半導体基板主面の全面に、保護絶縁膜となる例えば熱酸化による酸化シリコン膜にＣＶＤによるＰＳＧ（Phospho Silicate Glass）膜、プラズマ窒化シリコン膜等を積層した積層膜からなる保護膜７を形成する。この保護膜７に、電極８ａ，８ｂの接続領域を開口させたレジストマスクをホトリソグラフィにより形成し、このレジストマスクを用いたドライエッチングによって選択的に除去して保護絶縁膜７のパターニングを行ない、前記接続領域となる半導体基板主面のＰ＋＋半導体層３及び５を露出させる。上記開口用のレジストマスクを除去した後に、半導体基板主面の全面にスパッタ等によりシリコンを含有させたアルミニュウムを用いた金属膜を堆積させ、電極８ａ，８ｂの形成領域を覆うレジストマスクをホトリソグラフィにより形成し、このレジストマスクを用いたドライエッチングによって、前記金属膜を選択的に除去してパターニングを行ない、電極８ａ，８ｂを形成する。

電極形成のレジストマスクを除去した後に、半導体基板主面とは反対側の裏面を研磨処理して半導体基板の厚さを薄くして、この裏面の半導体基板１に蒸着等により、例えばＡｕ（金）を積層した金属膜を堆積させ、金属膜をウェットエッチングして前記図１の制御電圧端子としてのカソード電極９を形成する。

本実施の形態では、トレンチ６の表層部、中間部及び深層部の側壁が、上部が下部に比べて幅の広い順テーパー形状にすることにより、トレンチ６の側壁および底面に、保護絶縁膜７を安定して堆積させることができる。したがって、トレンチ６の内部に形成する保護絶縁膜７を充分な膜厚に形成することが可能となるため、保護絶縁膜７の膜厚不足を抑制することができる。

図６は、この発明に係る半導体チップの他の一実施例の断面図が示されている。この実施例では、素子分離領域としての溝に保護膜７が埋め込まて、保護膜が素子分離領域を構成するものとされる。このため、上記保護膜が埋め込まれる溝は、上記エピタキシャル層ｅｐｉ２を貫通して半導体基板１の主面部まで到達させられる。他の構成は、前記図１の実施例と同様である。

図７には、前記図６に示した半導体チップの一実施例の製造工程断面図が示されている。図７（ａ）及び図７（ｂ）までは、前記図５（ａ）及び図５（ｃ）と同様である。ただし、図７（ｂ）では、前記図５のマスク１０ｂに相当する前記レジストマスク１０ｂ’と酸化シリコン膜１０ｂ”を用いた異方性のドライエッチしてＮ−−型（又はＩ型半導体層）２に達する中間溝６’を形成することが示されている。

図 7（ｃ）では、上記ホトレジスト膜１０ｂ’を除去して上記酸化シリコン膜１０ｂ”をマスクとして２回目のエッチングが行われる。この２回目のエッチングは、エピタキシャル層ｅｐｉ（Ｉ型半導体層）２を貫通して半導体基板１に至るような深さの溝６”とされる。この後は、上記溝６”を含めて保護絶縁膜となる例えば熱酸化による酸化シリコン膜にＣＶＤによるＰＳＧ（Phospho Silicate Glass）膜、プラズマ窒化シリコン膜等を積層した積層膜が形成されて溝６”に埋め込まれる。この後には、前記説明したような電極８ａ，８ｂ及び９が形成される。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、例えば、は半導体基板を、Ｎ＋型とするように各半導体層の不純物濃度は種々の実施形態を採ることができる。また、導電型を逆にしてバリキャップダイオードと実質的な固定容量の電極を共通化して直列形態とするものであってもよい。バリキャップダイオードＶＣ部のＮ型半導体層４を省略したり、上記トレンチ側壁がＰＮ接合に接するようにしたりするものであってもよい。上記素子分離領域は、前記のように２つの領域に区画することができるものであれば何であってもよい。この発明は、低容量、低抵抗のバリキャップダイオードとして広く利用することができる。

この発明に係るバリキャップダイオードを構成する半導体チップの一実施例を示す構成図である。 この発明に係る半導体素子の一実施例を示す構成図である。 この発明に係る半導体素子の一実施例の裏面図である。 この発明に係る半導体素子を用いた共振回路の一実施例を示す回路図である。 この発明に係る半導体チップの一実施例を示す製造工程断面図である。 この発明に係る半導体チップの他の一実施例を示す断面図である。 図６に示した半導体チップの一実施例を示す製造工程断面図である。 この発明に先立って検討されたバリキャップダイオードにおける容量値のシミュレーション結果の特性図である。 この発明に先立って検討されたバリキャップダイオードにおける抵抗値のシミュレーション結果の特性図である。

符号の説明

１…半導体基板、２…ｅｐｉ（Ｎ型エピタキシャル層）、３，６…Ｐ＋＋型半導体層、６’，６”…溝、４…Ｎ型半導体層、６…素子分離領域、７…保護膜、８ａ，８ｂ…電極、９…電極。１０ａ〜１０ｃ…マスク、１０ｂ’…ホトレジスト膜、１０ｂ”…酸化シリコン膜、ＬＤ１〜ＬＤ３…リード、Ａ〜Ｃ…端子、Ｌ１〜Ｌ３…インダクタンス、ＶＣ（Ｃ１）…バリキャップダイオード、ＳＷ（Ｃ２）…容量。

Claims (9)

1. 第１導電型の半導体基板と、
   上記半導体基板上に形成され、上記半導体基板より低い不純物濃度を有する第１導電型の第１半導体層と、
   上記第１半導体層の主面の第１領域に形成され、上記第１半導体層より高い不純物濃度を有する第１導電型の第２半導体層と、
   上記第２半導体層の表面に形成され、上記第１導電型と反対の第２導電型を有する第３半導体層と、
   上記第３半導体層上に形成され、上記第３半導体層と電気的に接続された第１電極と、 上記第１領域と異なる上記第１半導体層の主面の第２領域に形成された第２導電型を有する第４半導体層と、
   上記第４半導体層上に形成され、上記第４半導体層と電気的に接続された第２電極と、 上記半導体基板の裏面に形成され、前記半導体基板と電気的に接続された第３電極とを有し、
   上記第２半導体層と上記第３半導体層とにより形成されたＰＮ接合を含むダイオード素子が形成され、
   上記第２領域の第１半導体層と上記半導体基板及び上記第４半導体層含む容量素子が形成され、
   上記第３電極を制御電圧端子に接続し、
   上記第１及び第２電極を第１信号端子と第２信号端子にそれぞれ接続し、
   上記制御電圧端子に印加される電圧によって、前記ダイオード素子の容量が制御され、可変フィルタ回路を構成するための半導体装置。
2. 請求項１において、
   上記半導体基板及び上記第１半導体層は、平面視で方形とされ、
   上記第１領域は、上記第１半導体層の中央部に設けられ、
   上記第２領域は、上記第１半導体層中に形成され、かつ、上記第１及び第２領域を企画する素子分離領域を挟んで上記第１領域を取り囲むよう上記第１半導体層の周辺側に設けられる半導体装置。
3. 請求項２において、
   上記第１領域は、円形とされた半導体装置。
4. 請求項３において、
   上記素子分離領域は、トレンチ構造とされる半導体装置。
5. 請求項３において、
   上記素子分離領域は、上記第１半導体層を貫通して上記半導体基板主面に至る溝と、その溝に埋め込まれた絶縁体から構成される半導体装置。
6. 請求項４又は５において、
   上記第４半導体層の底部は、上記第３半導体層の低部より上記半導体基板に近い位置に形成されている半導体装置。
7. 請求項６において、
   更に、板状のリードフレームで構成された第１リード、第２リード及び第３リードと、上記第１、第２及び第３リードのそれぞれ一部と、上記半導体基板及び上記第１半導体層とを含む半導体チップとを封止する樹脂封止体を有し、
   上記第１電極と上記第１リードが第１ボンディングワイヤにより接続され、
   上記第２電極と上記第２リードが第２ボンディングワイヤにより接続され、
   上記半導体チップは、上記第３リードの主面にダイボンディングされている半導体装置。
8. 請求項１において、上記ダイオード素子は、可変容量ダイオードである半導体装置。
9. 請求項８において、上記容量素子は、上記半導体基板を介して上記可変容量ダイオードに接続され、上記第１及び第２信号端子を経由する信号経路において、直列接続されている半導体装置。

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