JPH05206157A - バイポーラトランジスタとその製造方法およびバイポーラトランジスタとｍｏｓトランジスタとを搭載した半導体装置とその製造方法 - Google Patents

バイポーラトランジスタとその製造方法およびバイポーラトランジスタとｍｏｓトランジスタとを搭載した半導体装置とその製造方法

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JPH05206157A
JPH05206157A JP4034402A JP3440292A JPH05206157A JP H05206157 A JPH05206157 A JP H05206157A JP 4034402 A JP4034402 A JP 4034402A JP 3440292 A JP3440292 A JP 3440292A JP H05206157 A JPH05206157 A JP H05206157A
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Hiroyuki Miwa
浩之 三輪
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Sony Corp
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Abstract

(57)【要約】 【目的】 本発明は、ＳＯＩ基板にバックゲート型ＭＯ
Ｓトランジスタを形成することが可能なシリコン層に高
性能でかつ形成面積が小さいバイポーラトランジスタを
形成を可能にする。 【構成】 例えば薄膜ＳＯＩ基板11のｎ形シリコン層12
の上層にｐ形ベース領域15を形成し、その上層にｎ+ エ
ミッタ領域16を形成し、ｐ形ベース領域15の両側または
一方側のｎ形シリコン層12の上層にｐ+ グラフトベース
領域17を設け、ｐ形ベース領域15の下方の絶縁層18に、
ｐ形ベース領域15に接続するｎ形コレクタ領域19を形成
し、この下方の絶縁層18にｎ形コレクタ領域19に接続す
るｎ+ コレクタ取り出し電極20を設けたものである。ま
た上記ＳＯＩ基板11に上記バイポーラトランジスタ1
と、ＳＯＩ基板の別のシリコン層をチャネルにしたバッ
クゲート型のＭＯＳトランジスタ（図示せず）とを設け
た半導体装置（図示せず）である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タとその製造方法およびバイポーラトランジスタとＭＯ
Ｓトランジスタとを搭載した半導体装置とその製造方法
に関するものである。
【０００２】
【従来の技術】大規模集積回路は、より一層の大規模
化，高性能化が要求されている。その中で、低消費電力
で高集積化が可能なＣＭＯＳトランジスタと高速動作性
に優れたバイポーラトランジスタとを同一基板に搭載し
たＢｉ−ＣＭＯＳデバイスが提案されている。
【０００３】ところが、ゲート長がサブハーフミクロン
程度に微細化された電界効果型ＭＯＳトランジスタ（以
下ＭＯＳＦＥＴと記す）では、短チャネル効果によるサ
ブスレッショールド特性の低下が問題となっている。そ
こでこの問題を解決するものとして、完全空乏型の薄膜
ＳＯＩ構造のＭＯＳトランジスタが提案されている。こ
の完全空乏型の薄膜ＳＯＩ構造のＭＯＳトランジスタ
は、ＳＯＩ構造のシリコン薄膜の膜厚を空乏層の厚さ以
下に形成することによって、ドレイン電界をゲートに終
端させ、ソース領域に到達しないようにしている。この
ため、短チャネル効果によるサブスレッショールド特性
の低下が抑えられる。
【０００４】さらに薄膜ＳＯＩ構造のＭＯＳＦＥＴで
は、反転層形成時のシリコン薄膜内のバンドの曲がりを
抑えて、キャリアの表面散乱を少なくしている。このた
め、キャリア移動度が大きくなる。特にＳＯＩ基板のシ
リコン薄膜をゲート電極で挟んだいわゆるダブルゲート
構造のＭＯＳＦＥＴでは、ＳＯＩ基板のシリコン薄膜に
形成した単一ゲート構造のＭＯＳＦＥＴに比較して、ト
ランスコンダクタンスｇｍの値が大きくなる。
【０００５】次にＳＯＩ基板のシリコン薄膜をゲート電
極で挟んだいわゆるダブルゲート構造のＭＯＳＦＥＴ
を、図９により説明する。図に示すように、基板１１１
上に酸化シリコンよりなる絶縁層１１２が形成されてい
る。この絶縁層１１２の上層にはシリコン薄膜１１３が
形成されている。このシリコン薄膜１１３にはチャネル
形成領域１１４が形成されている。このチャネル領域１
１４の一方側にはソース領域１１５が形成されていて、
他方側にはドレイン領域１１６が形成されている。さら
にチャネル形成領域１１４の下方には、バックゲート絶
縁膜１１７を介してバックゲート電極１１８が形成され
ている。上記チャネル形成領域１１４の上方には、ゲー
ト絶縁膜１１９を介してゲート電極１２０が形成されて
いる。
【０００６】上記ゲート電極１２０側の全面には絶縁膜
１２１が形成されている。上記ソース，ドレイン領域１
１５，１１６上の絶縁膜１２１にはコンタクトホール１
２２，１２３が設けられている。このコンタクトホール
１２２，１２３を通してソース，ドレイン領域１１５，
１１６に接続する電極１２４，１２５が形成されてい
る。上記の如くして、ＳＯＩ基板のシリコン薄膜１１３
をバックゲート電極１１８とゲート電極１２０とで挟ん
だいわゆるダブルゲート構造のＭＯＳＦＥＴ１１０が形
成される。
【０００７】上記ＭＯＳＦＥＴ１１０とともに搭載可能
なバイポーラトランジスタを、図１０の概略構成断面図
と図１１のレイアウト図とにより説明する。図１０に示
すように、ＳＯＩ基板１３１は絶縁層１３２とｎ形シリ
コン薄膜１３３とで形成されている。このｎ形シリコン
薄膜１３３には素子分離領域１３４，１３５が形成され
ている。素子分離領域１３４側のｎ形シリコン薄膜１３
３の上層には、酸化シリコン膜１３６が形成されてい
る。またｎ形シリコン薄膜１３３の上面には、上記酸化
シリコン膜１３６の一部分にオーバラップする状態にｎ
+ コレクタ電極１３７が設けられている。このｎ+ コレ
クタ電極１３７の素子分離領域１３４側の側壁にはサイ
ドウォール絶縁膜１３８が形成されている。
【０００８】またｎ形シリコン薄膜１３３の素子分離領
域１３４側にはｎ+ エミッタ領域１３９が形成されてい
る。さらにｎ+ エミッタ領域１３９側で上記サイドウォ
ール絶縁膜１３８の下方のｎ形シリコン薄膜１３３に
は、ｐ形ベース領域１４０が形成されている。さらに図
１１に示すように、上記ｐ形ベース領域１４０には、ｐ
形ベースコンタクト部１４１，１４２が接続されてい
る。このｐ形ベースコンタクト部１４１，１４２は、当
該ｐ形ベース領域１４０と同様のｐ形不純物を拡散した
拡散層により形成されている。また素子分離領域１３５
側のｎ形シリコン薄膜１３３がｎ形コレクタ領域１４３
になる。上記説明した如くに、横型ｎｐｎバイポーラト
ランジスタ１３０が形成されている。
【０００９】上記横型ｎｐｎバイポーラトランジスタ１
３０はＳＯＩ基板１３１のｎ形シリコン薄膜１３３に形
成されているので、前記図９で説明したＭＯＳＦＥＴ１
１０と上記横型ｎｐｎバイポーラトランジスタ１３０と
を同一ＳＯＩ基板に搭載することが可能になる。
【００１０】一方３２ＧＨｚ程度の最大しゃ断周波数を
有するｎｐｎバイポーラトランジスタを形成するには、
例えば縦型ｎｐｎバイポーラトランジスタを形成しなけ
ればならない。次にＳＯＩ基板を用いた縦型ｎｐｎバイ
ポーラトランジスタの一例を、図１２により説明する。
図に示すように、ＳＯＩ基板１５１のｎ形シリコン薄膜
１５２には、素子分離領域１５３，１５４が設けられて
いる。またｎ形シリコン薄膜１５２の下層にはｎ+ 埋込
み拡散層１５５が形成されている。さらにｎ形シリコン
薄膜１５２の上層の一部分には、素子分離領域１５６が
設けられている。
【００１１】上記素子分離領域１５３，１５６間のｎ形
シリコン薄膜１５２の上面にはｐ+ベース領域１５７が
ｐ+ エピタキシャルシリコン薄膜で形成されている。一
方素子分離領域１５６，１５４間のｎ形シリコン薄膜１
５２の上層には、上記ｎ+ 埋込み拡散層１５５に接続す
るｎ+ コレクタ取り出し領域１５８が形成されている。
上記ｐ+ ベース領域１５７上にはｐ+ 多結晶シリコン膜
１５９が形成されている。
【００１２】さらに上記ｐ+ 多結晶シリコン膜１５９側
の全面には、第１の絶縁膜１６０が形成されている。ｐ
+ ベース領域１５７上の第１の絶縁膜１６０には、コン
タクトホール１６１が設けられている。上記コンタクト
ホール１６１の側壁にはサイドウォール絶縁膜１６２が
形成されている。そしてサイドウォール絶縁膜１６２の
側壁に沿って、上記ｐ+ ベース領域１５７に接続するｎ
+ エミッタ領域１６３が形成されている。またｎ+ コレ
クタ取り出し領域１５８上の第１の絶縁膜１６０には、
コンタクトホール１６４が設けられている。そしてコン
タクトホール１６４を介して、上記ｎ+ コレクタ取り出
し領域１５８に接続するｎ+ コレクタ取り出し電極１６
５が形成されている。
【００１３】さらに上記ｎ+ エミッタ領域１６３側の全
面には、第２の絶縁膜１６６が形成されている。さら
に、ｐ+ 多結晶シリコン膜１５９上とｎ+ エミッタ領域
１６３上とｎ+ コレクタ取り出し領域１５８上との上記
第２の絶縁膜１６６には、コンタクトホール１６７，１
６８，１６９が設けられている。そして各コンタクトホ
ール１６７，１６８，１６９を通して、ｐ+ 多結晶シリ
コン膜１５９，ｎ+ エミッタ領域１６３，ｎ+ コレクタ
取り出し電極１６５にそれぞれに接続する状態に、ベー
ス電極１７０，エミッタ電極１７１，コレクタ電極１７
２が形成されている。上記の如くに、縦型ｎｐｎバイポ
ーラトランジスタ１５０が形成されている。
【００１４】
【発明が解決しようとする課題】しかしながら、上記横
型ｎｐｎバイポーラトランジスタでは、サイドウォール
絶縁膜の幅がベース領域の幅になる。このため、ベース
領域の幅が１００ｎｍ以下になると直接にベース領域よ
りコンタクトが取れないので、ベース領域とのコンタク
トを、当該ベース領域より離して取ることが必要にな
る。このため、寄生容量が大きくなり電気的特性を低下
させる。またベース領域が大きくなるので、素子面積が
増大し、高集積化ができない。
【００１５】また最大しゃ断周波数が例えば３２ＧＨｚ
程度の高周波数を有するバイポーラトランジスタを形成
するには、上記説明した縦型のｎｐｎバイポーラトラン
ジスタを形成しなければならない。縦型ｎｐｎバイポー
ラトランジスタでは、ＳＯＩ基板のシリコン薄膜の膜厚
が１．０μｍ程度必要になる。このため、シリコン薄膜
の膜厚が、例えば０．１５μｍ程度に形成される薄膜Ｍ
ＯＳＦＥＴと上記縦型のｎｐｎバイポーラトランジスタ
とを、同一のＳＯＩ基板のシリコン薄膜に搭載すること
は困難である。
【００１６】本発明は、電気的特性と高集積化とに優れ
ているバイポーラトランジスタとその製造方法およびバ
イポーラトランジスタとＭＯＳトランジスタとを搭載し
た半導体装置とその製造方法を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、バイポー
ラトランジスタとしては、ＳＯＩ基板のシリコン層の上
層にベース領域とエミッタ領域とが形成されていて、ベ
ース領域の下方におけるＳＯＩ基板の絶縁層中にコレク
タ領域とコレクタ取り出し電極とが形成されているもの
である。
【００１８】上記バイポーラトランジスタの製造方法と
しては、シリコン基板に第１の絶縁層を形成した後、第
１の絶縁層にシリコン基板に達する溝を形成する。次い
で、溝の内部にコレクタ領域とコレクタ取り出し電極を
形成した後、コレクタ取り出し電極側の全面に第２の絶
縁層を形成して、ＳＯＩ基板の絶縁層を形成する。続い
てシリコン基板の一部分を除去して、ＳＯＩ基板のシリ
コン層を形成した後、シリコン層上に分離用パターンと
絶縁膜とを形成し、続いてエミッタコンタクト部を形成
する。次いで取り出し電極形成膜を成膜して、取り出し
電極形成膜より不純物を拡散することによりシリコン層
にベース領域とエミッタ領域とを形成する。その後取り
出し電極形成膜でエミッタ取り出し電極を形成する。
【００１９】バイポーラトランジスタとＭＯＳトランジ
スタとを搭載した半導体装置としては、上記説明したバ
イポーラトランジスタと、同一ＳＯＩ基板に形成した第
２のシリコン層の上面にゲート絶縁膜を介して形成した
ゲート電極とゲート電極の両側の第２のシリコン層に形
成したソース・ドレイン領域とシリコン層の下面にバッ
クゲート絶縁膜を介して形成したバックゲート電極とで
構成されるＭＯＳトランジスタとよりなるものである。
【００２０】上記半導体装置の製造方法としては、ＭＯ
Ｓトランジスタ形成領域にバックゲート絶縁膜を形成
し、次いで全面に第１の絶縁層を形成した後、バイポー
ラトランジスタ形成領域上とＭＯＳトランジスタ形成領
域上との第１の絶縁層に溝を形成する。次いでバイポー
ラトランジスタ形成領域側の溝内にコレクタ領域とコレ
クタ取り出し電極とを形成するとともに、ＭＯＳトラン
ジスタ形成領域側の溝内にバックゲート電極を形成し、
その後第１の絶縁層側の全面に第２の絶縁層を形成す
る。次いで、シリコン基板の一部分を除去して、ＳＯＩ
基板の第１，第２のシリコン層を形成する。その後、第
１のシリコン層上に分離用パターンを形成するととも
に、第２のシリコン層上にゲート絶縁膜を形成する。さ
らに多結晶シリコン膜と絶縁膜とを形成し、続いてエミ
ッタ領域を形成する上方にエミッタコンタクト部を形成
する。次いで多結晶シリコン膜でゲート電極を形成す
る。その後エミッタコンタクト部の側壁にエミッタサイ
ドウォール絶縁膜を形成し、さらに全面に多結晶シリコ
ン膜を形成した後、第１のシリコン層にベース領域とエ
ミッタ領域とを形成するとともに、ゲート電極の両側の
第２のシリコン層にソース・ドレイン領域を形成する。
次いで多結晶シリコン膜でエミッタ取り出し電極を形成
するとともにゲート電極の両側にソース・ドレイン取り
出し電極を形成する。
【００２１】
【作用】上記構成のバイポーラトランジスタは、縦型バ
イポーラトランジスタなので、最大しゃ断周波数が例え
ば３２ＧＨｚ程度の高周波数になる。またＳＯＩ基板の
絶縁層に設けた溝の内部にコレクタ領域とコレクタ取り
出し電極とを積層した状態に形成して、コレクタ取り出
し電極をコレクタ領域の裏面側より取り出したことによ
り、コレクタ領域の形成面積が小さくなる。さらにコレ
クタ領域の上面側にＳＯＩ基板のシリコン層を形成し、
このシリコン層にベース領域とグラフトベース領域とを
形成したことにより、ベース領域の取り出しがベース領
域の近くになる。このため、寄生容量が小さくなり電気
的特性が高まる。またベース領域が小さくなるので、バ
イポーラトランジスタの形成面積が縮小化される。
【００２２】上記バイポーラトランジスタの製造方法で
は、ＳＯＩ基板の絶縁層に複数の溝を形成して、一方の
溝の内部にコレクタ取り出し電極とコレクタ領域を形成
するとともに、他方の溝の内部にバックゲート電極を形
成した後、ＳＯＩ基板のシリコン層を形成したことによ
り、バイポーラトランジスタ形成領域のシリコン層を厚
く形成する必要がなくなる。このため、シリコン層にＭ
ＯＳトランジスタを形成することが可能になる。
【００２３】上記半導体装置では、バイポーラトランジ
スタ形成領域のシリコン層が薄く形成されるので、その
シリコン層を挟んでゲート電極とバックゲート電極とを
形成する、いわゆるダブルゲート構造のＭＯＳトランジ
スタの形成が可能になる。
【００２４】上記半導体装置の製造方法では、ＳＯＩ基
板の絶縁層に設けた溝の内部にコレクタ領域とコレクタ
取り出し電極とを積層した状態で形成したことにより、
ＳＯＩ基板のシリコン層を厚く形成する必要がない。こ
のため、同一ＳＯＩ基板のシリコン層に、高性能なＭＯ
Ｓトランジスタが形成される。
【００２５】
【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。図１に示すように、ＳＯＩ基板として、例
えば薄膜ＳＯＩ基板１１を用いる。この薄膜ＳＯＩ基板
１１を構成する第１導電形（以下ｎ形と記す）シリコン
層１２には、素子分離領域１３，１４が形成されてい
る。この素子分離領域１３，１４間のｎ形シリコン層１
２の上層には第２導電形（以下ｐ形と記す）ベース領域
１５が形成されている。上記ｐ形ベース領域１５の上層
にはｎ+ エミッタ領域１６が形成されている。またｐ形
ベース領域１５の両側または一方側におけるｎ形シリコ
ン層１２の上層には、ｐ形ベース領域１５に接続するｐ
+ グラフトベース領域１７が形成されている。
【００２６】さらにｐ形ベース領域１５の下方における
薄膜ＳＯＩ基板１１を構成する絶縁層１８中には、ｐ形
ベース領域１５に接続するｎ形コレクタ領域１９が形成
されている。またｎ形コレクタ領域１９の下方の絶縁層
１８中には、ｎ形コレクタ領域１９に接続するｎ+ コレ
クタ取り出し電極２０が形成されている。
【００２７】また上記ｎ形シリコン層１２の上面の一部
には分離用パターン２１が形成されている。この分離用
パターン２１にオーバラップする状態で、上記素子分離
領域１３，１４側には、ｐ+ グラフトベース１７に接続
するｐ+ ベース取り出し電極２２が形成されている。さ
らに各ｐ+ ベース取り出し電極２２上には、絶縁膜２３
が形成されていて、ｎ+ エミッタ領域１６上の絶縁膜２
３にはエミッタコンタクト部２４が形成されている。こ
のエミッタコンタクト部２４の側壁には、エミッタサイ
ドウォール絶縁膜２５が形成されている。さらにエミッ
タコンタクト部２４には、ｎ+ エミッタ領域１６に接続
するｎ+ エミッタ取り出し電極２６が形成されている。
上記の如くに、バイポーラトランジスタ１が構成されて
いる。なお、上記説明では、第１導電形をｎ形、第２導
電形をｐ形としたが、逆に第１導電形をｐ形、第２導電
形をｎ形としてもよい。
【００２８】上記バイポーラトランジスタ１は、薄膜Ｓ
ＯＩ基板１１の絶縁層１８中にｎ形コレクタ領域１９と
ｎ+ コレクタ取り出し電極２０とを形成し、このｎ形コ
レクタ領域１９に接続する状態に薄膜ＳＯＩ基板１１の
ｎ形シリコン層１２を形成したことにより、真性領域
（ｐ形ベース領域１５，ｎ+ エミッタ領域１６，ｎ形コ
レクタ領域１９）と最小限のコンタクト領域（ｐ+ グラ
フトベース領域１７）とにより構成される。このため、
バイポーラトランジスタ１の形成面積が小さくなる。ま
たバイポーラトランジスタ１の周囲が絶縁体（絶縁層１
８）でほぼ覆われているので、高性能化される。特にｐ
形ベース領域１５とｎ+ エミッタ領域１６との構造は、
従来の２層多結晶シリコン構造の縦型バイポーラトラン
ジスタと同様の構造なので、最大しゃ断周波数が高いレ
ベル（例えば３２ＧＨｚ程度）になる。
【００２９】次に上記バイポーラトランジスタ１の製造
方法を、図２〜図４の製造工程図（その１）〜（その
３）により説明する。図２の（１）に示すように、第１
の工程を行う。この工程では、まず例えば通常のＬＯＣ
ＯＳ酸化法によって、第１導電形（以下ｎ形と記す）シ
リコン基板３１の表層に素子分離領域１３，１４を、例
えば２００ｎｍの厚さに形成する。
【００３０】その後、例えば化学的気相成長法によっ
て、素子分離領域１３，１４側の全面に第１の絶縁層３
２を形成する。この第１の絶縁層３２は、例えば窒化シ
リコンで形成する。その後レジストを塗布して表面が平
坦なレジスト膜（図示せず）を形成した後、上記レジス
ト膜と上記第１の絶縁層３２の上層とをエッチバック処
理して、当該第１の絶縁層３２の膜厚を、例えば３００
ｎｍ〜４００ｎｍにするとともに、当該第１の絶縁層３
２の表面を平坦化する。続いて通常のホトリソグラフィ
ーとエッチングとによって、上記第１の絶縁層３２の一
部分にｎ形シリコン基板３１に達する溝３３を形成す
る。上記エッチングは、シリコンに対する窒化シリコン
の選択比が大きいエッチング条件にて行う。
【００３１】次いで第２の工程を行う。この工程では、
まず図２の（２）に示すように、例えば選択エピタキシ
ャル成長法によって、例えば上記第１の絶縁層３２の厚
さが４００ｎｍの場合には、上記溝３３の内部に、例え
ばｎ形シリコンエピタキシャル層３４を３００ｎｍ〜３
５０ｎｍの厚さに形成する。
【００３２】続いて例えば化学的気相成長法によって、
上記溝３３の内部と上記第１の絶縁層３２の上面とに、
例えばｎ形の多結晶シリコン膜３５を形成する。その後
レジストを塗布して表面が平坦なレジスト膜（図示せ
ず）を形成した後、エッチバック処理によって、上記レ
ジスト膜と上記多結晶シリコン膜３５の２点鎖線で示す
部分とを除去して、溝３３の内部に多結晶シリコン膜３
５よりなるｎ+ コレクタ取り出し電極２０を形成する。
このｎ+ コレクタ取り出し電極２０は、例えば５０ｎｍ
〜１００ｎｍの厚さに形成される。なお、上記多結晶シ
リコン膜３５は、成膜後に例えばイオン注入法によっ
て、ｎ形の不純物〔例えばヒ素（Ａｓ+ ）〕を導入して
もよい。
【００３３】その後図２の（３）に示すように、ｎ+ コ
レクタ取り出し電極２０の抵抗を下げるために、ｎ+ コ
レクタ取り出し電極２０上の溝３３の内部に、例えばタ
ングステン（Ｗ）を選択成長させて、タングステン電極
３６を形成する。この場合には、上記第１の絶縁層３２
の厚さを厚くして、上記溝３３の深さを深く形成する。
【００３４】続いて例えば化学的気相成長法によって、
第１の絶縁層３２側の全面に酸化シリコン膜よりなる第
２の絶縁層３７を形成する。上記第１の絶縁層３２と第
２の絶縁層３７とによって絶縁層１８が形成される。そ
の後、第２の絶縁層３７の表面を平坦に研磨した後、通
常のウエハの貼り合わせ法によって、ベースウエハとし
て、例えば単結晶シリコンウエハ３８を貼り合わせる。
【００３５】次いで図３の（４）に示すように、第３の
工程で、例えば研削と研磨（通常のラッピング）によっ
て、素子分離領域１３，１４が表出するまで上記ｎ形シ
リコン基板３１の２点鎖線で示す部分を除去する。この
とき、素子分離領域１３，１４が研磨ストッパーにな
る。そして素子分離領域１３，１４間にｎ形シリコン層
１２を形成する。このときのｎ形シリコン層１２の厚さ
は、通常素子分離領域１３，１４の厚さのおよそ１／２
になる。なお上記図３の（４）に示す図は、上記図２の
（３）に示す図を反転した状態で示す。また図３の
（５）以降に示す図も、上記図２の（３）に示す図を反
転した状態で示す。
【００３６】次いで図３の（５）に示すように、第４の
工程を行う。この工程では、まず、例えば通常の熱酸化
法によって、上記ｎ形シリコン層１２の表層に分離用絶
縁膜３９を形成する。この分離用絶縁膜３９は、例え
ば、酸化シリコン膜で形成する。その後通常のイオン注
入法によって、第２導電形の不純物として、例えばホウ
素（Ｂ+ ）をｎ形シリコン層１２の表層に導入する。そ
してｐ形リンクベース領域４０を形成する。その後、通
常のホトリソグラフィーとエッチングとによって、上記
分離用絶縁膜３９の２点鎖線で示す部分を除去して分離
用パターン４１を形成する。なお、ホトリソグラフィー
時の不純物が分離用絶縁膜３９に侵入するのを防ぐため
に、図示のように、分離用絶縁膜３９上に多結晶シリコ
ン膜４２を形成することも可能である。
【００３７】続いて図３の（６）に示すように、第５の
工程を行う。この工程では、まず通常の化学的気相成長
法によって、分離用パターン４１側の全面に多結晶シリ
コン膜４３を形成する。続いて通常のイオン注入法によ
って、上記多結晶シリコン膜４３に、ｐ形の不純物とし
て、例えばホウ素（Ｂ+ ）を導入する。そして、通常の
拡散処理によって、素子分離領域１３，１４のうちの一
方側または両方側におけるｎ形シリコン層１２の上層に
ｐ+ グラフトベース領域１７を形成する。
【００３８】その後例えば、通常の化学的気相成長法に
よって、上記多結晶シリコン膜４３の上面に酸化シリコ
ンよりなる絶縁膜４４を形成する。次いで通常のホトリ
ソグラフィーとエッチングとによって、上記絶縁膜４４
と多結晶シリコン膜４３と分離用パターン４１との２点
鎖線で示す部分を除去してエミッタコンタクト部２４を
形成する。同時に上記多結晶シリコン膜４３で上記ｎ形
シリコン層１２に接続するｐ+ ベース取り出し電極４５
を形成する。
【００３９】次いで図４の（７）に示すように、通常の
化学的気相成長法によって、上記エミッタコンタクト部
２４の内壁を含む上記絶縁膜４４側の全面に、酸化シリ
コンよりなるサイドウォール用絶縁膜４６を形成する。
その後通常のエッチバック処理によって、上記サイドウ
ォール用絶縁膜４６の２点鎖線で示す部分をエッチバッ
クして、エミッタコンタクト部２４の側壁にエミッタサ
イドウォール絶縁膜２５を形成する。
【００４０】続いて図４の（８）に示すように、第６の
工程を行う。この工程では、例えば、通常の化学的気相
成長法によって、多結晶シリコン膜よりなる取り出し電
極形成膜４７を形成する。次いで、例えば、通常のイオ
ン注入法によって、上記取り出し電極形成膜４７中に、
ｐ形の不純物として、例えばホウ素（Ｂ+ ）を導入す
る。続いてアニール処理を行って、上記ｐ形の不純物を
エミッタコンタクト部２４の取り出し電極形成膜４７よ
りｎ形シリコン層１２の上層に拡散して、前記ｐ+ グラ
フトベース領域１７に接続するｐ形ベース領域１５を形
成する。
【００４１】その後、例えば、通常のイオン注入法によ
って、上記取り出し電極形成膜４７中に、ｎ形の不純物
として、例えばヒ素（Ａｓ+ ）を導入する。続いてアニ
ール処理を行って、上記ｎ形の不純物をエミッタコンタ
クト部２４の取り出し電極形成膜４７より上記ｐ形ベー
ス領域１５の上層に拡散して、ｎ+ エミッタ領域１６を
形成する。
【００４２】次いで、例えば、通常のホトリソグラフィ
ーとエッチングとによって、上記取り出し電極形成膜４
７の２点鎖線で示す部分を除去し、当該取り出し電極形
成膜４７でｎ+ エミッタ取り出し電極２６を形成する。
【００４３】なお、上記取り出し電極形成膜４７中の第
１導電形（例えばｎ形）の不純物と第２導電形（例えば
ｐ形）の不純物とを、同一の拡散処理によって、同時に
ｎ形シリコン層１２に拡散して、上記ｐ形ベース領域１
５とｎ+ エミッタ領域１６とを形成することも可能であ
る。
【００４４】その後図４の（９）に示すように、例え
ば、化学的気相成長法によって、酸化シリコンよりなる
層間絶縁膜５０を形成する。さらに、ホトリソグラフィ
ーとエッチングとによって、ｐ+ ベース取り出し電極４
５上とｎ+ エミッタ取り出し電極２６上とにコンタクト
ホール５１，５２を形成した後、通常の金属電極の形成
方法によって、コンタクトホール５１に、ベース電極
（図示せず）を形成するとともに、コンタクトホール５
２にエミッタ電極（図示せず）を形成する。
【００４５】上記製造方法では、薄膜ＳＯＩ基板１１の
第１の絶縁層３２中に、バイポーラトランジスタ１のｎ
形コレクタ領域１９とｎ+ コレクタ取り出し電極２０と
を形成した後、薄膜ＳＯＩ基板１１のｎ形シリコン層１
２を形成したので、ｎ形シリコン層１２の厚さを薄く形
成することが可能になる。上記説明では、第１導電形を
ｎ形、第２導電形をｐ形として説明したが、逆に第１導
電形をｐ形、第２導電形をｎ形とすることも可能であ
る。
【００４６】次に第２の実施例として、上記薄膜ＳＯＩ
基板に上記バイポーラトランジスタ１とＭＯＳトランジ
スタとを搭載した半導体装置を、図５の概略構成断面図
により説明する。なお、第１の実施例で説明したと同様
の構成部品には同一番号を付す。図に示すように、薄膜
ＳＯＩ基板１１には、上記第１の実施例で説明したバイ
ポーラトランジスタ１と以下に説明するＭＯＳトランジ
スタ２とが搭載されている。上記バイポーラトランジス
タ１の構造は、上記第１の実施例で説明したと同様なの
で、ここでの説明は省略する。
【００４７】次に上記ＭＯＳトランジスタ２の構造を説
明する。図に示すように、薄膜ＳＯＩ基板１１には、バ
イポーラトランジスタ１を形成したｎ形の第１のシリコ
ン層６０（第１の実施例のシリコン層１２に相当する）
に対して素子分離領域１４を介した位置にｎ形の第２の
シリコン層６１が形成されている。この第２のシリコン
層６１の上面にはゲート絶縁膜６２が形成されている。
このゲート絶縁膜６２は、例えば、酸化シリコン膜より
なる。上記ゲート絶縁膜６２の上面にはゲート電極６３
が形成されている。このゲート電極６３は、例えば、多
結晶シリコンで形成される。
【００４８】また上記ゲート電極６３の両側の上記第２
のシリコン層６１には、第２導電形例えば、ｐ+ のソー
ス・ドレイン領域６４，６５が形成されている。さらに
第２のシリコン層６１の下面にはバックゲート絶縁膜６
６が形成されている。このバックゲート絶縁膜６６は、
例えば、酸化シリコン膜よりなる。さらに上記薄膜ＳＯ
Ｉ基板１１の絶縁層１８中には、バックゲート絶縁膜６
６の下面に接続するバックゲート電極６７が形成されて
いる。このように、ＭＯＳトランジスタ２は構成されて
いる。
【００４９】上記の如くに、バイポーラトランジスタ１
とＭＯＳトランジスタ２とを搭載した半導体装置３が形
成されている。なお上記説明では、第１導電形をｎ形、
第２導電形をｐ形として説明したが、逆に、第１導電形
をｐ形、第２導電形をｎ形とすることも可能である。
【００５０】上記バイポーラトランジスタ１では、絶縁
層１８にｎ形コレクタ領域１９とｎ+ コレクタ取り出し
電極２０とを形成することによって、薄膜ＳＯＩ基板１
１の第１のシリコン層６０の厚さを薄く形成することが
可能になる。このため、第２のシリコン層６１も薄く形
成することが可能になるので、高性能なバックゲート構
造のＭＯＳトランジスタ２を第２のシリコン層６１に形
成することが可能になる。また第１の実施例で説明した
と同様に、バイポーラトランジスタ１の形成面積が小さ
くなる。またバイポーラトランジスタ１は、高性能な、
最大しゃ断周波数レベルの高いバイポーラトランジスタ
になる。
【００５１】なお上記半導体装置３では、ＭＯＳトラン
ジスタ２をＮＭＯＳトランジスタで説明したが、ＰＭＯ
Ｓトランジスタでも同様の構造を形成することが可能で
ある。またＮＭＯＳトランジスタの他にＰＭＯＳトラン
ジスタを同様にして設けて、ＣＭＯＳトランジスタを構
成することにより、上記半導体装置３をＢｉ−ＣＭＯＳ
デバイスとすることも可能である。
【００５２】次に上記半導体装置３の製造方法を、図６
〜図８の製造工程図（その１）〜（その３）により説明
する。図６の（１）に示すように、第１の工程を行う。
この工程では、まず例えば通常のＬＯＣＯＳ酸化法によ
って、第１導電形（以下ｎ形と記す）シリコン基板３１
の表層に、バイポーラトランジスタ形成領域７１とＭＯ
Ｓトランジスタ形成領域７２とを分離する素子分離領域
１３，１４，７３を、例えば２００ｎｍの厚さに形成す
る。
【００５３】次いで例えば、通常の熱酸化法によって、
ｎ形シリコン基板３１の表層に絶縁膜（７４）を形成す
る。その後、ホトリソグラフィーとエッチングとによっ
て、バイポーラトランジスタ形成領域７１上の絶縁膜
（７４）を除去する。そしてＭＯＳトランジスタ形成領
域７２上の絶縁膜（７４）がバックゲート絶縁膜６６に
なる。
【００５４】その後、例えば化学的気相成長法によっ
て、素子分離領域１３，１４，７３側の全面に第１の絶
縁層３２を形成する。この第１の絶縁層３２は、例えば
窒化シリコンで形成する。その後レジストを塗布して表
面が平坦なレジスト膜（図示せず）を形成した後、上記
レジスト膜と上記第１の絶縁層３２の上層とをエッチバ
ック処理して、当該第１の絶縁層３２の膜厚を、例えば
３００ｎｍ〜４００ｎｍにするとともに、当該第１の絶
縁層３２の表面を平坦化する。
【００５５】続いて通常のホトリソグラフィーとエッチ
ングとによって、上記第１の絶縁層３２の一部分にｎ形
シリコン基板３１に達する溝３３，７５を形成する。上
記エッチングは、酸化シリコンに対する窒化シリコンの
選択比が大きいエッチング条件にて行う。
【００５６】次いで第２の工程を行う。この工程では、
まず図６の（２）に示すように、例えば選択エピタキシ
ャル成長法によって、例えば上記第１の絶縁層３２の厚
さが４００ｎｍの場合には、上記溝３３の内部に、例え
ばｎ形シリコンエピタキシャル層（３４）を、例えば３
００ｎｍ〜３５０ｎｍの厚さに形成する。このｎ形シリ
コンエピタキシャル層（３４）がｎ形コレクタ領域１９
になる。
【００５７】続いて例えば化学的気相成長法によって、
上記溝３３の内部と溝７５の内部と上記第１の絶縁層３
２の上面とに、例えばｎ形の多結晶シリコン膜３５を形
成する。その後レジストを塗布して表面が平坦なレジス
ト膜（図示せず）を形成した後、エッチバック処理によ
って、上記レジスト膜と上記多結晶シリコン膜３５の２
点鎖線で示す部分を除去して、溝３３の内部に多結晶シ
リコン膜３５よりなるｎ+ コレクタ取り出し電極２０を
形成するとともに溝７５の内部に多結晶シリコン膜３５
よりなるバックゲート電極６７を形成する。上記ｎ+ コ
レクタ取り出し電極２０は、例えば５０ｎｍ〜１００ｎ
ｍの厚さに形成される。またバックゲート６７は、例え
ば３００ｎｍ〜４００ｎｍの厚さに形成される。なお、
上記多結晶シリコン膜３５は、成膜後に例えばイオン注
入法によって、ｎ形の不純物〔例えばヒ素（Ａｓ+ ）〕
を導入することによって、ｎ形の多結晶シリコン膜にし
てもよい。
【００５８】その後図６の（３）に示すように、ｎ+ コ
レクタ取り出し電極２０やバックゲート電極６７の抵抗
を下げるために、ｎ+ コレクタ取り出し電極２０上の溝
３３の内部やバックゲート電極６７上の溝７５の内部
に、例えばタングステン（Ｗ）を選択成長させて、タン
グステン電極３６，７６を形成する。この場合には、上
記第１の絶縁層３２の厚さを厚くして、上記溝３３，７
５の深さを深く形成する。
【００５９】続いて例えば化学的気相成長法によって、
第１の絶縁層３２側の全面に酸化シリコン膜よりなる第
２の絶縁層３７を形成する。上記第１の絶縁層３２と第
２の絶縁層３７とによって絶縁層１８が形成される。そ
の後、第２の絶縁層３７の表面を平坦に研磨した後、通
常のウエハの貼り合わせ法によって、ベースウエハとし
て、例えば単結晶シリコンウエハ３８を貼り合わせる。
【００６０】次いで図７の（４）に示すように、第３の
工程で、例えば研削と研磨（通常のラッピング）によっ
て、素子分離領域１３，１４，７３が表出するまで上記
ｎ形シリコン基板３１の２点鎖線で示す部分を除去す
る。このとき、素子分離領域１３，１４，７３が研磨ス
トッパーになる。そして素子分離領域１３，１４間に第
１のシリコン層６０を形成するとともに素子分離領域１
４，７３間に第２のシリコン層６１を形成する。このと
きの第１，第２のシリコン層６０，６１の厚さは、素子
分離領域１３，１４，７３の厚さのおよそ１／２にな
る。なお上記図７の（４）に示す図は、上記図６の
（３）に示す図を反転した状態で示す。また図７の
（５）以降に示す図も、上記図６の（３）に示す図を反
転した状態で示す。
【００６１】次いで図７の（５）に示すように、第４の
工程を行う。この工程では、まず、例えば通常の熱酸化
法によって、上記第１，第２のシリコン層６０，６１の
各表層にゲート用絶縁膜７７を形成する。続いて例え
ば、通常の化学的気相成長法によって、上記ゲート用絶
縁膜７７側の全面に、多結晶シリコン膜でゲート電極を
形成する膜７８を成膜する。次いで通常のイオン注入法
によって、ｐ形の不純物として、例えばホウ素（Ｂ+ ）
を第１のシリコン層６０の表層のみに導入する。そして
ｐ形リンクベース領域４０を形成する。その後、通常の
ホトリソグラフィーとエッチングとによって、ゲート用
絶縁膜７７の２点鎖線で示す部分とゲート電極を形成す
る膜７８の２点鎖線で示す部分とを除去する。そして第
１のシリコン層６０の上面の一部分に上記ゲート用絶縁
膜７７で分離用パターン４１を形成する。同時に第２の
シリコン層６１を覆う状態に上記ゲート電極を形成する
膜７８とゲート用絶縁膜７７とでパターン７９を形成す
る。
【００６２】続いて図７の（６）に示すように、第５の
工程を行う。この工程では、まず通常の化学的気相成長
法によって、分離用パターン４１側の全面に多結晶シリ
コン膜４３を形成する。続いて通常のイオン注入法によ
って、上記多結晶シリコン膜４３に、ｐ形の不純物とし
て、例えばホウ素（Ｂ+ ）を導入する。そして、通常の
拡散処理によって、素子分離領域１３，１４のうちの一
方側または両方側における第１のシリコン層６０の上層
にｐ+ グラフトベース領域１７を形成する。
【００６３】その後例えば、通常の化学的気相成長法に
よって、上記多結晶シリコン膜４３の上面に酸化シリコ
ンよりなる絶縁膜４４を形成する。次いで通常のホトリ
ソグラフィーとエッチングとによって、上記絶縁膜４４
と多結晶シリコン膜４３とゲート電極を形成する膜７８
と分離用パターン４１との２点鎖線で示す部分を除去し
てエミッタコンタクト部２４を形成する。同時に上記多
結晶シリコン膜４３で上記第１のシリコン層６０に接続
するｐ+ ベース取り出し電極４５を上記絶縁膜４４を載
せた状態に形成する。さらに多結晶シリコン膜４３とゲ
ート電極を形成する膜７８とでゲート電極６３を形成す
るとともに、上記ゲート用絶縁膜７７でゲート絶縁膜６
２を形成する。
【００６４】次いで図８の（７）に示すように、通常の
化学的気相成長法によって、上記エミッタコンタクト部
２４の内壁を含む上記絶縁膜４４側の全面に、酸化シリ
コンよりなるサイドウォール用絶縁膜４６を形成する。
その後通常のエッチバック処理によって、上記サイドウ
ォール用絶縁膜４６をエッチバックして、エミッタコン
タクト部２４の側壁にエミッタサイドウォール絶縁膜２
５を形成するとともに、ゲート電極６３の側壁にゲート
サイドウォール絶縁膜８０を形成する。なお、ＭＯＳト
ランジスタ２をＬＤＤ構造に形成する場合には、サイド
ウォール用絶縁膜４６を成膜する前に、ゲート電極６３
の両側の第２のシリコン層６１にＬＤＤを形成するため
のイオン注入を行う。
【００６５】続いて図８の（８）に示すように、第６の
工程を行う。この工程では、例えば、通常の化学的気相
成長法によって、絶縁膜４４側の全面に多結晶シリコン
膜よりなる取り出し電極形成膜４７を形成する。次い
で、例えば、通常のイオン注入法によって、上記取り出
し電極形成膜４７中に、ｐ形の不純物として、例えばホ
ウ素（Ｂ+ ）を導入する。続いてアニール処理を行っ
て、エミッタコンタクト部２４の取り出し電極形成膜４
７より第１のシリコン層６０の上層に上記ｐ形の不純物
を拡散して、前記ｐ+ グラフトベース領域１７に接続す
るｐ形ベース領域１５を形成するとともに、ゲート電極
６３の両側における第２のシリコン層６１にｐ+ ソース
・ドレイン領域６４，６５を形成する。
【００６６】その後、例えば、通常のイオン注入法によ
って、上記エミッタを形成する領域上の取り出し電極形
成膜４７中に、ｎ形の不純物として、例えばヒ素（Ａｓ
+ ）を導入する。続いてアニール処理を行って、上記ｎ
形の不純物をエミッタコンタクト部２４の取り出し電極
形成膜４７より上記ｐ形ベース領域１５の上層に拡散し
て、ｎ+ エミッタ領域１６を形成する。またイオン注入
法によって、ｐ+ ソース・ドレイン領域６４，６５上の
上記取り出し電極形成膜４７中に、ｐ形の不純物とし
て、例えばホウ素（Ｂ+ ）を導入する。
【００６７】次いで、例えば、通常のホトリソグラフィ
ーとエッチングとによって、上記取り出し電極形成膜４
７の２点鎖線で示す部分を除去し、当該取り出し電極形
成膜４７でｎ+ エミッタ取り出し電極２６を形成すると
ともに、ゲート電極６３の両側に各ｐ+ ソース・ドレイ
ン領域６４，６５に接続するｐ+ ソース・ドレイン取り
出し電極８１，８２を形成する。
【００６８】上記の如くして、バイポーラトランジスタ
１とＭＯＳトランジスタ２とが形成される。なお、上記
取り出し電極形成膜４７中の第１導電形（例えばｎ形）
の不純物と第２導電形（例えばｐ形）の不純物とを、同
一の拡散処理によって、同時に第１のシリコン層６０に
拡散して、上記ｐ形ベース領域１５とｎ+ エミッタ領域
１６とを形成することも可能である。
【００６９】その後図８の（９）に示すように、例え
ば、化学的気相成長法によって、酸化シリコンよりなる
層間絶縁膜５０を形成する。さらに、ホトリソグラフィ
ーとエッチングとによって、ｐ+ ベース取り出し電極４
５上とｎ+ エミッタ取り出し電極２６上とにコンタクト
ホール５１，５２を形成する。それとともにｐ+ ソース
・ドレイン取り出し電極８１，８２上とゲート電極６３
上とにコンタクトホール８３，８４，（図示せず）を形
成する。その後、通常の金属電極の形成方法によって、
コンタクトホール５１にベース電極（図示せず）を形成
し、コンタクトホール５２にエミッタ電極（図示せず）
を形成する。それとともに、コンタクトホール８３，８
４にソース・ドレイン電極（図示せず）を形成し、かつ
コンタクトホール（図示せず）にゲート電極（図示せ
ず）を形成する。
【００７０】上記製造方法では、薄膜ＳＯＩ基板１１の
第１の絶縁層３２中に、バイポーラトランジスタ１のｎ
形コレクタ領域１９とｎ+ コレクタ取り出し電極２０と
を形成するとともに、ＭＯＳトランジスタ２のバックゲ
ート電極６７を形成した後、薄膜ＳＯＩ基板１１の各第
１，第２のシリコン層６０，６１を形成したので、各第
１，第２のシリコン層６０，６１の厚さを薄く形成する
ことが可能になる。上記説明では、第１導電形をｎ形、
第２導電形をｐ形として説明したが、逆に第１導電形を
ｐ形、第２導電形をｎ形とすることも可能である。
【００７１】なお上記製造では、ＭＯＳトランジスタ２
はＮＭＯＳトランジスタを例にして説明したが、ＰＭＯ
Ｓトランジスタでも同様にして形成することが可能であ
る。またＮＭＯＳトランジスタの他にＰＭＯＳトランジ
スタを同様にして設けて、ＣＭＯＳトランジスタを形成
することにより、Ｂｉ−ＣＭＯＳデバイスを構成するこ
とも可能である。
【００７２】
【発明の効果】以上、説明したように、請求項１の発明
によれば、バイポーラトランジスタのエミッタ領域とベ
ース領域との下方のＳＯＩ基板の絶縁層にコレクタ領域
とコレクタ取り出し電極とを形成したので、縦型バイポ
ーラトランジスタの形成が可能になる。このため、バイ
ポーラトランジスタの特性として、例えばしゃ断周波数
が高レベルになるので、トランジスタ性能の向上が図れ
る。またＳＯＩ基板にバイポーラトランジスタを形成し
たので、バイポーラトランジスタの周囲は絶縁体にほぼ
囲まれる。このため、バイポーラトランジスタの高性能
化が図れる。請求項２の発明によれば、ＳＯＩ基板を形
成する際に、絶縁層に溝を形成してその溝内にコレクタ
領域を形成し、そのコレクタ領域上にシリコン層を形成
したので、シリコン層にベース領域とエミッタ領域とを
形成することによって、ＳＯＩ基板に、高性能な縦型バ
イポーラトランジスタを形成することが可能になる。
【００７３】請求項３の発明によれば、ＳＯＩ基板に高
性能なバイポーラトランジスタバックゲート型のＭＯＳ
トランジスタとを搭載するこが可能なので、例えば高性
能なＢｉ−ＣＭＯＳデバイスを構成することが可能にな
る。請求項４の発明によれば、薄膜ＳＯＩ基板を形成す
る際に、絶縁層に溝を形成して、この一方の溝の内部に
コレクタ領域とコレクタ取り出し電極とを形成し、他方
の溝の内部にバックゲート電極を形成した後に、各溝上
にシリコン層を形成したので、同一ＳＯＩ基板に、縦型
バイポーラトランジスタとバックゲート型のＭＯＳトラ
ンジスタとをほぼ同一プロセスによって形成することが
可能になる。
【図面の簡単な説明】
【図１】第１の実施例の概略構成断面図である。
【図２】第１の実施例の製造工程図（その１）である。
【図３】第１の実施例の製造工程図（その２）である。
【図４】第１の実施例の製造工程図（その３）である。
【図５】第２の実施例の概略構成断面図である。
【図６】第２の実施例の製造工程図（その１）である。
【図７】第２の実施例の製造工程図（その２）である。
【図８】第２の実施例の製造工程図（その３）である。
【図９】従来のＭＯＳＦＥＴの概略構成断面図である。
【図１０】従来の横型ｎｐｎバイポーラトランジスタの
概略構成断面図である。
【図１１】図１０のレイアウト図である。
【図１２】従来の縦型ｎｐｎバイポーラトランジスタの
概略構成断面図である。
【符号の説明】
１ バイポーラトランジスタ ２ ＭＯＳトラン
ジスタ ３ 半導体装置 １１ 薄膜ＳＯＩ基板 １２ ｎ形シリコ
ン層 １３ 素子分離領域 １４ 素子分離領
域 １５ ｐ形ベース領域 １６ ｎ+ エミッ
タ領域 １７ ｐ+ グラフトベース領域 １８ 絶縁層 １９ ｎ形コレクタ領域 ２０ ｎ+ コレク
タ取り出し電極 ２１ 分離用パターン ２２ ｐ+ ベース
取り出し電極 ２３ 絶縁膜 ２４ エミッタコ
ンタクト部 ２５ エミッタサイドウォール絶縁膜 ２６ ｎ+ エミッタ取り出し電極 ３１ ｎ形シリコン基板 ３２ 第１の絶縁層 ３３ 溝 ３７ 第２の絶縁層 ４１ 分離用パターン ４３ 多結晶シリコン膜 ４４ 絶縁膜 ４７ 取り出し電極形成膜 ６０ 第１のシリコン層 ６１ 第２のシリコン層 ６２ ゲート絶縁膜 ６３ ゲート電極 ６４ ｐ+ ソース・ドレイン領域 ６５ ｐ+ ソース・ドレイン領域 ６６ バックゲート絶縁膜 ６７ バックゲート電極 ７１ バイポーラトランジスタ形成領域 ７２ ＭＯＳトランジスタ形成領域 ７３ 素子分離領域 ７５ 溝 ７７ ゲート用絶縁膜 ７８ ゲート電極を形成する膜 ８１ ｐ+ ソース・ドレイン取り出し電極 ８２ ｐ+ ソース・ドレイン取り出し電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ 8728−4Ｍ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層とシリコン層とを積層してなるＳ
    ＯＩ基板のシリコン層の上層に形成したベース領域と、 前記ベース領域の上層に形成したエミッタ領域と、 前記ベース領域の両側または一方側の前記シリコン層の
    上層に、当該ベース領域に接続する状態に形成したグラ
    フトベース領域と、 前記ベース領域の下方における前記ＳＯＩ基板の絶縁層
    中に、当該ベース領域に接続する状態に形成したコレク
    タ領域と、 前記コレクタ領域の下方の前記絶縁層中に、前記コレク
    タ領域に接続する状態に形成したコレクタ取り出し電極
    とよりなることを特徴とするバイポーラトランジスタ。
  2. 【請求項２】 シリコン基板の表層に素子分離領域を形
    成した後、素子分離領域側の当該シリコン基板の全面に
    第１の絶縁層を形成し、次いで前記第１の絶縁層に前記
    シリコン基板に達する溝を形成する第１の工程と、 前記溝の内部に前記シリコン基板に接続するコレクタ領
    域を形成し、次いで当該溝の内部に前記コレクタ領域に
    接続するコレクタ取り出し電極を形成した後、前記コレ
    クタ取り出し電極側の全面に第２の絶縁層を形成する第
    ２の工程と、 前記素子分離領域が表出する状態になるまで前記シリコ
    ン基板を除去して、前記素子分離領域間の当該シリコン
    基板でシリコン層を形成する第３の工程と、 前記コレクタ領域の上方における前記シリコン層上の一
    部分に分離用パターンを形成する第４の工程と、 前記分離用パターン側の全面に多結晶シリコン膜と絶縁
    膜とを形成し、次いで前記両方またはいずれか一方の素
    子分離領域側における前記シリコン層の上層にグラフト
    ベース領域を形成し、続いてエミッタ領域を形成する領
    域上の当該絶縁膜と多結晶シリコン膜と分離用パターン
    とを除去してエミッタコンタクト部を形成する第５の工
    程と、 前記エミッタコンタクト部の側壁にエミッタサイドウォ
    ール絶縁膜を形成し、続いて当該エミッタコンタクト部
    に取り出し電極形成膜を成膜した後、前記取り出し電極
    形成膜より不純物を拡散して前記シリコン層の上層に前
    記グラフトベース領域に接続するベース領域を形成する
    とともに当該ベース領域の上層にエミッタ領域を形成し
    た後、前記取り出し電極形成膜でエミッタ取り出し電極
    を形成する第６の工程とよりなることを特徴とするバイ
    ポーラトランジスタの製造方法。
  3. 【請求項３】 バイポーラトランジスタと当該バイポー
    ラトランジスタを形成したＳＯＩ基板に搭載したＭＯＳ
    トランジスタとよりなる半導体装置であって、 前記バイポーラトランジスタは、 ＳＯＩ基板の第１のシリコン層の上層に形成したベース
    領域と、 前記ベース領域の上層に形成したエミッタ領域と、 前記ベース領域の両側または一方側の前記第１のシリコ
    ン層の上層に、当該ベース領域に接続する状態に形成し
    たグラフトベース領域と、 前記ベース領域の下方における前記ＳＯＩ基板の絶縁層
    中に、当該ベース領域に接続する状態に形成したコレク
    タ領域と、 前記コレクタ領域の下方の前記絶縁層中に、前記コレク
    タ領域に接続する状態に形成したコレクタ取り出し電極
    とよりなり、 前記ＭＯＳトランジスタは、 前記ＳＯＩ基板の第２のシリコン層の上面に形成したゲ
    ート絶縁膜と、 前記ゲート絶縁膜の上面に形成したゲート電極と、 前記ゲート電極の両側の前記シリコン層に形成したソー
    ス・ドレイン領域と、 前記第２のシリコン層の下面に接続する状態に形成した
    バックゲート絶縁膜と、 前記ゲート電極の下方における前記ＳＯＩ基板の絶縁層
    中に、当該バックゲート絶縁膜の下面に接続する状態に
    形成したバックゲート電極とよりなることを特徴とする
    バイポーラトランジスタとＭＯＳトランジスタとを搭載
    した半導体装置。
  4. 【請求項４】 シリコン基板の表層に、バイポーラトラ
    ンジスタ形成領域とＭＯＳトランジスタ形成領域とを分
    離する素子分離領域を形成した後、当該ＭＯＳトランジ
    スタ形成領域における当該シリコン基板の全面にバック
    ゲート絶縁膜を形成し、次いで前記素子分離領域側の全
    面に第１の絶縁層を形成した後、前記バイポーラトラン
    ジスタ形成領域上と前記ＭＯＳトランジスタ形成領域上
    とにおける前記第１の絶縁層に前記シリコン基板に達す
    る溝を形成する第１の工程と、 前記バイポーラトランジスタ形成領域側の溝の内部に前
    記シリコン基板に接続するコレクタ領域を形成し、次い
    で前記溝の内部に前記コレクタ領域に接続するコレクタ
    取り出し電極を形成するとともに、前記ＭＯＳトランジ
    スタ形成領域側の溝の内部にバックゲートを形成し、そ
    の後前記第１の絶縁層側の全面に第２の絶縁層を形成す
    る第２の工程と、 前記素子分離領域が表出する状態になるまで前記シリコ
    ン基板を除去して、前記各素子分離領域間の当該シリコ
    ン基板で第１のシリコン層と第２のシリコン層とを形成
    する第３の工程と、 前記コレクタ領域の上方における前記第１のシリコン層
    上の一部分に分離用パターンを形成し、かつ前記第２の
    シリコン層の上面にゲート用絶縁膜を形成した後にゲー
    ト電極を形成する膜を成膜する第４の工程と、 前記分離用パターン側の全面に多結晶シリコン膜と絶縁
    膜とを形成し、次いで前記第１のシリコン層の両方また
    は一方の素子分離領域側における当該第１のシリコン層
    の上層にグラフトベース領域を形成し、続いてエミッタ
    領域を形成する上方の当該絶縁膜と多結晶シリコン膜と
    分離用パターンとを除去してエミッタコンタクト部を形
    成するとともに前記多結晶シリコン膜でベース取り出し
    電極を形成し、かつ前記多結晶シリコン膜と前記ゲート
    電極を形成する膜とでゲート電極を形成するとともに前
    記ゲート用絶縁膜でゲート絶縁膜を形成する第５の工程
    と、 前記エミッタコンタクト部の側壁にエミッタサイドウォ
    ール絶縁膜を形成した後、前記絶縁膜側の全面に取り出
    し電極形成膜を形成し、次いで前記第１のシリコン層の
    上層に前記グラフトベース領域に接続するベース領域を
    形成し、かつ前記ベース領域の上層にエミッタ領域を形
    成するとともに、前記ゲート電極の両側における第２の
    シリコン層にソース・ドレイン領域を形成し、その後前
    記取り出し電極形成膜で前記エミッタコンタクト部にエ
    ミッタ取り出し電極を形成するとともに前記ゲート電極
    の両側に前記各ソース・ドレイン領域に接続するソース
    ・ドレイン取り出し電極を形成する第６の工程とよりな
    ることを特徴とするバイポーラトランジスタとＭＯＳト
    ランジスタとを搭載した半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563266B2 (en) 2000-11-22 2003-05-13 Boe-Hydis Technology Co., Ltd. AC type plasma display panel for back light of liquid crystal display device
CN102592998A (zh) * 2012-03-22 2012-07-18 中国科学院上海微系统与信息技术研究所 一种基于SOI的纵向SiGe双极晶体管及其制备方法

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CN102592998A (zh) * 2012-03-22 2012-07-18 中国科学院上海微系统与信息技术研究所 一种基于SOI的纵向SiGe双极晶体管及其制备方法

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