JPH0645344A - バイポーラトランジスタ、半導体装置、及びその製造方法 - Google Patents
バイポーラトランジスタ、半導体装置、及びその製造方法Info
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- JPH0645344A JPH0645344A JP4103738A JP10373892A JPH0645344A JP H0645344 A JPH0645344 A JP H0645344A JP 4103738 A JP4103738 A JP 4103738A JP 10373892 A JP10373892 A JP 10373892A JP H0645344 A JPH0645344 A JP H0645344A
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Abstract
(57)【要約】 （修正有）
【目的】 ベースコンタクトをベース直下に埋め込み形
成することで、ベース（真性ベース）とベースコンタク
トの離間による特性劣化、集積度劣化の防止を図り、な
おかつ、コンタクト領域に導入した高濃度不純物が、真
性ベース領域迄、拡散することの発生を防止した技術を
提供する。 【構成】 ベース下にベースコンタクトを有し、ベー
ス取り出し電極のベースとの接触部分が単結晶２であ
る、バイポーラトランジスタ、ダブルポリシリコン構造
のバイポーラトランジスタ、これらとダブルゲート薄膜
ＭＯＳ ＦＥＴとを同一基板上に形成した半導体装置。
バイポーラトランジスタのベース取り出し電極と、Ｍ
ＯＳ ＦＥＴのバックゲート電極とを選択エピタキシャ
ル技術により同時に埋め込み、ウェハはり合わせ及び研
磨を行い、同一のポリシリコンを拡散源とした二重拡散
によりエミッタ、ベースを形成する半導体装置の製造方
法。
成することで、ベース（真性ベース）とベースコンタク
トの離間による特性劣化、集積度劣化の防止を図り、な
おかつ、コンタクト領域に導入した高濃度不純物が、真
性ベース領域迄、拡散することの発生を防止した技術を
提供する。 【構成】 ベース下にベースコンタクトを有し、ベー
ス取り出し電極のベースとの接触部分が単結晶２であ
る、バイポーラトランジスタ、ダブルポリシリコン構造
のバイポーラトランジスタ、これらとダブルゲート薄膜
ＭＯＳ ＦＥＴとを同一基板上に形成した半導体装置。
バイポーラトランジスタのベース取り出し電極と、Ｍ
ＯＳ ＦＥＴのバックゲート電極とを選択エピタキシャ
ル技術により同時に埋め込み、ウェハはり合わせ及び研
磨を行い、同一のポリシリコンを拡散源とした二重拡散
によりエミッタ、ベースを形成する半導体装置の製造方
法。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジス
タ、バイポーラトランジスタを含む半導体装置、及びそ
の製造方法に関する。本発明は、例えば、高性能のバイ
ポーラトランジスタ及びＣＭＯＳ混載型の大規模集積回
路（以下ＢｉＣＭＯＳ ＬＳＩと記す）に適用すること
ができ、特に、ＳＯＩ構造ＢｉＣＭＯＳ ＬＳＩの構造
及びその製造方法に好ましく適用することができる。
タ、バイポーラトランジスタを含む半導体装置、及びそ
の製造方法に関する。本発明は、例えば、高性能のバイ
ポーラトランジスタ及びＣＭＯＳ混載型の大規模集積回
路（以下ＢｉＣＭＯＳ ＬＳＩと記す）に適用すること
ができ、特に、ＳＯＩ構造ＢｉＣＭＯＳ ＬＳＩの構造
及びその製造方法に好ましく適用することができる。
【０００２】
【従来技術及びその問題点】近年、ＬＳＩの更なる大規
模化、高性能化が要求され、その中で、ＣＭＯＳの高集
積、低消費電力性とバイポーラトランジスタの高速性の
長所を兼ねそなえたＢｉＣＭＯＳ ＬＳＩが注目されて
いる。
模化、高性能化が要求され、その中で、ＣＭＯＳの高集
積、低消費電力性とバイポーラトランジスタの高速性の
長所を兼ねそなえたＢｉＣＭＯＳ ＬＳＩが注目されて
いる。
【０００３】一方、ゲート長がサブ・ハーフ・ミクロン
レベルまで微細化されたＭＯＳ ＦＥＴでは、短チャネ
ル効果によるサブ スレッショールド特性の劣化が問題
となる。この問題解決のための有効な手段として、完全
空乏型の薄膜ＳＯＩ構造が注目されている。
レベルまで微細化されたＭＯＳ ＦＥＴでは、短チャネ
ル効果によるサブ スレッショールド特性の劣化が問題
となる。この問題解決のための有効な手段として、完全
空乏型の薄膜ＳＯＩ構造が注目されている。
【０００４】これは、ＳＯＩ構造のＳｉ膜の厚さを形成
されるべき空乏層の厚さ以下にし、ドレイン電界をゲー
トに終端させ、ソースに到達しないようにすることで、
前記問題を解決するものである。
されるべき空乏層の厚さ以下にし、ドレイン電界をゲー
トに終端させ、ソースに到達しないようにすることで、
前記問題を解決するものである。
【０００５】更に、薄膜ＳＯＩ構造のＭＯＳ ＦＥＴで
は、反転層形成時のＳｉ内のバンドの曲がりを抑制さ
せ、キャリアの表面散乱を少なくできるため、キャリア
移動度が増大するという長所もある。特に、薄膜Ｓｉを
ゲート電極で挟んだ、いわゆるダブルゲートＳＯＩ Ｍ
ＯＳ ＦＥＴでは、通常のシングルゲートＳＯＩ ＭＯ
Ｓ ＦＥＴに比べ、更なるｇｍの増加が得られ、有望で
ある。
は、反転層形成時のＳｉ内のバンドの曲がりを抑制さ
せ、キャリアの表面散乱を少なくできるため、キャリア
移動度が増大するという長所もある。特に、薄膜Ｓｉを
ゲート電極で挟んだ、いわゆるダブルゲートＳＯＩ Ｍ
ＯＳ ＦＥＴでは、通常のシングルゲートＳＯＩ ＭＯ
Ｓ ＦＥＴに比べ、更なるｇｍの増加が得られ、有望で
ある。
【０００６】従来提案されている一般的なダブルゲート
薄膜ＳＯＩ ＭＯＳ ＦＥＴの構造は図３に示すとおり
であり、その製造プロセス フローは、図４に示すとお
りである。
薄膜ＳＯＩ ＭＯＳ ＦＥＴの構造は図３に示すとおり
であり、その製造プロセス フローは、図４に示すとお
りである。
【０００７】図３に示すのは、支持基板１０上の薄膜バ
ルクＳｉ部１３ａを、上下に独立した二つのゲート電極
（フロントゲート１ａ，バックゲート１ｂ）で挟んだ構
造であり、これは通常のシングルゲートＳＯＩ ＭＯＳ
との混載も可能である。
ルクＳｉ部１３ａを、上下に独立した二つのゲート電極
（フロントゲート１ａ，バックゲート１ｂ）で挟んだ構
造であり、これは通常のシングルゲートＳＯＩ ＭＯＳ
との混載も可能である。
【０００８】図４に、はり合わせ技術を用いたダブルゲ
ートＭＯＳ ＦＥＴの製造プロセスフローを示す。 （ａ）Ｓｉ基板１０にフィールド酸化膜１１と絶縁膜１
２であるＣＶＤ酸化膜を形成後、バックゲート領域とな
る酸化膜をエッチング除去する。 （ｂ）バックゲート領域にバックゲート酸化膜１２ａを
形成後、ゲート電極となるポリＳｉ１３を研磨により埋
め込む。 （ｃ）絶縁膜１４としてＣＶＤ酸化膜を形成後、酸化膜
の研磨により平坦化する。 （ｄ）酸化膜研磨をした基板１０と、酸化膜１２′を有
する支持基板１０′とを、真空静電吸着による加熱接着
法によりはり合わせる。 （ｅ）Ｓｉ基板１０の背面から、フィールド酸化膜１１
をストッパーとし、Ｓｉの研削と選択研磨を行う。フィ
ールド酸化膜１１の段差分の薄膜Ｓｉ（ＳＯＩ）１０ａ
が形成される。（図４（ｅ）は図４（ｄ）と上下が反転
している）。 （ｆ）通常のプロセスにより、フロントゲートＭＯＳ
ＦＥＴを形成する。フロントゲートを１ａで示す。
ートＭＯＳ ＦＥＴの製造プロセスフローを示す。 （ａ）Ｓｉ基板１０にフィールド酸化膜１１と絶縁膜１
２であるＣＶＤ酸化膜を形成後、バックゲート領域とな
る酸化膜をエッチング除去する。 （ｂ）バックゲート領域にバックゲート酸化膜１２ａを
形成後、ゲート電極となるポリＳｉ１３を研磨により埋
め込む。 （ｃ）絶縁膜１４としてＣＶＤ酸化膜を形成後、酸化膜
の研磨により平坦化する。 （ｄ）酸化膜研磨をした基板１０と、酸化膜１２′を有
する支持基板１０′とを、真空静電吸着による加熱接着
法によりはり合わせる。 （ｅ）Ｓｉ基板１０の背面から、フィールド酸化膜１１
をストッパーとし、Ｓｉの研削と選択研磨を行う。フィ
ールド酸化膜１１の段差分の薄膜Ｓｉ（ＳＯＩ）１０ａ
が形成される。（図４（ｅ）は図４（ｄ）と上下が反転
している）。 （ｆ）通常のプロセスにより、フロントゲートＭＯＳ
ＦＥＴを形成する。フロントゲートを１ａで示す。
【０００９】例えば上記のような技術が提案されている
わけであり、いずれにしても、例えばサブ・ハーフ・ミ
クロンクラスのＢｉＣＭＯＳ ＬＳＩにおいては、ＭＯ
ＳＦＥＴはダブルゲート薄膜ＳＯＩ ＭＯＳ ＦＥＴ構
造が主流になると考えられる。よってこの構造に好適に
適用できるバイポーラトランジスタの実現が重要な課題
となる。
わけであり、いずれにしても、例えばサブ・ハーフ・ミ
クロンクラスのＢｉＣＭＯＳ ＬＳＩにおいては、ＭＯ
ＳＦＥＴはダブルゲート薄膜ＳＯＩ ＭＯＳ ＦＥＴ構
造が主流になると考えられる。よってこの構造に好適に
適用できるバイポーラトランジスタの実現が重要な課題
となる。
【００１０】
【発明の背景】上述した観点から、本発明者は、ダブル
ゲート薄膜ＳＯＩ ＭＯＳ ＦＥＴとマッチングの良
い、次のような高性能ＳＯＩ構造バイポーラトランジス
タ及びその製造方法を創案した。
ゲート薄膜ＳＯＩ ＭＯＳ ＦＥＴとマッチングの良
い、次のような高性能ＳＯＩ構造バイポーラトランジス
タ及びその製造方法を創案した。
【００１１】これは、エミッタ、ベースを同一のポリＳ
ｉからの二重拡散（Ｄｏｕｂｌｅ・Ｄｉｆｆ．）により
形成し、なおかつ、ベースコンタクトを底面部で行うこ
とで、二重拡散時の側部で決定される浅いベース幅の実
現及びベース（真性ベース。本明細書中、単にベースと
称する場合は、ベース取り出し部ではなく、ベースとし
て作用する部分そのものを指す。いわゆる真性ベースｉ
ｎｔｒｉｎｓｉｃ ｂａｓｅと称される部分である）と
ベースコンタクトの離間による特性劣化、集積度の劣化
の防止を実現している。
ｉからの二重拡散（Ｄｏｕｂｌｅ・Ｄｉｆｆ．）により
形成し、なおかつ、ベースコンタクトを底面部で行うこ
とで、二重拡散時の側部で決定される浅いベース幅の実
現及びベース（真性ベース。本明細書中、単にベースと
称する場合は、ベース取り出し部ではなく、ベースとし
て作用する部分そのものを指す。いわゆる真性ベースｉ
ｎｔｒｉｎｓｉｃ ｂａｓｅと称される部分である）と
ベースコンタクトの離間による特性劣化、集積度の劣化
の防止を実現している。
【００１２】以下に、この背景技術の具体的な説明を図
２を参照して行うと、次のとおりである。 図２（ａ）：Ｐｓｕｂ〈１００〉基板１０をＬＯＣＯＳ
して、素子分離フィールド酸化膜１１を形成する。この
ＬＯＣＯＳ ＳｉＯ2 は、後工程のウェハ研磨時に、ス
トッパとして機能する。
２を参照して行うと、次のとおりである。 図２（ａ）：Ｐｓｕｂ〈１００〉基板１０をＬＯＣＯＳ
して、素子分離フィールド酸化膜１１を形成する。この
ＬＯＣＯＳ ＳｉＯ2 は、後工程のウェハ研磨時に、ス
トッパとして機能する。
【００１３】図示例では、ＬＯＣＯＳ膜厚の概略１／２
がＳＯＩ ＭＯＳ ＦＥＴの薄膜Ｓｉの膜厚となり、例
えば、ＬＯＣＯＳ膜厚を２００ｎｍとすることで、約１
００ｎｍ厚の薄膜Ｓｉ層を得ることが可能となる。
がＳＯＩ ＭＯＳ ＦＥＴの薄膜Ｓｉの膜厚となり、例
えば、ＬＯＣＯＳ膜厚を２００ｎｍとすることで、約１
００ｎｍ厚の薄膜Ｓｉ層を得ることが可能となる。
【００１４】次にバックゲート用のゲート酸化膜１２ａ
を形成後、ＣＶＤによりポリＳｉ１３ａを形成する。そ
の後、バイポーラ部のみ開口し、ポリＳｉ１３ａ／ゲー
ト酸化膜１２ａを除去する。
を形成後、ＣＶＤによりポリＳｉ１３ａを形成する。そ
の後、バイポーラ部のみ開口し、ポリＳｉ１３ａ／ゲー
ト酸化膜１２ａを除去する。
【００１５】次にＣＶＤによりＳｉＯ2 １２を形成し、
レジストコート及びエッチバックにより平坦化する。平
坦化後のＳｉＯ2 膜厚は、１００〜２００ｎｍ程度でよ
い。
レジストコート及びエッチバックにより平坦化する。平
坦化後のＳｉＯ2 膜厚は、１００〜２００ｎｍ程度でよ
い。
【００１６】次にバイポーラトランジスタのエミッタ、
ベース直下となる領域、及びＭＯＳＦＥＴのバックゲー
ト電極形成領域を開口し、その部分のＳｉＯ2 を除去す
る。開口を１２１，１２２で示す。
ベース直下となる領域、及びＭＯＳＦＥＴのバックゲー
ト電極形成領域を開口し、その部分のＳｉＯ2 を除去す
る。開口を１２１，１２２で示す。
【００１７】次にＳｉＯ2 ＣＶＤ、ＳｉＯ2 ＲＩＥを行
い、前記開口部内にサイドウォール１２′を形成する。
このサイドウォール１２′は、ウェハはり合わせ時に位
置ズレが生じても、バイポーラトランジスタのベース
（真性ベース）とベースコンタクト、またＭＯＳＦＥＴ
のバックゲート電極とゲート電極の位置ズレが発生する
ことを防止する役割を果たす。
い、前記開口部内にサイドウォール１２′を形成する。
このサイドウォール１２′は、ウェハはり合わせ時に位
置ズレが生じても、バイポーラトランジスタのベース
（真性ベース）とベースコンタクト、またＭＯＳＦＥＴ
のバックゲート電極とゲート電極の位置ズレが発生する
ことを防止する役割を果たす。
【００１８】図２（ｂ）：ＣＶＤによりポリＳｉ１３ｂ
を形成し、レジストコート及びエッチバックにより、先
の開口部（図１（ａ）の１２１，１２２で示す開口部）
にポリＳｉを埋め込む。或いはこの時、選択ＣＶＤ技術
を用いてもよい。
を形成し、レジストコート及びエッチバックにより、先
の開口部（図１（ａ）の１２１，１２２で示す開口部）
にポリＳｉを埋め込む。或いはこの時、選択ＣＶＤ技術
を用いてもよい。
【００１９】このポリＳｉ１３ｂは、バイポーラトラン
ジスタのベース取り出し電極、及びＭＯＳ ＦＥＴのバ
ックゲート電極として機能する。埋め込み後のポリＳｉ
膜厚としては、５０〜１００ｎｍ程度でよい。
ジスタのベース取り出し電極、及びＭＯＳ ＦＥＴのバ
ックゲート電極として機能する。埋め込み後のポリＳｉ
膜厚としては、５０〜１００ｎｍ程度でよい。
【００２０】なお、このポリＳｉは、必要に応じて、イ
オン注入及びアニールにより、必要な導電型に不純物を
導入する。例えば、ＮＰＮバイポーラトランジスタのベ
ース取り出し部のポリＳｉはＰ型に、Ｎチャネル，Ｐチ
ャネルＭＯＳのバックゲート電極は、各々Ｐ型，Ｎ型に
ドーピングする。
オン注入及びアニールにより、必要な導電型に不純物を
導入する。例えば、ＮＰＮバイポーラトランジスタのベ
ース取り出し部のポリＳｉはＰ型に、Ｎチャネル，Ｐチ
ャネルＭＯＳのバックゲート電極は、各々Ｐ型，Ｎ型に
ドーピングする。
【００２１】次にベース及びバックゲート電極の配線抵
抗を下げるため、選択Ｗ−ＣＶＤ技術により、開口部に
Ｗを埋め込む。埋め込んだＷを１４ａで示す。次にＣＶ
Ｄにより、絶縁膜１４であるＳｉＯ2 を形成する。
抗を下げるため、選択Ｗ−ＣＶＤ技術により、開口部に
Ｗを埋め込む。埋め込んだＷを１４ａで示す。次にＣＶ
Ｄにより、絶縁膜１４であるＳｉＯ2 を形成する。
【００２２】図２（ｃ）：本図以降、図２（ａ）（ｂ）
と図示が上下反転している。ここではウェハのはり合わ
せ及び研磨を行う。即ち、バックウェハである他の基板
１０′をはり合わせ、その後基板１０がわ（図２（ｃ）
の上がわ）から研磨して、シリコン部分１０ａであるＳ
ＯＩ領域を形成して、図２（ｃ）の構造とする。
と図示が上下反転している。ここではウェハのはり合わ
せ及び研磨を行う。即ち、バックウェハである他の基板
１０′をはり合わせ、その後基板１０がわ（図２（ｃ）
の上がわ）から研磨して、シリコン部分１０ａであるＳ
ＯＩ領域を形成して、図２（ｃ）の構造とする。
【００２３】図２（ｄ）：ゲート酸化によりゲート酸化
膜１２ｂを形成し、更にＣＶＤによりポリＳｉ１３ｃを
形成する。次にバイポーラトランジスタのエミッタ、ベ
ース形成領域及びＭＯＳ ＦＥＴ形成領域をレジストで
おおい、このレジストをマスクにポリＳｉ１３ｃ／ゲー
ト酸化膜１２ｂをＲＩＥする。
膜１２ｂを形成し、更にＣＶＤによりポリＳｉ１３ｃを
形成する。次にバイポーラトランジスタのエミッタ、ベ
ース形成領域及びＭＯＳ ＦＥＴ形成領域をレジストで
おおい、このレジストをマスクにポリＳｉ１３ｃ／ゲー
ト酸化膜１２ｂをＲＩＥする。
【００２４】次にＣＶＤによりポリＳｉ１３ｄを形成す
る。このポリＳｉ１３ｄは先に形成したポリＳｉ１３ｃ
と共に、バイポーラトランジスタのコレクタ取り出し電
極、ＭＯＳＦＥＴのゲート電極として機能する。なお、
このポリＳｉ１３ｄは、必要に応じて、イオン注入及び
アニールにより、必要な導電型に不純物を導入する。例
えば、ＮＰＮバイポーラトランジスタのコレクタ取り出
し部のポリＳｉはＮ型に、Ｎチャネル，ＰチャネルＭＯ
Ｓのゲート電極は、各々Ｐ型，Ｎ型にドーピングする。
る。このポリＳｉ１３ｄは先に形成したポリＳｉ１３ｃ
と共に、バイポーラトランジスタのコレクタ取り出し電
極、ＭＯＳＦＥＴのゲート電極として機能する。なお、
このポリＳｉ１３ｄは、必要に応じて、イオン注入及び
アニールにより、必要な導電型に不純物を導入する。例
えば、ＮＰＮバイポーラトランジスタのコレクタ取り出
し部のポリＳｉはＮ型に、Ｎチャネル，ＰチャネルＭＯ
Ｓのゲート電極は、各々Ｐ型，Ｎ型にドーピングする。
【００２５】次にＣＶＤにより絶縁膜１５であるＳｉＯ
2 を形成する。バイポーラ部及びＭＯＳ部のゲート電極
部をレジスト１６でおおう。
2 を形成する。バイポーラ部及びＭＯＳ部のゲート電極
部をレジスト１６でおおう。
【００２６】図２（ｅ）：レジスト１６をマスクに、Ｓ
ｉＯ2 （絶縁部１５）／ポリＳｉ１３ｄをＲＩＥする。
次にバイポーラトランジスタエミッタ部のＳｉＯ2 ／ポ
リＳｉ／ゲート酸化膜をＲＩＥして開口する。
ｉＯ2 （絶縁部１５）／ポリＳｉ１３ｄをＲＩＥする。
次にバイポーラトランジスタエミッタ部のＳｉＯ2 ／ポ
リＳｉ／ゲート酸化膜をＲＩＥして開口する。
【００２７】次にＳｉＯ2 ＣＶＤ、ＳｉＯ2 ＲＩＥを行
い、エミッタ／コレクタ分離用サイドウォール１７を形
成する。なお、ＭＯＳ ＦＥＴをＬＤＤ構造とする場合
は、サイドウォール１７形成前にＬＤＤ形成用イオン注
入を行う。この場合、前記サイドウォールは同時に、Ｌ
ＤＤ用スペーサとして機能する。次にＣＶＤにより、ポ
リＳｉ１３ｅを形成する。このポリＳｉ１３ｅは、バイ
ポーラトランジスタのエミッタ取り出し電極及びＭＯＳ
ＦＥＴのソース、ドレイン取り出し電極として機能す
る。
い、エミッタ／コレクタ分離用サイドウォール１７を形
成する。なお、ＭＯＳ ＦＥＴをＬＤＤ構造とする場合
は、サイドウォール１７形成前にＬＤＤ形成用イオン注
入を行う。この場合、前記サイドウォールは同時に、Ｌ
ＤＤ用スペーサとして機能する。次にＣＶＤにより、ポ
リＳｉ１３ｅを形成する。このポリＳｉ１３ｅは、バイ
ポーラトランジスタのエミッタ取り出し電極及びＭＯＳ
ＦＥＴのソース、ドレイン取り出し電極として機能す
る。
【００２８】次にバイポーラトランジスタ部にＢ+ のイ
オン注入を行い、ひき続き行う熱処理にてベースを形成
する。更にバイポーラトランジスタ部にＡｓ+ のイオン
注入を行い、Ｎチャネル，ＰチャネルＭＯＳのゲート電
極に、各々Ｂ+ イオン注入，Ａｓ+ イオン注入を行い、
ひき続き行う熱処理にて、エミッタ、ソース、ドレイン
を形成する。その後、不要部分のポリＳｉをエッチング
除去する。
オン注入を行い、ひき続き行う熱処理にてベースを形成
する。更にバイポーラトランジスタ部にＡｓ+ のイオン
注入を行い、Ｎチャネル，ＰチャネルＭＯＳのゲート電
極に、各々Ｂ+ イオン注入，Ａｓ+ イオン注入を行い、
ひき続き行う熱処理にて、エミッタ、ソース、ドレイン
を形成する。その後、不要部分のポリＳｉをエッチング
除去する。
【００２９】次にＣＶＤによりＳｉＯ2 を形成した後、
コンタクトを開口し、続いて、Ｔｉ／ＴｉＮ／Ａｌ−Ｓ
ｉまたはポリＳｉ／Ｗシリサイド等を全面形成しレジス
トマスクで加工し、電極を形成する（図示せず）。
コンタクトを開口し、続いて、Ｔｉ／ＴｉＮ／Ａｌ−Ｓ
ｉまたはポリＳｉ／Ｗシリサイド等を全面形成しレジス
トマスクで加工し、電極を形成する（図示せず）。
【００３０】以上で、薄膜ＳＯＩバイポーラトランジス
タ及びダブルゲート薄膜ＳＯＩ ＭＯＳ ＦＥＴが同一
基板上に、同時形成される。この薄膜ＳＯＩバイポーラ
トランジスタは、真性領域と、最小限のコンタクト領域
から成り立ち、更に周囲をすべて絶縁体で被覆されてお
り、高性能、高集積化されている。
タ及びダブルゲート薄膜ＳＯＩ ＭＯＳ ＦＥＴが同一
基板上に、同時形成される。この薄膜ＳＯＩバイポーラ
トランジスタは、真性領域と、最小限のコンタクト領域
から成り立ち、更に周囲をすべて絶縁体で被覆されてお
り、高性能、高集積化されている。
【００３１】上記技術によれば、薄膜ＳＯＩ基板にバイ
ポーラトランジスタを形成する際、ベース直下でコンタ
クトを取ることで、高性能なラテラル（Ｌａｔｅｒａ
ｌ）トランジスタの形成が可能となり、高性能の薄膜Ｓ
ＯＩバイポーラトランジスタ及びダブルゲート薄膜ＳＯ
Ｉ ＭＯＳ ＦＥＴが同一基板上に、同時に形成され、
ひいては高性能、高集積度のデバイスが実現可能とな
る。これはバイポーラトランジスタのベース取り出し電
極用ポリＳｉと、ＭＯＳ ＦＥＴのバックゲート電極用
ポリＳｉとを同時に埋め込むことで容易に実現できる。
ポーラトランジスタを形成する際、ベース直下でコンタ
クトを取ることで、高性能なラテラル（Ｌａｔｅｒａ
ｌ）トランジスタの形成が可能となり、高性能の薄膜Ｓ
ＯＩバイポーラトランジスタ及びダブルゲート薄膜ＳＯ
Ｉ ＭＯＳ ＦＥＴが同一基板上に、同時に形成され、
ひいては高性能、高集積度のデバイスが実現可能とな
る。これはバイポーラトランジスタのベース取り出し電
極用ポリＳｉと、ＭＯＳ ＦＥＴのバックゲート電極用
ポリＳｉとを同時に埋め込むことで容易に実現できる。
【００３２】しかしながら、上述した技術には以下の問
題点がある。即ち、ベースコンタクトを、ベース直下に
埋め込み形成したポリＳｉにより行っているが、コンタ
クトを取るためにポリＳｉ中に導入した、高濃度、不純
物が、素子形成時の熱処理に伴い、真性ベース領域まで
拡散してしまうという問題が生じる。これは、 ポリＳｉベースコンタクトが、ベース（真性ベース）
領域に近接していること。 ポリＳｉ中の不純物拡散係数が、大きいこと。 が原因である。
題点がある。即ち、ベースコンタクトを、ベース直下に
埋め込み形成したポリＳｉにより行っているが、コンタ
クトを取るためにポリＳｉ中に導入した、高濃度、不純
物が、素子形成時の熱処理に伴い、真性ベース領域まで
拡散してしまうという問題が生じる。これは、 ポリＳｉベースコンタクトが、ベース（真性ベース）
領域に近接していること。 ポリＳｉ中の不純物拡散係数が、大きいこと。 が原因である。
【００３３】高濃度不純物が、ベース領域迄拡散する
と、ベースＧｕｍｍｅｌ Ｎｕｍｂｅｒの増加を起こ
し、Ｈｆｅの変動、Ｖｅｂｏ低下、Ｃｊｅ増加等の悪影
響を及ぼし、問題となる。
と、ベースＧｕｍｍｅｌ Ｎｕｍｂｅｒの増加を起こ
し、Ｈｆｅの変動、Ｖｅｂｏ低下、Ｃｊｅ増加等の悪影
響を及ぼし、問題となる。
【００３４】
【発明が解決しようとする問題点】本発明は、上記問題
を解決する手段を提供するものである。即ち、ベースコ
ンタクトをベース直下に埋め込み形成することで、ベー
ス（真性ベース）とベースコンタクトの離間による特性
劣化、集積度劣化の防止を図り、なおかつ、コンタクト
領域に導入した高濃度不純物が、真性ベース領域迄、拡
散することの発生を防止した技術を提供するものであ
る。本発明によれば、例えば、高性能なＳＯＩラテラル
バイポーラトランジスタの実現を可能とする。
を解決する手段を提供するものである。即ち、ベースコ
ンタクトをベース直下に埋め込み形成することで、ベー
ス（真性ベース）とベースコンタクトの離間による特性
劣化、集積度劣化の防止を図り、なおかつ、コンタクト
領域に導入した高濃度不純物が、真性ベース領域迄、拡
散することの発生を防止した技術を提供するものであ
る。本発明によれば、例えば、高性能なＳＯＩラテラル
バイポーラトランジスタの実現を可能とする。
【００３５】
【課題を解決するための手段】本発明は、前記問題点に
鑑みて創案されたもので、前記問題点を解決する手段を
提供するものである。
鑑みて創案されたもので、前記問題点を解決する手段を
提供するものである。
【００３６】即ち、本出願の請求項１の発明は、ベース
下にベースコンタクトを有し、ベース取り出し電極のベ
ースとの接触部分が、単結晶であることを特徴とするバ
イポーラトランジスタであって、これにより前記問題点
を解決する。
下にベースコンタクトを有し、ベース取り出し電極のベ
ースとの接触部分が、単結晶であることを特徴とするバ
イポーラトランジスタであって、これにより前記問題点
を解決する。
【００３７】本出願の請求項２の発明は、ベース下にベ
ースコンタクトを有し、ベース取り出し電極のベースと
の接触部分が、単結晶であることを特徴とするダブルポ
リシリコン構造のバイポーラトランジスタであって、こ
れにより前記問題点を解決する。
ースコンタクトを有し、ベース取り出し電極のベースと
の接触部分が、単結晶であることを特徴とするダブルポ
リシリコン構造のバイポーラトランジスタであって、こ
れにより前記問題点を解決する。
【００３８】本出願の請求項３の発明は、ベース下にベ
ースコンタクトを有し、ベース取り出し電極のベースと
の接触部分が、単結晶であるバイポーラトランジスタ
と、ダブルゲート薄膜ＭＯＳ ＦＥＴとを同一基板上に
形成したことを特徴とする半導体装置であって、これに
より前記問題点を解決する。
ースコンタクトを有し、ベース取り出し電極のベースと
の接触部分が、単結晶であるバイポーラトランジスタ
と、ダブルゲート薄膜ＭＯＳ ＦＥＴとを同一基板上に
形成したことを特徴とする半導体装置であって、これに
より前記問題点を解決する。
【００３９】本出願の請求項４の発明は、バイポーラト
ランジスタのベース取り出し電極と、ＭＯＳ ＦＥＴの
バックゲート電極とを選択エピタキシャル技術により同
時に埋め込む工程と、ウェハはり合わせ及び研磨工程
と、同一のポリシリコンを拡散源とした二重拡散により
エミッタ、ベースを形成する工程とを含む半導体装置の
製造方法であって、これにより前記問題点を解決する。
ランジスタのベース取り出し電極と、ＭＯＳ ＦＥＴの
バックゲート電極とを選択エピタキシャル技術により同
時に埋め込む工程と、ウェハはり合わせ及び研磨工程
と、同一のポリシリコンを拡散源とした二重拡散により
エミッタ、ベースを形成する工程とを含む半導体装置の
製造方法であって、これにより前記問題点を解決する。
【００４０】本出願の請求項５の発明は、バイポーラト
ランジスタのベース取り出し電極と、ＭＯＳ ＦＥＴの
バックゲート電極とをポリシリコンＣＶＤと、それにひ
き続く熱処理により、単結晶化することで同時に埋め込
む工程と、ウェハはり合わせ及び研磨工程と、同一のポ
リシリコンを拡散源とした二重拡散によりエミッタ、ベ
ースを形成する工程とを含む半導体装置の製造方法であ
って、これにより前記問題点を解決する。
ランジスタのベース取り出し電極と、ＭＯＳ ＦＥＴの
バックゲート電極とをポリシリコンＣＶＤと、それにひ
き続く熱処理により、単結晶化することで同時に埋め込
む工程と、ウェハはり合わせ及び研磨工程と、同一のポ
リシリコンを拡散源とした二重拡散によりエミッタ、ベ
ースを形成する工程とを含む半導体装置の製造方法であ
って、これにより前記問題点を解決する。
【００４１】
【作用】本出願の発明によれば、単結晶中の不純物拡散
係数は、多結晶中の同係数に比較し、例えば１〜２桁小
さくなるため、前記した問題点、を同時に解決する
ことができ、しかも、ベース（真性ベース）とベースコ
ンタクトの離間による特性劣化、集積度劣化を生じな
い。また、後に示す実施例からも明らかなように、プロ
セスステップの過度の増加がなく、容易に高性能な半導
体装置の実現を可能とする。
係数は、多結晶中の同係数に比較し、例えば１〜２桁小
さくなるため、前記した問題点、を同時に解決する
ことができ、しかも、ベース（真性ベース）とベースコ
ンタクトの離間による特性劣化、集積度劣化を生じな
い。また、後に示す実施例からも明らかなように、プロ
セスステップの過度の増加がなく、容易に高性能な半導
体装置の実現を可能とする。
【００４２】
【実施例】以下本発明の実施例について説明する。なお
当然のことであるが、本発明は実施例により限定される
ものではない。
当然のことであるが、本発明は実施例により限定される
ものではない。
【００４３】実施例１ 以下、本発明の具体的な実施例を、図１を用いて説明す
る。従来例を示す図２との重複を避けるため、同様の工
程の説明は、省略する。 図１（ａ）：図２（ａ）と同様である。 図１（ｂ）：先ず例えばＳｉＨ4 ＋ＨＣｌを用いた選択
エピタキシャル技術により、バイポーラトランジスタ部
の先のコンタクト部に単結晶Ｓｉ２を埋め込む。エピタ
キシャル膜は、０．１〜０．２μｍ程度でよい。
る。従来例を示す図２との重複を避けるため、同様の工
程の説明は、省略する。 図１（ａ）：図２（ａ）と同様である。 図１（ｂ）：先ず例えばＳｉＨ4 ＋ＨＣｌを用いた選択
エピタキシャル技術により、バイポーラトランジスタ部
の先のコンタクト部に単結晶Ｓｉ２を埋め込む。エピタ
キシャル膜は、０．１〜０．２μｍ程度でよい。
【００４４】これに引き続く工程は、図２（ｂ）と同様
である。これにより、図１（ｂ）に示すように、バイポ
ーラトランジスタ（Ｂｉｐ部Ｉ）のベース取り出し電極
部は、従来のポリＳｉ／Ｗ構造から、単結晶／ポリＳｉ
Ｗ構造となる。
である。これにより、図１（ｂ）に示すように、バイポ
ーラトランジスタ（Ｂｉｐ部Ｉ）のベース取り出し電極
部は、従来のポリＳｉ／Ｗ構造から、単結晶／ポリＳｉ
Ｗ構造となる。
【００４５】図１（ｃ）〜（ｅ）：図２（ｃ）〜（ｅ）
と同様である。 これにより、前記した背景技術と同様にベース直下でコ
ンタクトをとることが可能になり、しかもトランジスタ
への悪影響の発生を排除できる。
と同様である。 これにより、前記した背景技術と同様にベース直下でコ
ンタクトをとることが可能になり、しかもトランジスタ
への悪影響の発生を排除できる。
【００４６】実施例２ 上記した実施例１では、ベース取り出し電極の、基板と
のコンタクト部を単結晶とするために選択エピタキシャ
ル技術を用いたが、これ以外の方法としてレーザーアニ
ールを用いる方法をとるのが、本実施例である。 図１（ｂ）に対応：ポリＳｉＣＶＤ、レジストコート及
びエッチバックにより開口部にポリＳｉを埋め込む。ポ
リＳｉ膜厚は、約１０〜２０ｎｍでよい。その後、５０
０ｍＪ／ｃｍ2 のエネルギーのエキシマレーザーを全面
照射し、ポリＳｉを単結晶化する。
のコンタクト部を単結晶とするために選択エピタキシャ
ル技術を用いたが、これ以外の方法としてレーザーアニ
ールを用いる方法をとるのが、本実施例である。 図１（ｂ）に対応：ポリＳｉＣＶＤ、レジストコート及
びエッチバックにより開口部にポリＳｉを埋め込む。ポ
リＳｉ膜厚は、約１０〜２０ｎｍでよい。その後、５０
０ｍＪ／ｃｍ2 のエネルギーのエキシマレーザーを全面
照射し、ポリＳｉを単結晶化する。
【００４７】以下は、先のプロセスと同じである。以
上、詳しく説明したように、実施例１，２によれば、薄
膜ＳＯＩ基板にバイポーラトランジスタを形成する際、
トランジスタ特性への悪影響無しにベース直下でコンタ
クトを取ることが可能となり、高性能な半導体装置の形
成が実現される。更に、薄膜ＳＯＩ ＭＯＳ ＦＥＴが
同一基板に形成され、ひいては高性能、高精度のデバイ
スが実現可能となる。
上、詳しく説明したように、実施例１，２によれば、薄
膜ＳＯＩ基板にバイポーラトランジスタを形成する際、
トランジスタ特性への悪影響無しにベース直下でコンタ
クトを取ることが可能となり、高性能な半導体装置の形
成が実現される。更に、薄膜ＳＯＩ ＭＯＳ ＦＥＴが
同一基板に形成され、ひいては高性能、高精度のデバイ
スが実現可能となる。
【００４８】
【発明の効果】本発明によれば、ベースコンタクトをベ
ース直下に埋め込み形成することで、ベース（真性ベー
ス）とベースコンタクトの離間による特性劣化、集積度
劣化の防止を図り、なおかつ、コンタクト領域に導入し
た高濃度不純物が、真性ベース領域迄、拡散することの
発生を防止した技術を提供できる。本発明によれば、例
えば、高性能なＳＯＩラテラルバイポーラトランジスタ
の実現が可能となる。
ース直下に埋め込み形成することで、ベース（真性ベー
ス）とベースコンタクトの離間による特性劣化、集積度
劣化の防止を図り、なおかつ、コンタクト領域に導入し
た高濃度不純物が、真性ベース領域迄、拡散することの
発生を防止した技術を提供できる。本発明によれば、例
えば、高性能なＳＯＩラテラルバイポーラトランジスタ
の実現が可能となる。
【図１】実施例１の工程を順に断面図で示すものであ
る。
る。
【図２】背景技術の工程を順に断面図で示すものであ
る。
る。
【図３】従来技術を示す。
【図４】従来技術のプロセスフローを示す。
１３ｂ ポリシリコン（ベース） ２ 単結晶シリコン
Claims (5)
- 【請求項１】ベース下にベースコンタクトを有し、ベー
ス取り出し電極のベースとの接触部分が、単結晶である
ことを特徴とするバイポーラトランジスタ。 - 【請求項２】ベース下にベースコンタクトを有し、ベー
ス取り出し電極のベースとの接触部分が、単結晶である
ことを特徴とするダブルポリシリコン構造のバイポーラ
トランジスタ。 - 【請求項３】ベース下にベースコンタクトを有し、ベー
ス取り出し電極のベースとの接触部分が、単結晶である
バイポーラトランジスタと、ダブルゲート薄膜ＭＯＳ
ＦＥＴとを同一基板上に形成したことを特徴とする半導
体装置。 - 【請求項４】バイポーラトランジスタのベース取り出し
電極と、ＭＯＳ ＦＥＴのバックゲート電極とを選択エ
ピタキシャル技術により同時に埋め込む工程と、 ウェハはり合わせ及び研磨工程と、 同一のポリシリコンを拡散源とした二重拡散によりエミ
ッタ、ベースを形成する工程とを含む半導体装置の製造
方法。 - 【請求項５】バイポーラトランジスタのベース取り出し
電極と、ＭＯＳ ＦＥＴのバックゲート電極とをポリシ
リコンＣＶＤと、それにひき続く熱処理により、単結晶
化することで同時に埋め込む工程と、 ウェハはり合わせ及び研磨工程と、 同一のポリシリコンを拡散源とした二重拡散によりエミ
ッタ、ベースを形成する工程とを含む半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103738A JPH0645344A (ja) | 1992-03-30 | 1992-03-30 | バイポーラトランジスタ、半導体装置、及びその製造方法 |
| US08/007,232 US5352624A (en) | 1992-01-23 | 1993-01-21 | SOI type semiconductor device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103738A JPH0645344A (ja) | 1992-03-30 | 1992-03-30 | バイポーラトランジスタ、半導体装置、及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645344A true JPH0645344A (ja) | 1994-02-18 |
Family
ID=14361969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103738A Pending JPH0645344A (ja) | 1992-01-23 | 1992-03-30 | バイポーラトランジスタ、半導体装置、及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645344A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721444A (en) * | 1994-12-22 | 1998-02-24 | Mitsubishi Denki Kabushiki Kaisha | Thin-film transistor having a buried impurity region and method of fabricating the same |
| US6869874B2 (en) | 2002-05-18 | 2005-03-22 | Hynix Semiconductor Inc. | Method for fabricating contact plug with low contact resistance |
-
1992
- 1992-03-30 JP JP4103738A patent/JPH0645344A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721444A (en) * | 1994-12-22 | 1998-02-24 | Mitsubishi Denki Kabushiki Kaisha | Thin-film transistor having a buried impurity region and method of fabricating the same |
| US6869874B2 (en) | 2002-05-18 | 2005-03-22 | Hynix Semiconductor Inc. | Method for fabricating contact plug with low contact resistance |
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