JPH0548104A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0548104A JPH0548104A JP3198182A JP19818291A JPH0548104A JP H0548104 A JPH0548104 A JP H0548104A JP 3198182 A JP3198182 A JP 3198182A JP 19818291 A JP19818291 A JP 19818291A JP H0548104 A JPH0548104 A JP H0548104A
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Abstract
(57)【要約】
【目的】 薄膜SOI(Semiconductor On Insulator) 上に
形成したMOS 型電界効果トランジスタ(MOSFET)及びその
製造方法の改良に関し，低いS/D 拡散層抵抗及びコンタ
クト抵抗をもつ薄膜SOI ダブルゲートMOSFETを提供する
とともに, 製造歩留まりの改良された該薄膜SOI ダブル
ゲートMOSFET製造方法を提供するを目的とする。 【構成】 埋め込みゲート型のバックゲート電極を有
し，該バックゲート電極のチャネル領域と反対側の面
は，S/D 拡散層領域が形成される素子形成基板表面と同
一平面内にある構造を有するダブルゲートNMOSFET 並び
にその製造方法より構成する。
形成したMOS 型電界効果トランジスタ(MOSFET)及びその
製造方法の改良に関し，低いS/D 拡散層抵抗及びコンタ
クト抵抗をもつ薄膜SOI ダブルゲートMOSFETを提供する
とともに, 製造歩留まりの改良された該薄膜SOI ダブル
ゲートMOSFET製造方法を提供するを目的とする。 【構成】 埋め込みゲート型のバックゲート電極を有
し，該バックゲート電極のチャネル領域と反対側の面
は，S/D 拡散層領域が形成される素子形成基板表面と同
一平面内にある構造を有するダブルゲートNMOSFET 並び
にその製造方法より構成する。
Description
【０００１】
【産業上の利用分野】本発明は，薄膜SOI(Semiconducto
r On Insulator) 上に形成したMOS 型電界効果トランジ
スタ(MOSFET)及びその製造方法の改良に関する。
r On Insulator) 上に形成したMOS 型電界効果トランジ
スタ(MOSFET)及びその製造方法の改良に関する。
【０００２】近年における半導体デバイスの高性能化の
根源は, トランジスタの微細化によるトランジスタ単体
性能の向上に負うところが大きい。高性能トランジスタ
の一つとして最近注目を集めているものは薄膜SOIMOSFE
T である。
根源は, トランジスタの微細化によるトランジスタ単体
性能の向上に負うところが大きい。高性能トランジスタ
の一つとして最近注目を集めているものは薄膜SOIMOSFE
T である。
【０００３】
【従来の技術】薄膜SOIMOSFET は, バルク基板に形成さ
れた従来のMOSFETに比べると，閾値電圧(Vth) の低下や
パンチスルーのようなショートチャネル効果が小さいこ
と, 又垂直電界緩和によりキャリア移動度の増大するこ
と, ピンチオフ電圧の上昇のためにドレイン電流が増大
すること，完全素子分離が可能であるため相補型MOS(CM
OS)FETにおけるラッチアップ現象を防止することができ
ること,高集積化に適した構造をもつこと等の長所があ
る。
れた従来のMOSFETに比べると，閾値電圧(Vth) の低下や
パンチスルーのようなショートチャネル効果が小さいこ
と, 又垂直電界緩和によりキャリア移動度の増大するこ
と, ピンチオフ電圧の上昇のためにドレイン電流が増大
すること，完全素子分離が可能であるため相補型MOS(CM
OS)FETにおけるラッチアップ現象を防止することができ
ること,高集積化に適した構造をもつこと等の長所があ
る。
【０００４】又, 最近では薄膜SOIMOSFET を発展させ,
チャネルを上下のゲートで挟んだ構造のダブルゲートMO
SFETの開発も行われている。図8 にダブルゲートn チャ
ネル型MOSFET(NMOSFET) の構造が模式的に示されてい
る。図において,51は支持基板, 52は素子分離酸化膜と
一体の埋め込み酸化膜, 53はゲート酸化膜と一体の酸化
膜, 54は絶縁体膜, 55は素子形成基板(SOI) に設けられ
たFET のソース(S) 高濃度拡散層，56はチャネル層領
域, 57はドレイン(D) 高濃度拡散層, 58はバックゲート
電極層, 59はフロントゲート電極層, 60はアルミニウム
(Al)ソースコンタクト配線, 61はAlドレインコンタクト
配線である。
チャネルを上下のゲートで挟んだ構造のダブルゲートMO
SFETの開発も行われている。図8 にダブルゲートn チャ
ネル型MOSFET(NMOSFET) の構造が模式的に示されてい
る。図において,51は支持基板, 52は素子分離酸化膜と
一体の埋め込み酸化膜, 53はゲート酸化膜と一体の酸化
膜, 54は絶縁体膜, 55は素子形成基板(SOI) に設けられ
たFET のソース(S) 高濃度拡散層，56はチャネル層領
域, 57はドレイン(D) 高濃度拡散層, 58はバックゲート
電極層, 59はフロントゲート電極層, 60はアルミニウム
(Al)ソースコンタクト配線, 61はAlドレインコンタクト
配線である。
【０００５】図8 に示されるダブルゲートNMOSFET にお
いては, 通常のNMOSFET に較べて電流駆動力が二倍以上
になるという長所がある。
いては, 通常のNMOSFET に較べて電流駆動力が二倍以上
になるという長所がある。
【０００６】
【発明が解決しようとする課題】上記, ダブルゲートNM
OSFET の長所は, 素子形成基板(SOI) 層の厚さが, 反転
層よりも厚い範囲( 数nmよりも厚い範囲) において, 薄
ければ薄いほうが顕著に現れる。しかし, 素子形成基板
(SOI) 層の厚さが薄くなると, 図8 から見られるように
S/D 高濃度層55, 57が薄層化されるので, S/D 抵抗が増
大する。更に又,S/D コンタクト抵抗の増大ももたらさ
れる。
OSFET の長所は, 素子形成基板(SOI) 層の厚さが, 反転
層よりも厚い範囲( 数nmよりも厚い範囲) において, 薄
ければ薄いほうが顕著に現れる。しかし, 素子形成基板
(SOI) 層の厚さが薄くなると, 図8 から見られるように
S/D 高濃度層55, 57が薄層化されるので, S/D 抵抗が増
大する。更に又,S/D コンタクト抵抗の増大ももたらさ
れる。
【０００７】尚, 更に図8 のダブルゲートNMOSFET を製
造する際に, 素子形成基板を埋め込み酸化膜52の表面に
おいて支持基板51と貼り合わせる工程が必要である。し
かしこの構造においては( バックゲート電極58のみが突
出している), 貼り合わせを容易にするために, 貼り合
わせ面を平坦化することが困難で, 完全な平坦面が形成
できない結果, この工程の歩留まりが悪いという問題が
あった。
造する際に, 素子形成基板を埋め込み酸化膜52の表面に
おいて支持基板51と貼り合わせる工程が必要である。し
かしこの構造においては( バックゲート電極58のみが突
出している), 貼り合わせを容易にするために, 貼り合
わせ面を平坦化することが困難で, 完全な平坦面が形成
できない結果, この工程の歩留まりが悪いという問題が
あった。
【０００８】そこで本発明においては, 低いS/D 拡散層
抵抗及びコンタクト抵抗をもつ薄膜SOI ダブルゲートMO
SFETを提供するとともに, 製造歩留まりの改良された該
薄膜SOI ダブルゲートMOSFET製造方法を提供することを
目的とする。
抵抗及びコンタクト抵抗をもつ薄膜SOI ダブルゲートMO
SFETを提供するとともに, 製造歩留まりの改良された該
薄膜SOI ダブルゲートMOSFET製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記課題は，第１の絶縁
体膜中に埋め込まれた第１のゲート電極の上方に該絶縁
体膜を介して対向するチャネル領域となる単結晶シリコ
ン層と, 該チャネル領域となる単結晶シリコン層と一体
を成し,該第１のゲート電極の側面と該第１の絶縁体膜
を介して対向するソース・ドレイン拡散層となる単結晶
シリコン層とを有する半導体装置，或いはチャネル領域
となる単結晶シリコン層を挟んで, 第１のゲート電極と
対称的位置に第２の絶縁体膜を介して第２のゲート電極
を有する半導体装置，或いは，素子形成半導体基板の表
面に第１の溝を形成する工程と，該第１の溝の底面に第
１の絶縁体層を形成する工程と，該第１の溝内に，第１
のゲート電極となる導電体層を埋め込む工程と，第１の
溝内に導電体層を埋め込む工程の後，該基板表面を平坦
化する工程該第１の溝より深い第２の溝を形成する工程
と，全面に第２の絶縁体膜を堆積する工程と，該第２の
絶縁体膜を平坦化する工程と，平坦化された該第２の絶
縁体膜の表面と支持半導体基板を貼り合わせる工程と，
素子形成基板の裏面を研磨し，第２の溝内の該第２の絶
縁体膜を露出させる工程とを有する半導体装置の製造方
法によって解決される。
体膜中に埋め込まれた第１のゲート電極の上方に該絶縁
体膜を介して対向するチャネル領域となる単結晶シリコ
ン層と, 該チャネル領域となる単結晶シリコン層と一体
を成し,該第１のゲート電極の側面と該第１の絶縁体膜
を介して対向するソース・ドレイン拡散層となる単結晶
シリコン層とを有する半導体装置，或いはチャネル領域
となる単結晶シリコン層を挟んで, 第１のゲート電極と
対称的位置に第２の絶縁体膜を介して第２のゲート電極
を有する半導体装置，或いは，素子形成半導体基板の表
面に第１の溝を形成する工程と，該第１の溝の底面に第
１の絶縁体層を形成する工程と，該第１の溝内に，第１
のゲート電極となる導電体層を埋め込む工程と，第１の
溝内に導電体層を埋め込む工程の後，該基板表面を平坦
化する工程該第１の溝より深い第２の溝を形成する工程
と，全面に第２の絶縁体膜を堆積する工程と，該第２の
絶縁体膜を平坦化する工程と，平坦化された該第２の絶
縁体膜の表面と支持半導体基板を貼り合わせる工程と，
素子形成基板の裏面を研磨し，第２の溝内の該第２の絶
縁体膜を露出させる工程とを有する半導体装置の製造方
法によって解決される。
【００１０】図1 は本発明の原理説明図である。図にお
いて, 29は支持基板, 28は素子分離酸化膜と一体の埋め
込み酸化膜, 30はフロントゲート電極層, 31はフロント
ゲート酸化膜と一体の酸化膜, 34は絶縁体膜, 32はSOI
に設けらるFET のS高濃度拡散層，37はチャネル層領域,
33はD 高濃度拡散層, 26はバックゲート電極層, 35は
アルミニウム(Al)ソースコンタクト配線, 36はAlドレイ
ンコンタクト配線である。
いて, 29は支持基板, 28は素子分離酸化膜と一体の埋め
込み酸化膜, 30はフロントゲート電極層, 31はフロント
ゲート酸化膜と一体の酸化膜, 34は絶縁体膜, 32はSOI
に設けらるFET のS高濃度拡散層，37はチャネル層領域,
33はD 高濃度拡散層, 26はバックゲート電極層, 35は
アルミニウム(Al)ソースコンタクト配線, 36はAlドレイ
ンコンタクト配線である。
【００１１】
【作用】図1 に示されるように, S 高濃度拡散層32及び
D 高濃度拡散層33は, それぞれバックゲート電極層26の
側面に対向する領域にまで拡大化されており, 従来の構
造に較べてS/D 拡散層抵抗は減少する。
D 高濃度拡散層33は, それぞれバックゲート電極層26の
側面に対向する領域にまで拡大化されており, 従来の構
造に較べてS/D 拡散層抵抗は減少する。
【００１２】又, バックゲート電極26のチャネル領域と
反対側の面は, S/D 拡散層32, 33と埋め込み酸化膜28と
の界面と同一平面内にあるために, 支持基板29と貼り合
わせるための埋め込み酸化膜28の平坦か工程が容易にな
り, 工程の歩留まりが向上する。
反対側の面は, S/D 拡散層32, 33と埋め込み酸化膜28と
の界面と同一平面内にあるために, 支持基板29と貼り合
わせるための埋め込み酸化膜28の平坦か工程が容易にな
り, 工程の歩留まりが向上する。
【００１３】
【実施例】本発明の二つの実施例について以下に図を参
照しながら説明する。第１の実施例図2, 3, 4, 5 は図
1 に示されるような薄膜SOI ダブルゲートNMOSFET を
製造するための一連の製造工程を説明する図である。
照しながら説明する。第１の実施例図2, 3, 4, 5 は図
1 に示されるような薄膜SOI ダブルゲートNMOSFET を
製造するための一連の製造工程を説明する図である。
【００１４】図2(a)は, 素子形成基板(SOI) 21の, 後に
埋め込みバックゲート電極となる領域をSiO2膜22をエッ
チングマスクとして除去し, 深さ200 乃至500nm の溝23
を形成する。溝23が深い場合にはPSG(Phosphosilicate
glass)/Si 窒化膜/Si 酸化膜等の複合膜をエッチングマ
スクとして用いる。
埋め込みバックゲート電極となる領域をSiO2膜22をエッ
チングマスクとして除去し, 深さ200 乃至500nm の溝23
を形成する。溝23が深い場合にはPSG(Phosphosilicate
glass)/Si 窒化膜/Si 酸化膜等の複合膜をエッチングマ
スクとして用いる。
【００１５】尚, 図2, 3, 4, 5 では貼り合わせ工程以
降に合わせてウェファの加工面を下にして図示してい
る。図2(b)に示されるように, CVD(Chemical Vapor Dep
osition)法により, 厚さ約200nm のSiO2膜を堆積した
後, RIE(Reactive Ion Etching) により溝23の側壁にサ
イドウォール膜24を形成する。
降に合わせてウェファの加工面を下にして図示してい
る。図2(b)に示されるように, CVD(Chemical Vapor Dep
osition)法により, 厚さ約200nm のSiO2膜を堆積した
後, RIE(Reactive Ion Etching) により溝23の側壁にサ
イドウォール膜24を形成する。
【００１６】図2(c)に示されるように, 溝23の底面に,
厚さ10乃至20nmの熱酸化膜を形成してこれをゲート酸化
膜25とする。図3(d)に示されるように, 全面に厚さ500
乃至1000nmのポリSi膜26を堆積し，このポリSi膜26へ不
純物導入を行う。 不純物導入は, 例えば, 燐(P) をド
ーズ量が1016cm-2程度イオン注入する。ポリSi膜26の代
わりに, 後の貼り合わせ工程における熱処理に耐える高
融点金属及びそのシリサイド等を用いても良い。
厚さ10乃至20nmの熱酸化膜を形成してこれをゲート酸化
膜25とする。図3(d)に示されるように, 全面に厚さ500
乃至1000nmのポリSi膜26を堆積し，このポリSi膜26へ不
純物導入を行う。 不純物導入は, 例えば, 燐(P) をド
ーズ量が1016cm-2程度イオン注入する。ポリSi膜26の代
わりに, 後の貼り合わせ工程における熱処理に耐える高
融点金属及びそのシリサイド等を用いても良い。
【００１７】図3(e)に示されるように, RIE 等により,
溝23の内部にバックゲート電極となるポリSi膜26を残
し,溝23の内部以外のポリSi膜26を除去する。図3(f)に
示されるように, 素子分離領域と, 同時に選択研磨スト
ッパーとなる領域に溝27を形成する。溝の深さは, 埋め
込みバックゲート電極用溝23よりも50乃至200nm 深くす
る。この差がチャネル領域のSi層の厚さである。続い
て, 全面に厚さ1 乃至5 μm のSiO2膜28を形成する。Si
O2膜28の厚さは, 次の工程において，どの程度表面を平
坦化することが可能かによる。又, SiO2膜28の代わりに
絶縁体とポリSi膜の複合膜を用いることもできる。
溝23の内部にバックゲート電極となるポリSi膜26を残
し,溝23の内部以外のポリSi膜26を除去する。図3(f)に
示されるように, 素子分離領域と, 同時に選択研磨スト
ッパーとなる領域に溝27を形成する。溝の深さは, 埋め
込みバックゲート電極用溝23よりも50乃至200nm 深くす
る。この差がチャネル領域のSi層の厚さである。続い
て, 全面に厚さ1 乃至5 μm のSiO2膜28を形成する。Si
O2膜28の厚さは, 次の工程において，どの程度表面を平
坦化することが可能かによる。又, SiO2膜28の代わりに
絶縁体とポリSi膜の複合膜を用いることもできる。
【００１８】図4(g)に示されるように, SiO2膜28を研磨
により平坦化し, もとの素子形成基板表面からの厚さを
500 乃至1000nmとする。図4(h)に示されるように, SiO2
膜28の表面とSi支持基板29の表面を1000°C 乃至1200°
C の熱処理によって貼り合わせる。
により平坦化し, もとの素子形成基板表面からの厚さを
500 乃至1000nmとする。図4(h)に示されるように, SiO2
膜28の表面とSi支持基板29の表面を1000°C 乃至1200°
C の熱処理によって貼り合わせる。
【００１９】図4(i)に示されるように, 素子分離領域
と, 同時に選択研磨ストッパーとなる埋め込みSiO2膜28
が露出するまで素子形成基板21を裏面より研磨する。図
5(j)に示されるように, バックゲート電極26の位置に対
応して, 厚さが200乃至300nm のポリSi, メタル, メタ
ルシリサイド, 或いはこれらの組み合わせ,の何れかよ
り成るフロントゲート電極30を形成する。次いで, フロ
ントゲート電極30をマスクとして, 素子領域へドーズ量
1013cm-2のP をイオン注入し, LDD(lightly doped drai
n)構造のS/D 低濃度拡散層を形成する。
と, 同時に選択研磨ストッパーとなる埋め込みSiO2膜28
が露出するまで素子形成基板21を裏面より研磨する。図
5(j)に示されるように, バックゲート電極26の位置に対
応して, 厚さが200乃至300nm のポリSi, メタル, メタ
ルシリサイド, 或いはこれらの組み合わせ,の何れかよ
り成るフロントゲート電極30を形成する。次いで, フロ
ントゲート電極30をマスクとして, 素子領域へドーズ量
1013cm-2のP をイオン注入し, LDD(lightly doped drai
n)構造のS/D 低濃度拡散層を形成する。
【００２０】図5(k)に示されるように, 厚さ 200nm程度
のSiO2膜を全面に堆積した後, RIEによりフロントゲー
ト電極30のサイドウォール31を形成する。続いて, ドー
ズ量1015cm-2の砒素(As)をイオン注入し,S/D 高濃度拡
散層32, 33を形成する。
のSiO2膜を全面に堆積した後, RIEによりフロントゲー
ト電極30のサイドウォール31を形成する。続いて, ドー
ズ量1015cm-2の砒素(As)をイオン注入し,S/D 高濃度拡
散層32, 33を形成する。
【００２１】最後に, 図5(l)に示されるように, 厚さ60
0 乃至1000nmのPSG 又はBPSG(boro-phosphosilicate gl
ass)より成る絶縁体膜34を堆積し, コンタクト部を開口
して, アルミニウム(Al)配線を形成してダブルゲートNM
OSFET が完成する。第２の実施例本発明をシングルゲー
トNMOSFET に適用するものである。
0 乃至1000nmのPSG 又はBPSG(boro-phosphosilicate gl
ass)より成る絶縁体膜34を堆積し, コンタクト部を開口
して, アルミニウム(Al)配線を形成してダブルゲートNM
OSFET が完成する。第２の実施例本発明をシングルゲー
トNMOSFET に適用するものである。
【００２２】図6 において図1 と同一符号は, 同一部分
または同一部材を表している。本実施例におけるシング
ルゲートNMOSFET は, 第１の実施例とは異なり, シング
ルドレイン構造を持つ。
または同一部材を表している。本実施例におけるシング
ルゲートNMOSFET は, 第１の実施例とは異なり, シング
ルドレイン構造を持つ。
【００２３】図7 は図6 に示されるような薄膜SOI シン
グルゲートNMOSFET を製造するための一連の製造工程の
中, 第１の実施例と異なる工程のみを説明する図であ
る。即ち, 図2, 3, 4, 5 において図2(a)〜図4(i)まで
の工程と, 図5(l)の工程は同一であり, 説明は省略す
る。
グルゲートNMOSFET を製造するための一連の製造工程の
中, 第１の実施例と異なる工程のみを説明する図であ
る。即ち, 図2, 3, 4, 5 において図2(a)〜図4(i)まで
の工程と, 図5(l)の工程は同一であり, 説明は省略す
る。
【００２４】図2(a)〜図4(i)までの工程の後, 図7(a)に
示されるように, バックゲート電極26の位置に対応し
て, スルー酸化膜38上にレジストマスク39を形成する。
図7(b)に示されるように, ドーズ量が1015cm-2程度のAs
をスルー酸化膜38を介してイオン注入し, S/D高濃度拡
散層32, 33を形成する。
示されるように, バックゲート電極26の位置に対応し
て, スルー酸化膜38上にレジストマスク39を形成する。
図7(b)に示されるように, ドーズ量が1015cm-2程度のAs
をスルー酸化膜38を介してイオン注入し, S/D高濃度拡
散層32, 33を形成する。
【００２５】この後, レジストマスクを除去し, 図5(l)
と同様の工程によって, 図6 に示されたシングルゲート
NMOSFET が完成する。
と同様の工程によって, 図6 に示されたシングルゲート
NMOSFET が完成する。
【００２６】
【発明の効果】本発明によって，バックゲート電極を埋
め込み型とすることにより, S/D 拡散層抵抗及びコンタ
クト抵抗の十分小さい薄膜SOI ダブルゲート MOSFET が
提供される。しかも, 素子形成基板の貼り合わせ面の平
坦性が向上することから製造歩留りが向上する。その結
果, トランジスタの微細化, 半導体デバイスの高集積化
にも寄与するところが大きい。
め込み型とすることにより, S/D 拡散層抵抗及びコンタ
クト抵抗の十分小さい薄膜SOI ダブルゲート MOSFET が
提供される。しかも, 素子形成基板の貼り合わせ面の平
坦性が向上することから製造歩留りが向上する。その結
果, トランジスタの微細化, 半導体デバイスの高集積化
にも寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 第１の実施例の説明図（その１）
【図３】 第１の実施例の説明図（その２）
【図４】 第１の実施例の説明図（その３）
【図５】 第１の実施例の説明図（その４）
【図６】 第２の実施例の説明図（その１）
【図７】 第２の実施例の説明図（その２）
【図８】 従来例の説明図
21, 素子形成基板(SOI) 22 SiO2膜 23 溝 24 サイドウォール膜 25, 53 ゲート酸化膜 26, 58 バックゲート電極層, (ポリSi膜) 27 素子分離領域と, 同時に選択研磨ストッパーとなる
領域の溝 28, 52 素子分離酸化膜と一体の埋め込み酸化膜 29, 51 支持基板 30, 59 フロントゲート電極層, 31 ゲート酸化膜と一体の酸化膜, 32, 55 S高濃度拡散層， 33, 57 D 高濃度拡散層, 34, 54 絶縁体膜, 35, 60 Alソースコンタクト配線, 36, 61 Alドレインコンタクト配線 37, 56 チャネル層領域,
領域の溝 28, 52 素子分離酸化膜と一体の埋め込み酸化膜 29, 51 支持基板 30, 59 フロントゲート電極層, 31 ゲート酸化膜と一体の酸化膜, 32, 55 S高濃度拡散層， 33, 57 D 高濃度拡散層, 34, 54 絶縁体膜, 35, 60 Alソースコンタクト配線, 36, 61 Alドレインコンタクト配線 37, 56 チャネル層領域,
Claims (4)
- 【請求項１】 MOS 型電界効果トランジスタにおいて, 第１の絶縁体膜中に埋め込まれた第１のゲート電極の上
方に該絶縁体膜を介して対向するチャネル領域となる単
結晶シリコン層と, 該チャネル領域となる単結晶シリコン層と一体を成し,
該第１のゲート電極の側面と該第１の絶縁体膜を介して
対向するソース・ドレイン拡散層となる単結晶シリコン
層とを有することを特徴とする半導体装置。 - 【請求項２】 前記, 半導体装置は更に, チャネル領域
となる単結晶シリコン層を挟んで, 第１のゲート電極と
対称的位置に第２の絶縁体膜を介して第２のゲート電極
を有することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 MOS 型電界効果トランジスタの製造方法
において, 素子形成半導体基板の表面に第１の溝を形成する工程
と， 該第１の溝の底面に第１の絶縁体層を形成する工程と， 該第１の溝内に，第１のゲート電極となる導電体層を埋
め込む工程と， 該第１の溝より深い第２の溝を形成する工程と， 全面に第２の絶縁体膜を堆積する工程と， 該第２の絶縁体膜を平坦化する工程と， 平坦化された該第２の絶縁体膜の表面と支持半導体基板
を貼り合わせる工程と， 素子形成基板の裏面を研磨し，第２の溝内の該第２の絶
縁体膜を露出させる工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項４】前記，半導体装置の製造方法は更に，第１
の溝内に導電体層を埋め込む工程の後，該基板表面を平
坦化する工程を有することを特徴とする請求項３記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198182A JPH0548104A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198182A JPH0548104A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548104A true JPH0548104A (ja) | 1993-02-26 |
Family
ID=16386846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198182A Withdrawn JPH0548104A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548104A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043535A (en) * | 1997-08-29 | 2000-03-28 | Texas Instruments Incorporated | Self-aligned implant under transistor gate |
| KR100466978B1 (ko) * | 1997-12-20 | 2005-06-07 | 삼성전자주식회사 | 소이 트랜지스터 장치의 제조 방법 |
| KR100555454B1 (ko) * | 1998-10-29 | 2006-04-21 | 삼성전자주식회사 | Soi 트랜지스터의 제조방법 |
| US7265005B2 (en) | 2005-04-22 | 2007-09-04 | International Business Machines Corporation | Structure and method for dual-gate FET with SOI substrate |
-
1991
- 1991-08-08 JP JP3198182A patent/JPH0548104A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043535A (en) * | 1997-08-29 | 2000-03-28 | Texas Instruments Incorporated | Self-aligned implant under transistor gate |
| KR100466978B1 (ko) * | 1997-12-20 | 2005-06-07 | 삼성전자주식회사 | 소이 트랜지스터 장치의 제조 방법 |
| KR100555454B1 (ko) * | 1998-10-29 | 2006-04-21 | 삼성전자주식회사 | Soi 트랜지스터의 제조방법 |
| US7265005B2 (en) | 2005-04-22 | 2007-09-04 | International Business Machines Corporation | Structure and method for dual-gate FET with SOI substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |