JPH05291577A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05291577A JPH05291577A JP8745192A JP8745192A JPH05291577A JP H05291577 A JPH05291577 A JP H05291577A JP 8745192 A JP8745192 A JP 8745192A JP 8745192 A JP8745192 A JP 8745192A JP H05291577 A JPH05291577 A JP H05291577A
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Abstract
(57)【要約】
【目的】本発明は、ＳＯＩ基板を用いた半導体装置にお
いて、素子が微細化してもソース・ドレイン抵抗を低減
することができ、高速化が実現される半導体装置及びそ
の製造方法を提供することを目的とする。 【構成】シリコン支持基板３０上に絶縁膜３４を介して
ＳＯＩ層３２が形成され、ＳＯＩ層３２は中央部のｐ型
チャネル領域３６とその両側のｎ+ 型ソース領域４２及
びｎ+ 型ドレイン領域４４とから構成されているが、ｐ
型チャネル領域３６の厚さが１００ｎｍ程度と極めて薄
いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイ
ン領域４４の厚さはｐ型チャネル領域３６の厚さより十
分に厚くなっている。
いて、素子が微細化してもソース・ドレイン抵抗を低減
することができ、高速化が実現される半導体装置及びそ
の製造方法を提供することを目的とする。 【構成】シリコン支持基板３０上に絶縁膜３４を介して
ＳＯＩ層３２が形成され、ＳＯＩ層３２は中央部のｐ型
チャネル領域３６とその両側のｎ+ 型ソース領域４２及
びｎ+ 型ドレイン領域４４とから構成されているが、ｐ
型チャネル領域３６の厚さが１００ｎｍ程度と極めて薄
いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイ
ン領域４４の厚さはｐ型チャネル領域３６の厚さより十
分に厚くなっている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にＳＯＩ（Silicon On Insulator）基板
を用いたＭＯＳ（Metal Oxide Semiconductor ）トラン
ジスタ及びその製造方法に関する。
方法に係り、特にＳＯＩ（Silicon On Insulator）基板
を用いたＭＯＳ（Metal Oxide Semiconductor ）トラン
ジスタ及びその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタの高速化を図
るため、完全な素子分離を実現し、デバイスに寄生する
容量、例えば拡散層や金属配線層とシリコン基板間のキ
ャパシタンスを減少させることができるＳＯＩ構造が採
用されている。従来のＳＯＩ構造のＭＯＳトランジスタ
を図１０に示す。
るため、完全な素子分離を実現し、デバイスに寄生する
容量、例えば拡散層や金属配線層とシリコン基板間のキ
ャパシタンスを減少させることができるＳＯＩ構造が採
用されている。従来のＳＯＩ構造のＭＯＳトランジスタ
を図１０に示す。
【０００３】シリコン支持基板７０上に、絶縁膜７２を
介してＳＯＩ層が形成され、ＳＯＩ構造をなしている。
そしてこのＳＯＩ層は、中央部のチャネル領域７４と、
その両側のソース領域７６及びドレイン領域７８とから
構成されている。また、チャネル領域７４上には、ゲ−
ト酸化膜８０を介して、ゲート電極８２が形成されてい
る。そして全面に堆積された絶縁膜８４に開口されたコ
ンタクト窓を介して、ソース領域７６及びドレイン領域
７８にそれぞれ接続するソース電極８６及びドレイン電
極８８が形成されている。
介してＳＯＩ層が形成され、ＳＯＩ構造をなしている。
そしてこのＳＯＩ層は、中央部のチャネル領域７４と、
その両側のソース領域７６及びドレイン領域７８とから
構成されている。また、チャネル領域７４上には、ゲ−
ト酸化膜８０を介して、ゲート電極８２が形成されてい
る。そして全面に堆積された絶縁膜８４に開口されたコ
ンタクト窓を介して、ソース領域７６及びドレイン領域
７８にそれぞれ接続するソース電極８６及びドレイン電
極８８が形成されている。
【０００４】こうして、ＳＯＩ基板を用いたＭＯＳトラ
ンジスタが形成されている。更に、このＳＯＩ構造は、
ダブルゲート構造のＭＯＳトランジスタにも適用されて
いる。即ち、図１１に示されるように、絶縁膜７２中に
バックゲート電極９０が埋め込まれており、このバック
ゲート電極９０上のバックゲート酸化膜９２を介して、
ＳＯＩ層底面と接している。また、このＳＯＩ層の中央
部のチャネル領域７４上には、フロントゲ−ト酸化膜９
４を介して、フロントゲート電極９６が形成されてい
る。
ンジスタが形成されている。更に、このＳＯＩ構造は、
ダブルゲート構造のＭＯＳトランジスタにも適用されて
いる。即ち、図１１に示されるように、絶縁膜７２中に
バックゲート電極９０が埋め込まれており、このバック
ゲート電極９０上のバックゲート酸化膜９２を介して、
ＳＯＩ層底面と接している。また、このＳＯＩ層の中央
部のチャネル領域７４上には、フロントゲ−ト酸化膜９
４を介して、フロントゲート電極９６が形成されてい
る。
【０００５】こうして、ＳＯＩ基板を用いたダブルゲー
ト構造のＭＯＳトランジスタが形成されている。
ト構造のＭＯＳトランジスタが形成されている。
【０００６】
【発明が解決しようとする課題】しかし、上記従来のＳ
ＯＩ基板を用いたＭＯＳトランジスタにおいては、シン
グルゲート構造、ダブルゲート構造を問わず、素子の微
細化と共にＳＯＩ層が薄膜化してくると、ソース・ドレ
インの抵抗が高くなり、耐圧が低くなってくる。このた
め、素子の駆動能力を向上することができず、高速化が
図れないという問題を有していた。
ＯＩ基板を用いたＭＯＳトランジスタにおいては、シン
グルゲート構造、ダブルゲート構造を問わず、素子の微
細化と共にＳＯＩ層が薄膜化してくると、ソース・ドレ
インの抵抗が高くなり、耐圧が低くなってくる。このた
め、素子の駆動能力を向上することができず、高速化が
図れないという問題を有していた。
【０００７】そこで本発明は、ＳＯＩ基板を用いた半導
体装置において、素子が微細化してもソース・ドレイン
抵抗を低減することができ、高速化が実現される半導体
装置及びその製造方法を提供することを目的とする。
体装置において、素子が微細化してもソース・ドレイン
抵抗を低減することができ、高速化が実現される半導体
装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題は、支持基板
と、前記支持基板上に絶縁膜を介して形成された半導体
層と、前記半導体層に相対して形成されたソース領域及
びドレイン領域と、前記ソース領域及び前記ドレイン領
域間に挟まれたチャネル領域と、前記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極とを有する
半導体装置において、前記ソース領域及び前記ドレイン
領域の厚さが、前記チャネル領域の厚さより厚いことを
特徴とする半導体装置によって達成される。
と、前記支持基板上に絶縁膜を介して形成された半導体
層と、前記半導体層に相対して形成されたソース領域及
びドレイン領域と、前記ソース領域及び前記ドレイン領
域間に挟まれたチャネル領域と、前記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極とを有する
半導体装置において、前記ソース領域及び前記ドレイン
領域の厚さが、前記チャネル領域の厚さより厚いことを
特徴とする半導体装置によって達成される。
【０００９】また、上記課題は、支持基板と、前記支持
基板上に形成された絶縁膜と、前記絶縁膜中に埋め込ま
れた第１のゲート電極と、前記第１のゲート電極上に形
成された第１のゲート絶縁膜と、前記絶縁膜及び前記第
１のゲート絶縁膜上に形成された半導体層と、前記第１
のゲート電極上方の前記半導体層に形成されたチャネル
領域と、前記半導体層に前記チャネル領域を挟んで形成
されたソース領域及びドレイン領域と、前記チャネル領
域上に第２のゲート絶縁膜を介して形成された第２のゲ
ート電極とを有する半導体装置において、前記ソース領
域及び前記ドレイン領域の厚さが、前記チャネル領域の
厚さより厚いことを特徴とする半導体装置によって達成
される。
基板上に形成された絶縁膜と、前記絶縁膜中に埋め込ま
れた第１のゲート電極と、前記第１のゲート電極上に形
成された第１のゲート絶縁膜と、前記絶縁膜及び前記第
１のゲート絶縁膜上に形成された半導体層と、前記第１
のゲート電極上方の前記半導体層に形成されたチャネル
領域と、前記半導体層に前記チャネル領域を挟んで形成
されたソース領域及びドレイン領域と、前記チャネル領
域上に第２のゲート絶縁膜を介して形成された第２のゲ
ート電極とを有する半導体装置において、前記ソース領
域及び前記ドレイン領域の厚さが、前記チャネル領域の
厚さより厚いことを特徴とする半導体装置によって達成
される。
【００１０】また、上記の半導体装置において、前記チ
ャネル領域と前記ソース領域及び前記ドレイン領域との
間に、前記ソース領域及び前記ドレイン領域の不純物濃
度より低濃度の不純物領域が形成されていることを特徴
とする半導体装置によって達成される。更に、上記課題
は、シリコン基板表面を選択的にエッチングして、所定
の深さの第１乃至第３の凹部領域並びに前記第１乃至第
３の凹部領域間に挟まれた第１及び第２の凸部領域を形
成する工程と、少なくとも前記第１及び第２の凸部領域
間に挟まれた前記第２の凹部領域底面を覆う窒化膜を形
成した後、前記窒化膜をマスクとする選択酸化を行い、
少なくとも前記第１及び第３の凹部領域底面に、所定の
厚さのシリコン酸化膜を形成する工程と、前記窒化膜を
除去した後、全面に絶縁膜を堆積し、更に前記絶縁膜表
面を平坦化する工程と、支持基板上に、前記シリコン基
板の前記絶縁膜表面が密着するように前記シリコン基板
を張り合わせる工程と、前記シリコン酸化膜が露出する
まで前記シリコン基板底面を研磨し、前記支持基板上に
前記絶縁膜を介して、前記第１及び第２の凸部領域並び
に前記第２の凹部領域からなる半導体層を形成する工程
と、前記半導体層の前記第２の凹部領域をチャネル領域
とし、前記チャネル領域上に、ゲート絶縁膜を介して、
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体層の前記第１及び第２の凸部領域に不
純物を注入し、ソース領域及びドレイン領域を形成する
工程とを有し、前記ソース領域及び前記ドレイン領域の
厚さを、前記チャネル領域の厚さより厚くすることを特
徴とする半導体装置の製造方法によって達成される。
ャネル領域と前記ソース領域及び前記ドレイン領域との
間に、前記ソース領域及び前記ドレイン領域の不純物濃
度より低濃度の不純物領域が形成されていることを特徴
とする半導体装置によって達成される。更に、上記課題
は、シリコン基板表面を選択的にエッチングして、所定
の深さの第１乃至第３の凹部領域並びに前記第１乃至第
３の凹部領域間に挟まれた第１及び第２の凸部領域を形
成する工程と、少なくとも前記第１及び第２の凸部領域
間に挟まれた前記第２の凹部領域底面を覆う窒化膜を形
成した後、前記窒化膜をマスクとする選択酸化を行い、
少なくとも前記第１及び第３の凹部領域底面に、所定の
厚さのシリコン酸化膜を形成する工程と、前記窒化膜を
除去した後、全面に絶縁膜を堆積し、更に前記絶縁膜表
面を平坦化する工程と、支持基板上に、前記シリコン基
板の前記絶縁膜表面が密着するように前記シリコン基板
を張り合わせる工程と、前記シリコン酸化膜が露出する
まで前記シリコン基板底面を研磨し、前記支持基板上に
前記絶縁膜を介して、前記第１及び第２の凸部領域並び
に前記第２の凹部領域からなる半導体層を形成する工程
と、前記半導体層の前記第２の凹部領域をチャネル領域
とし、前記チャネル領域上に、ゲート絶縁膜を介して、
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体層の前記第１及び第２の凸部領域に不
純物を注入し、ソース領域及びドレイン領域を形成する
工程とを有し、前記ソース領域及び前記ドレイン領域の
厚さを、前記チャネル領域の厚さより厚くすることを特
徴とする半導体装置の製造方法によって達成される。
【００１１】また、上記課題は、シリコン基板表面を選
択的にエッチングして、所定の深さの第１乃至第３の凹
部領域並びに前記第１乃至第３の凹部領域間に挟まれた
第１及び第２の凸部領域を形成する工程と、前記第１及
び第２の凸部領域間に挟まれた前記第２の凹部領域底面
を覆う窒化膜を形成した後、前記窒化膜をマスクとする
選択酸化を行い、前記第１及び第３の凹部領域底面並び
に前記第１及び第２の凸部領域の両側面及び上面上に、
所定の厚さのシリコン酸化膜を形成する工程と、前記窒
化膜を除去した後、露出した前記第２の凹部領域底面上
に、第１のゲート酸化膜を介して、第１のゲート電極を
形成する工程と、全面に絶縁膜を堆積した後、前記絶縁
膜表面を平坦化する工程と、支持基板上に、前記シリコ
ン基板の前記絶縁膜表面が密着するように前記シリコン
基板を張り合わせる工程と、前記シリコン酸化膜が露出
するまで前記シリコン基板底面を研磨し、前記支持基板
上に前記絶縁膜を介して、前記第１及び第２の凸部領域
並びに前記第２の凹部領域からなる半導体層を形成する
工程と、前記半導体層の前記第２の凹部領域をチャネル
領域とし、前記チャネル領域上に、第２のゲート絶縁膜
を介して、第２のゲート電極を形成する工程と、前記第
２のゲート電極をマスクとして前記半導体層の前記第１
及び第２の凸部領域に不純物を注入し、ソース領域及び
ドレイン領域を形成する工程とを有し、前記ソース領域
及び前記ドレイン領域の厚さを、前記チャネル領域の厚
さより厚くすることを特徴とする半導体装置の製造方法
によって達成される。
択的にエッチングして、所定の深さの第１乃至第３の凹
部領域並びに前記第１乃至第３の凹部領域間に挟まれた
第１及び第２の凸部領域を形成する工程と、前記第１及
び第２の凸部領域間に挟まれた前記第２の凹部領域底面
を覆う窒化膜を形成した後、前記窒化膜をマスクとする
選択酸化を行い、前記第１及び第３の凹部領域底面並び
に前記第１及び第２の凸部領域の両側面及び上面上に、
所定の厚さのシリコン酸化膜を形成する工程と、前記窒
化膜を除去した後、露出した前記第２の凹部領域底面上
に、第１のゲート酸化膜を介して、第１のゲート電極を
形成する工程と、全面に絶縁膜を堆積した後、前記絶縁
膜表面を平坦化する工程と、支持基板上に、前記シリコ
ン基板の前記絶縁膜表面が密着するように前記シリコン
基板を張り合わせる工程と、前記シリコン酸化膜が露出
するまで前記シリコン基板底面を研磨し、前記支持基板
上に前記絶縁膜を介して、前記第１及び第２の凸部領域
並びに前記第２の凹部領域からなる半導体層を形成する
工程と、前記半導体層の前記第２の凹部領域をチャネル
領域とし、前記チャネル領域上に、第２のゲート絶縁膜
を介して、第２のゲート電極を形成する工程と、前記第
２のゲート電極をマスクとして前記半導体層の前記第１
及び第２の凸部領域に不純物を注入し、ソース領域及び
ドレイン領域を形成する工程とを有し、前記ソース領域
及び前記ドレイン領域の厚さを、前記チャネル領域の厚
さより厚くすることを特徴とする半導体装置の製造方法
によって達成される。
【００１２】また、上記の半導体装置の製造方法におい
て、シリコン基板表面を選択的にエッチングする工程の
前に、前記シリコン基板表面に不純物を添加する工程を
有し、前記シリコン基板表面の選択的なエッチングによ
り形成される前記第１及び第２の凸部領域上面に不純物
領域を形成することを特徴とする半導体装置の製造方法
によって達成される。
て、シリコン基板表面を選択的にエッチングする工程の
前に、前記シリコン基板表面に不純物を添加する工程を
有し、前記シリコン基板表面の選択的なエッチングによ
り形成される前記第１及び第２の凸部領域上面に不純物
領域を形成することを特徴とする半導体装置の製造方法
によって達成される。
【００１３】また、上記の半導体装置の製造方法におい
て、前記窒化膜をマスクとする選択酸化を行ってシリコ
ン酸化膜を形成する工程の後に、不純物の斜めイオン注
入を行い、前記第２の凹部領域の前記第１及び第２の凸
部領域に接する側の底面の一部に不純物領域を形成する
工程を有し、前記チャネル領域と前記ソース領域及び前
記ドレイン領域との間に、前記ソース領域及び前記ドレ
イン領域の不純物濃度より低濃度の不純物領域を形成す
ることを特徴とする半導体装置の製造方法によって達成
される。
て、前記窒化膜をマスクとする選択酸化を行ってシリコ
ン酸化膜を形成する工程の後に、不純物の斜めイオン注
入を行い、前記第２の凹部領域の前記第１及び第２の凸
部領域に接する側の底面の一部に不純物領域を形成する
工程を有し、前記チャネル領域と前記ソース領域及び前
記ドレイン領域との間に、前記ソース領域及び前記ドレ
イン領域の不純物濃度より低濃度の不純物領域を形成す
ることを特徴とする半導体装置の製造方法によって達成
される。
【００１４】
【作用】本発明は、支持基板上に絶縁膜を介して形成さ
れた半導体層において、この半導体層に形成されたソー
ス領域及びドレイン領域の厚さが、その間に挟まれたチ
ャネル領域の厚さより厚いため、素子の微細化に伴って
チャネル領域が薄くなっても、ソース領域及びドレイン
領域は十分な厚さを保持することができるため、ソース
・ドレイン抵抗を低減することができ、従って素子の駆
動能力を向上させて高速化を実現することが可能にな
る。
れた半導体層において、この半導体層に形成されたソー
ス領域及びドレイン領域の厚さが、その間に挟まれたチ
ャネル領域の厚さより厚いため、素子の微細化に伴って
チャネル領域が薄くなっても、ソース領域及びドレイン
領域は十分な厚さを保持することができるため、ソース
・ドレイン抵抗を低減することができ、従って素子の駆
動能力を向上させて高速化を実現することが可能にな
る。
【００１５】
【実施例】以下、本発明を図示する実施例に基づいて詳
細に説明する。図１は本発明の第１の実施例によるＳＯ
Ｉ構造のｎチャネルＭＯＳトランジスタを示す断面図で
ある。例えばシリコン支持基板２８上に、絶縁膜３４を
介してＳＯＩ層３２が形成され、ＳＯＩ構造をなしてい
る。そしてこのＳＯＩ層３２は、中央部のｐ型チャネル
領域３６と、その両側のｎ+ 型ソース領域４２及びｎ+
型ドレイン領域４４とから構成されている。ここで、ｐ
型チャネル領域３６の厚さが１００ｎｍ程度と極めて薄
いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイ
ン領域４４の厚さはｐ型チャネル領域３６の厚さより十
分に厚いという点に本実施例の特徴がある。
細に説明する。図１は本発明の第１の実施例によるＳＯ
Ｉ構造のｎチャネルＭＯＳトランジスタを示す断面図で
ある。例えばシリコン支持基板２８上に、絶縁膜３４を
介してＳＯＩ層３２が形成され、ＳＯＩ構造をなしてい
る。そしてこのＳＯＩ層３２は、中央部のｐ型チャネル
領域３６と、その両側のｎ+ 型ソース領域４２及びｎ+
型ドレイン領域４４とから構成されている。ここで、ｐ
型チャネル領域３６の厚さが１００ｎｍ程度と極めて薄
いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイ
ン領域４４の厚さはｐ型チャネル領域３６の厚さより十
分に厚いという点に本実施例の特徴がある。
【００１６】また、ｐ型チャネル領域３６とｎ+ 型ソー
ス領域４２及びｎ+ 型ドレイン領域４４との間には、ｎ
- 型不純物領域２４ａ、２４ｂが形成されており、いわ
ゆるＬＤＤ（Lightly Doped Drain-source）構造をなし
ている。更に、ｐ型チャネル領域３６上には、ゲ−ト酸
化膜３８を介して、例えば多結晶シリコン層からなるゲ
ート電極４０が形成されている。そして全面に堆積され
たＣＶＤ（Chemical Vapor Deposition ）酸化膜４６に
開口されたコンタクト窓を介して、ｎ+ 型ソース領域４
２及びｎ+ 型ドレイン領域４４にそれぞれ接続するソー
ス電極４８及びドレイン電極５０が形成されている。
ス領域４２及びｎ+ 型ドレイン領域４４との間には、ｎ
- 型不純物領域２４ａ、２４ｂが形成されており、いわ
ゆるＬＤＤ（Lightly Doped Drain-source）構造をなし
ている。更に、ｐ型チャネル領域３６上には、ゲ−ト酸
化膜３８を介して、例えば多結晶シリコン層からなるゲ
ート電極４０が形成されている。そして全面に堆積され
たＣＶＤ（Chemical Vapor Deposition ）酸化膜４６に
開口されたコンタクト窓を介して、ｎ+ 型ソース領域４
２及びｎ+ 型ドレイン領域４４にそれぞれ接続するソー
ス電極４８及びドレイン電極５０が形成されている。
【００１７】こうして、ＳＯＩ基板を用いたＬＤＤ構造
のｎチャネルＭＯＳトランジスタが形成されている。次
に、図１に示すｎチャネルＭＯＳトランジスタの製造方
法を、図２乃至図５の工程図を用いて説明する。 図２（ａ）参照： ｐ型シリコン基板１０表面に、ｎ型
不純物イオンを注入して、ｎ+ 型不純物領域１２を形成
する。
のｎチャネルＭＯＳトランジスタが形成されている。次
に、図１に示すｎチャネルＭＯＳトランジスタの製造方
法を、図２乃至図５の工程図を用いて説明する。 図２（ａ）参照： ｐ型シリコン基板１０表面に、ｎ型
不純物イオンを注入して、ｎ+ 型不純物領域１２を形成
する。
【００１８】図２（ｂ）参照： このｐ型シリコン基板
１０上の所定の形状にパターニングしたレジストをマス
クとして、ｐ型シリコン基板１０表面を選択的にエッチ
ングし、所定の深さをもった３つの凹部領域１４ａ、１
４ｂ、１４ｃとこれらの凹部領域１４ａ、１４ｂ、１４
ｃ間に挟まれた２つの凸部領域１６ａ、１６ｂとを形成
する。従って、凸部領域１６ａ、１６ｂ上面には、それ
ぞれｎ+ 型不純物領域１２ａ、１２ｂが形成されてい
る。
１０上の所定の形状にパターニングしたレジストをマス
クとして、ｐ型シリコン基板１０表面を選択的にエッチ
ングし、所定の深さをもった３つの凹部領域１４ａ、１
４ｂ、１４ｃとこれらの凹部領域１４ａ、１４ｂ、１４
ｃ間に挟まれた２つの凸部領域１６ａ、１６ｂとを形成
する。従って、凸部領域１６ａ、１６ｂ上面には、それ
ぞれｎ+ 型不純物領域１２ａ、１２ｂが形成されてい
る。
【００１９】図２（ｃ）参照： 全面に、厚さ２０ｎｍ
のパッド酸化膜１８及び厚さ１００ｎｍのＣＶＤ窒化膜
２０を順に堆積した後、所定の形状にパターニングした
レジストをマスクとして、これらＣＶＤ窒化膜２０及び
パッド酸化膜１８をエッチングする。こうして、凹部領
域１４ｂ底面並びにその両側の凸部領域１６ａ、１６ｂ
の凹部領域１４ｂに接する側の側面及び上面の一部に、
パッド酸化膜１８及びＣＶＤ窒化膜２０を残存させる。
のパッド酸化膜１８及び厚さ１００ｎｍのＣＶＤ窒化膜
２０を順に堆積した後、所定の形状にパターニングした
レジストをマスクとして、これらＣＶＤ窒化膜２０及び
パッド酸化膜１８をエッチングする。こうして、凹部領
域１４ｂ底面並びにその両側の凸部領域１６ａ、１６ｂ
の凹部領域１４ｂに接する側の側面及び上面の一部に、
パッド酸化膜１８及びＣＶＤ窒化膜２０を残存させる。
【００２０】図３（ａ）参照： 残存するＣＶＤ窒化膜
２０をマスクとして選択酸化を行い、凹部領域１４ａ、
１４ｃ底面並びに凸部領域１６ａ、１６ｂの凹部領域１
４ａ、１４ｃに接する側の側面及び上面の一部に、厚さ
２２０ｎｍのＬＯＣＯＳ（Local Oxidation Of Silico
n）酸化膜２２を形成して、素子間分離を行う。続い
て、ＣＶＤ窒化膜２０及びパッド酸化膜１８を除去す
る。
２０をマスクとして選択酸化を行い、凹部領域１４ａ、
１４ｃ底面並びに凸部領域１６ａ、１６ｂの凹部領域１
４ａ、１４ｃに接する側の側面及び上面の一部に、厚さ
２２０ｎｍのＬＯＣＯＳ（Local Oxidation Of Silico
n）酸化膜２２を形成して、素子間分離を行う。続い
て、ＣＶＤ窒化膜２０及びパッド酸化膜１８を除去す
る。
【００２１】図３（ｂ）参照： ｎ型不純物の斜めイオ
ン注入を行い、凸部領域１６ａ、１６ｂの凹部領域１４
ｂに接する側の側面と共に、凹部領域１４ｂの凸部領域
１６ａ、１６ｂに接する側の底面の一部にｎ- 型不純物
領域２４ａ、２４ｂを形成する。 図３（ｃ）参照： 全面に、厚さ１．２μｍ程度のＣＶ
Ｄ酸化膜２６を堆積した後、その凹凸表面を研磨して、
ＣＶＤ酸化膜２６表面の平坦化を行う。
ン注入を行い、凸部領域１６ａ、１６ｂの凹部領域１４
ｂに接する側の側面と共に、凹部領域１４ｂの凸部領域
１６ａ、１６ｂに接する側の底面の一部にｎ- 型不純物
領域２４ａ、２４ｂを形成する。 図３（ｃ）参照： 全面に、厚さ１．２μｍ程度のＣＶ
Ｄ酸化膜２６を堆積した後、その凹凸表面を研磨して、
ＣＶＤ酸化膜２６表面の平坦化を行う。
【００２２】図４（ａ）参照： 別途に、シリコン支持
基板２８を用意し、このシリコン支持基板２８表面を酸
化して、厚さ１．０μｍ程度の熱酸化膜３０を形成す
る。なお、この熱酸化膜３０の代わりに、シリコン支持
基板２８上にＣＶＤ−ＢＰＳＧ（Boro-Phospho Silicat
e Glass ）膜を堆積してもよい。 図４（ｂ）参照： シリコン支持基板２８上に、このシ
リコン支持基板２８の熱酸化膜３０表面とｐ型シリコン
基板１０のＣＶＤ酸化膜２６表面とが密着するように、
ｐ型シリコン基板１０を張り合わせる。
基板２８を用意し、このシリコン支持基板２８表面を酸
化して、厚さ１．０μｍ程度の熱酸化膜３０を形成す
る。なお、この熱酸化膜３０の代わりに、シリコン支持
基板２８上にＣＶＤ−ＢＰＳＧ（Boro-Phospho Silicat
e Glass ）膜を堆積してもよい。 図４（ｂ）参照： シリコン支持基板２８上に、このシ
リコン支持基板２８の熱酸化膜３０表面とｐ型シリコン
基板１０のＣＶＤ酸化膜２６表面とが密着するように、
ｐ型シリコン基板１０を張り合わせる。
【００２３】図５（ａ）参照： ｐ型シリコン基板１０
底面を、凹部領域１４ａ、１４ｃ底面に形成したＬＯＣ
ＯＳ酸化膜２２が露出するまで、研削、研磨する。この
とき、ＬＯＣＯＳ酸化膜２２が研削、研磨のストッパと
なり、凹部領域１４ｂ及び凸部領域１６ａ、１６ｂから
なるＳＯＩ層３２が形成される。 このとき、ＳＯＩ層３２中央部の凹部領域１４ｂの厚さ
は、ＬＯＣＯＳ酸化膜２２の厚さの約半分、即ち１００
ｎｍ程度となる。また、この凹部領域１４ｂ両側の凸部
領域１６ａ、１６ｂの厚さは、図２（ｂ）に示す工程
で、ｐ型シリコン基板１０表面の選択的エッチングによ
って形成した凹部領域１４ａ、１４ｂ、１４ｃと凸部領
域１６ａ、１６ｂとの段差の大きさに規定され、凹部領
域１４ｂの厚さより十分に厚くなる。また、凹部領域１
４ｂと凸部領域１６ａ、１６ｂとの間のｎ- 型不純物領
域２４ａ、２４ｂも露出する。
底面を、凹部領域１４ａ、１４ｃ底面に形成したＬＯＣ
ＯＳ酸化膜２２が露出するまで、研削、研磨する。この
とき、ＬＯＣＯＳ酸化膜２２が研削、研磨のストッパと
なり、凹部領域１４ｂ及び凸部領域１６ａ、１６ｂから
なるＳＯＩ層３２が形成される。 このとき、ＳＯＩ層３２中央部の凹部領域１４ｂの厚さ
は、ＬＯＣＯＳ酸化膜２２の厚さの約半分、即ち１００
ｎｍ程度となる。また、この凹部領域１４ｂ両側の凸部
領域１６ａ、１６ｂの厚さは、図２（ｂ）に示す工程
で、ｐ型シリコン基板１０表面の選択的エッチングによ
って形成した凹部領域１４ａ、１４ｂ、１４ｃと凸部領
域１６ａ、１６ｂとの段差の大きさに規定され、凹部領
域１４ｂの厚さより十分に厚くなる。また、凹部領域１
４ｂと凸部領域１６ａ、１６ｂとの間のｎ- 型不純物領
域２４ａ、２４ｂも露出する。
【００２４】こうして、シリコン支持基板２８上に、熱
酸化膜３０、ＣＶＤ酸化膜２６及びＬＯＣＯＳ酸化膜２
２からなる絶縁膜３４を介してＳＯＩ層３２が形成され
た、ＳＯＩ基板が形成される。 図５（ｂ）参照： このＳＯＩ層３２において、ｎ- 型
不純物領域２４ａ、２４ｂに挟まれた中央部の凹部領域
１４ｂは、ｐ型チャネル領域３６を構成する。そしてこ
のｐ型チャネル領域３６上に、ゲ−ト酸化膜３８を介し
て、多結晶シリコン層からなるゲ−ト電極４０を形成す
る。
酸化膜３０、ＣＶＤ酸化膜２６及びＬＯＣＯＳ酸化膜２
２からなる絶縁膜３４を介してＳＯＩ層３２が形成され
た、ＳＯＩ基板が形成される。 図５（ｂ）参照： このＳＯＩ層３２において、ｎ- 型
不純物領域２４ａ、２４ｂに挟まれた中央部の凹部領域
１４ｂは、ｐ型チャネル領域３６を構成する。そしてこ
のｐ型チャネル領域３６上に、ゲ−ト酸化膜３８を介し
て、多結晶シリコン層からなるゲ−ト電極４０を形成す
る。
【００２５】続いて、ゲート電極４０をマスクとしてＳ
ＯＩ層３２の凸部領域１６ａ、１６ｂにｎ型不純物イオ
ンを注入する。このとき、凸部領域１６ａ、１６ｂ底面
部分にはｎ+ 型不純物領域１２ａ、１２ｂが形成されて
いるため、このｎ+ 型不純物領域１２ａ、１２ｂと一体
となってそれぞれｎ+ 型ソース領域４２及びｎ+ 型ドレ
イン領域４４を形成する。
ＯＩ層３２の凸部領域１６ａ、１６ｂにｎ型不純物イオ
ンを注入する。このとき、凸部領域１６ａ、１６ｂ底面
部分にはｎ+ 型不純物領域１２ａ、１２ｂが形成されて
いるため、このｎ+ 型不純物領域１２ａ、１２ｂと一体
となってそれぞれｎ+ 型ソース領域４２及びｎ+ 型ドレ
イン領域４４を形成する。
【００２６】続いて、全面にＣＶＤ酸化膜４６を堆積し
た後、ｎ+ 型ソース領域４２及びｎ+ 型ドレイン領域４
４上にコンタクト窓を開口し、更にこれらのコンタクト
窓を介して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイン
領域４４に接続するソース電極４８及びドレイン電極５
０を形成する。こうして、シリコン支持基板２８上に絶
縁膜３４を介してＳＯＩ層３２が形成されたＳＯＩ構造
をなし、このＳＯＩ層３２には中央部のｐ型チャネル領
域３６とその両側のｎ+ 型ソース領域４２及びｎ+ 型ド
レイン領域４４とが形成され、このｐ型チャネル領域３
６上にはゲ−ト酸化膜３８を介してゲ−ト電極４０が形
成された図１のｎチャネルＭＯＳトランジスタを製造す
る。
た後、ｎ+ 型ソース領域４２及びｎ+ 型ドレイン領域４
４上にコンタクト窓を開口し、更にこれらのコンタクト
窓を介して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイン
領域４４に接続するソース電極４８及びドレイン電極５
０を形成する。こうして、シリコン支持基板２８上に絶
縁膜３４を介してＳＯＩ層３２が形成されたＳＯＩ構造
をなし、このＳＯＩ層３２には中央部のｐ型チャネル領
域３６とその両側のｎ+ 型ソース領域４２及びｎ+ 型ド
レイン領域４４とが形成され、このｐ型チャネル領域３
６上にはゲ−ト酸化膜３８を介してゲ−ト電極４０が形
成された図１のｎチャネルＭＯＳトランジスタを製造す
る。
【００２７】このように本実施例によれば、シリコン支
持基板２８上に絶縁膜３４を介してＳＯＩ層３２が形成
されたＳＯＩ構造をなしており、このＳＯＩ層３２中央
部のｐ型チャネル領域３６の厚さが１００ｎｍ程度と極
めて薄いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型
ドレイン領域４４の厚さはｐ型チャネル領域３６の厚さ
より十分に厚いため、ｎ+ 型ソース領域４２及びｎ+ 型
ドレイン領域４４の抵抗を低減することができ、従って
素子の駆動能力を向上させて高速化を実現することが可
能になる。
持基板２８上に絶縁膜３４を介してＳＯＩ層３２が形成
されたＳＯＩ構造をなしており、このＳＯＩ層３２中央
部のｐ型チャネル領域３６の厚さが１００ｎｍ程度と極
めて薄いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型
ドレイン領域４４の厚さはｐ型チャネル領域３６の厚さ
より十分に厚いため、ｎ+ 型ソース領域４２及びｎ+ 型
ドレイン領域４４の抵抗を低減することができ、従って
素子の駆動能力を向上させて高速化を実現することが可
能になる。
【００２８】そしてこのｐ型チャネル領域３６とｎ+ 型
ソース領域４２及びｎ+ 型ドレイン領域４４との厚さの
差は、図２（ｂ）に示す工程でｐ型シリコン基板１０表
面の選択的エッチングによって形成する凹部領域１４
ａ、１４ｂ、１４ｃと凸部領域１６ａ、１６ｂとの段差
の大きさと、図３（ａ）に示す工程で選択酸化によって
凹部領域１４ａ、１４ｃ底面に形成するＬＯＣＯＳ酸化
膜２２の厚さとに規定されて決定されるため、高精度且
つ容易に制御することが可能である。
ソース領域４２及びｎ+ 型ドレイン領域４４との厚さの
差は、図２（ｂ）に示す工程でｐ型シリコン基板１０表
面の選択的エッチングによって形成する凹部領域１４
ａ、１４ｂ、１４ｃと凸部領域１６ａ、１６ｂとの段差
の大きさと、図３（ａ）に示す工程で選択酸化によって
凹部領域１４ａ、１４ｃ底面に形成するＬＯＣＯＳ酸化
膜２２の厚さとに規定されて決定されるため、高精度且
つ容易に制御することが可能である。
【００２９】また、図２（ａ）、（ｂ）の工程に示され
るように、後の工程でソース領域及びドレイン領域の底
面部分となる領域に予めｎ型不純物を添加してｎ+ 型不
純物領域１２ａ、１２ｂを形成しておき、ソース領域及
びドレイン領域の表面側にはゲート電極４０をマスクと
するイオン注入によってｎ型不純物を添加するという２
重の不純物拡散を行っているため、ソース領域及びドレ
イン領域の厚さが十分に厚くなっても、十分に低抵抗の
ｎ+ 型ソース領域４２及びｎ+ 型ドレイン領域４４を形
成することができる。
るように、後の工程でソース領域及びドレイン領域の底
面部分となる領域に予めｎ型不純物を添加してｎ+ 型不
純物領域１２ａ、１２ｂを形成しておき、ソース領域及
びドレイン領域の表面側にはゲート電極４０をマスクと
するイオン注入によってｎ型不純物を添加するという２
重の不純物拡散を行っているため、ソース領域及びドレ
イン領域の厚さが十分に厚くなっても、十分に低抵抗の
ｎ+ 型ソース領域４２及びｎ+ 型ドレイン領域４４を形
成することができる。
【００３０】また、ｐ型チャネル領域３６とｎ+ 型ソー
ス領域４２及びｎ+ 型ドレイン領域４４との間にはｎ-
型不純物領域２４ａ、２４ｂが形成されて、ＬＤＤ構造
をなしているため、更にソース・ドレイン耐圧を向上す
ることができる。そしてこのＬＤＤ構造を構成するｎ-
型不純物領域２４ａ、２４ｂは、図３（ｂ）に示すよう
に、ゲート電極が形成される側と反対側からの斜めイオ
ン注入によって形成するため、通常のゲート電極側から
イオン注入する際のサイドウォールを必要とすることな
く、容易に形成することができる。
ス領域４２及びｎ+ 型ドレイン領域４４との間にはｎ-
型不純物領域２４ａ、２４ｂが形成されて、ＬＤＤ構造
をなしているため、更にソース・ドレイン耐圧を向上す
ることができる。そしてこのＬＤＤ構造を構成するｎ-
型不純物領域２４ａ、２４ｂは、図３（ｂ）に示すよう
に、ゲート電極が形成される側と反対側からの斜めイオ
ン注入によって形成するため、通常のゲート電極側から
イオン注入する際のサイドウォールを必要とすることな
く、容易に形成することができる。
【００３１】また、トレンチエッジの形状により、ゲー
トとソース・ドレインとの間のカップリング容量を減少
させて、高速化を図ることができる。次に、本発明の第
２の実施例によるダブルゲート構造のｎチャネルＭＯＳ
トランジスタを、図６の断面図を用いて説明する。な
お、上記図１のｎチャネルＭＯＳトランジスタと同一の
構成要素には同一の符号を付して説明を省略する。
トとソース・ドレインとの間のカップリング容量を減少
させて、高速化を図ることができる。次に、本発明の第
２の実施例によるダブルゲート構造のｎチャネルＭＯＳ
トランジスタを、図６の断面図を用いて説明する。な
お、上記図１のｎチャネルＭＯＳトランジスタと同一の
構成要素には同一の符号を付して説明を省略する。
【００３２】シリコン支持基板２８上に絶縁膜３４を介
してＳＯＩ層３２が形成されて、ＳＯＩ構造をなしてい
る。この絶縁膜３４中には、例えば多結晶シリコン層か
らなるバックゲート電極５４が埋め込まれており、この
バックゲート電極５４上のバックゲート酸化膜５２を介
して、ＳＯＩ層３２底面と接している。また、このＳＯ
Ｉ層３２には、上記第１の実施例と同様に、中央部のｐ
型チャネル領域３６とその両側のｎ+ 型ソース領域４２
及びｎ+ 型ドレイン領域４４とから構成されており、ｐ
型チャネル領域３６の厚さが１００ｎｍ程度と極めて薄
いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイ
ン領域４４の厚さはｐ型チャネル領域３６の厚さより十
分に厚くなっている。
してＳＯＩ層３２が形成されて、ＳＯＩ構造をなしてい
る。この絶縁膜３４中には、例えば多結晶シリコン層か
らなるバックゲート電極５４が埋め込まれており、この
バックゲート電極５４上のバックゲート酸化膜５２を介
して、ＳＯＩ層３２底面と接している。また、このＳＯ
Ｉ層３２には、上記第１の実施例と同様に、中央部のｐ
型チャネル領域３６とその両側のｎ+ 型ソース領域４２
及びｎ+ 型ドレイン領域４４とから構成されており、ｐ
型チャネル領域３６の厚さが１００ｎｍ程度と極めて薄
いのに対して、ｎ+ 型ソース領域４２及びｎ+ 型ドレイ
ン領域４４の厚さはｐ型チャネル領域３６の厚さより十
分に厚くなっている。
【００３３】更に、ｐ型チャネル領域３６上には、フロ
ントゲ−ト酸化膜５６を介して、フロントゲート電極５
８が形成されている。そして全面に堆積されたＣＶＤ酸
化膜４６に開口されたコンタクト窓を介して、ｎ+ 型ソ
ース領域４２及びｎ+ 型ドレイン領域４４にそれぞれ接
続するソース電極４８及びドレイン電極５０が形成され
ている。
ントゲ−ト酸化膜５６を介して、フロントゲート電極５
８が形成されている。そして全面に堆積されたＣＶＤ酸
化膜４６に開口されたコンタクト窓を介して、ｎ+ 型ソ
ース領域４２及びｎ+ 型ドレイン領域４４にそれぞれ接
続するソース電極４８及びドレイン電極５０が形成され
ている。
【００３４】こうして、ＳＯＩ基板を用いたダブルゲー
ト構造のｎチャネルＭＯＳトランジスタが形成されてい
る。次に、図６に示すｎチャネルＭＯＳトランジスタの
製造方法を、図７〜図９の工程図を用いて説明する。な
お、上記図２〜図５におけるｎチャネルＭＯＳトランジ
スタと同一の構成要素には同一の符号を付して説明を省
略する。
ト構造のｎチャネルＭＯＳトランジスタが形成されてい
る。次に、図６に示すｎチャネルＭＯＳトランジスタの
製造方法を、図７〜図９の工程図を用いて説明する。な
お、上記図２〜図５におけるｎチャネルＭＯＳトランジ
スタと同一の構成要素には同一の符号を付して説明を省
略する。
【００３５】図７（ａ）参照： 上記図２（ｂ）に示す
工程と同様にして、ｐ型シリコン基板１０上の所定の形
状にパターニングしたレジストをマスクとして、ｐ型シ
リコン基板１０表面を選択的にエッチングし、所定の深
さをもった３つの凹部領域１４ａ、１４ｂ、１４ｃとこ
れらの凹部領域１４ａ、１４ｂ、１４ｃ間に挟まれた２
つの凸部領域１６ａ、１６ｂとを形成する。
工程と同様にして、ｐ型シリコン基板１０上の所定の形
状にパターニングしたレジストをマスクとして、ｐ型シ
リコン基板１０表面を選択的にエッチングし、所定の深
さをもった３つの凹部領域１４ａ、１４ｂ、１４ｃとこ
れらの凹部領域１４ａ、１４ｂ、１４ｃ間に挟まれた２
つの凸部領域１６ａ、１６ｂとを形成する。
【００３６】図７（ｂ）参照： 全面に、パッド酸化膜
１８及びＣＶＤ窒化膜２０を順に堆積した後、選択的に
エッチングして、凹部領域１４ｂ底面にのみ、パッド酸
化膜１８及びＣＶＤ窒化膜２０を残存させる。 図８（ａ）参照： ＣＶＤ窒化膜２０をマスクとして選
択酸化を行い、凹部領域１４ａ、１４ｃ底面並びに凸部
領域１６ａ、１６ｂの両側面及び上面に、厚さ２２０ｎ
ｍのＬＯＣＯＳ酸化膜２２を形成して、素子間分離を行
う。続いて、ＣＶＤ窒化膜２０及びパッド酸化膜１８を
除去する。
１８及びＣＶＤ窒化膜２０を順に堆積した後、選択的に
エッチングして、凹部領域１４ｂ底面にのみ、パッド酸
化膜１８及びＣＶＤ窒化膜２０を残存させる。 図８（ａ）参照： ＣＶＤ窒化膜２０をマスクとして選
択酸化を行い、凹部領域１４ａ、１４ｃ底面並びに凸部
領域１６ａ、１６ｂの両側面及び上面に、厚さ２２０ｎ
ｍのＬＯＣＯＳ酸化膜２２を形成して、素子間分離を行
う。続いて、ＣＶＤ窒化膜２０及びパッド酸化膜１８を
除去する。
【００３７】図８（ｂ）参照： 露出した凹部領域１４
ｂ底面に、バックゲ−ト酸化膜５２を形成した後、この
バックゲ−ト酸化膜５２上に、多結晶シリコン層からな
るバックゲ−ト電極５４を形成する。 図９（ａ）参照： 上記図３（ｃ）〜図５（ａ）に示す
工程と同様にして、全面ＣＶＤ酸化膜２６を堆積した
後、その表面の平坦化を行う。続いて、別途に用意した
表面に熱酸化膜３０が形成されたシリコン支持基板２８
上に、熱酸化膜３０とＣＶＤ酸化膜２６とが密着するよ
うに、ｐ型シリコン基板１０を張り合わせる。そしてＬ
ＯＣＯＳ酸化膜２２をストッパとして、ｐ型シリコン基
板１０底面をＬＯＣＯＳ酸化膜２２が露出するまで研
削、研磨し、凹部領域１４ｂ及び凸部領域１６ａ、１６
ｂからなるＳＯＩ層３２を形成する。
ｂ底面に、バックゲ−ト酸化膜５２を形成した後、この
バックゲ−ト酸化膜５２上に、多結晶シリコン層からな
るバックゲ−ト電極５４を形成する。 図９（ａ）参照： 上記図３（ｃ）〜図５（ａ）に示す
工程と同様にして、全面ＣＶＤ酸化膜２６を堆積した
後、その表面の平坦化を行う。続いて、別途に用意した
表面に熱酸化膜３０が形成されたシリコン支持基板２８
上に、熱酸化膜３０とＣＶＤ酸化膜２６とが密着するよ
うに、ｐ型シリコン基板１０を張り合わせる。そしてＬ
ＯＣＯＳ酸化膜２２をストッパとして、ｐ型シリコン基
板１０底面をＬＯＣＯＳ酸化膜２２が露出するまで研
削、研磨し、凹部領域１４ｂ及び凸部領域１６ａ、１６
ｂからなるＳＯＩ層３２を形成する。
【００３８】このとき、ＳＯＩ層３２中央部の凹部領域
１４ｂの厚さが１００ｎｍ程度となり、またこの凹部領
域１４ｂ両側の凸部領域１６ａ、１６ｂの厚さが凹部領
域１４ｂの厚さより十分に厚くなることも、上記第１の
実施例と同様である。こうして、シリコン支持基板２８
上の熱酸化膜３０、ＣＶＤ酸化膜２６及びＬＯＣＯＳ酸
化膜２２からなる絶縁膜３４中にバックゲ−ト電極５４
が埋め込まれ、このバックゲ−ト電極５４上のバックゲ
−ト酸化膜５２を介してＳＯＩ層３２が設けられている
ＳＯＩ基板が形成される。
１４ｂの厚さが１００ｎｍ程度となり、またこの凹部領
域１４ｂ両側の凸部領域１６ａ、１６ｂの厚さが凹部領
域１４ｂの厚さより十分に厚くなることも、上記第１の
実施例と同様である。こうして、シリコン支持基板２８
上の熱酸化膜３０、ＣＶＤ酸化膜２６及びＬＯＣＯＳ酸
化膜２２からなる絶縁膜３４中にバックゲ−ト電極５４
が埋め込まれ、このバックゲ−ト電極５４上のバックゲ
−ト酸化膜５２を介してＳＯＩ層３２が設けられている
ＳＯＩ基板が形成される。
【００３９】図９（ｂ）参照： 上記図５（ｂ）に示す
工程と同様にして、ＳＯＩ層３２において、中央部の凹
部領域１４ｂはｐ型チャネル領域３６を構成する。そし
てこのｐ型チャネル領域３６上に、フロントゲ−ト酸化
膜５６を介して、多結晶シリコン層からなるフロントゲ
−ト電極５８を形成する。 続いて、フロントゲ−ト電極５８をマスクとするｎ型不
純物イオン注入により、ＳＯＩ層３２の凸部領域１６
ａ、１６ｂにそれぞれｎ+ 型ソース領域４２及びｎ+ 型
ドレイン領域４４を形成する。そして全面にＣＶＤ酸化
膜４６を堆積した後、コンタクト窓を開口し、更にこれ
らのコンタクト窓を介して、ｎ+ 型ソース領域４２及び
ｎ+ 型ドレイン領域４４に接続するソース電極４８及び
ドレイン電極５０を形成する。
工程と同様にして、ＳＯＩ層３２において、中央部の凹
部領域１４ｂはｐ型チャネル領域３６を構成する。そし
てこのｐ型チャネル領域３６上に、フロントゲ−ト酸化
膜５６を介して、多結晶シリコン層からなるフロントゲ
−ト電極５８を形成する。 続いて、フロントゲ−ト電極５８をマスクとするｎ型不
純物イオン注入により、ＳＯＩ層３２の凸部領域１６
ａ、１６ｂにそれぞれｎ+ 型ソース領域４２及びｎ+ 型
ドレイン領域４４を形成する。そして全面にＣＶＤ酸化
膜４６を堆積した後、コンタクト窓を開口し、更にこれ
らのコンタクト窓を介して、ｎ+ 型ソース領域４２及び
ｎ+ 型ドレイン領域４４に接続するソース電極４８及び
ドレイン電極５０を形成する。
【００４０】こうして、シリコン支持基板２８上に絶縁
膜３４を介してＳＯＩ層３２が形成されたＳＯＩ構造を
なし、このＳＯＩ層３２には中央部のｐ型チャネル領域
３６とその両側のｎ+ 型ソース領域４２及びｎ+ 型ドレ
イン領域４４とが形成され、このｐ型チャネル領域３６
の上方及び下方にはそれぞれフロントゲ−ト酸化膜５６
及びバックゲ−ト酸化膜５２を介してフロントゲ−ト電
極５８及びバックゲ−ト電極５４が形成された図６のダ
ブルゲート構造のｎチャネルＭＯＳトランジスタを製造
する。
膜３４を介してＳＯＩ層３２が形成されたＳＯＩ構造を
なし、このＳＯＩ層３２には中央部のｐ型チャネル領域
３６とその両側のｎ+ 型ソース領域４２及びｎ+ 型ドレ
イン領域４４とが形成され、このｐ型チャネル領域３６
の上方及び下方にはそれぞれフロントゲ−ト酸化膜５６
及びバックゲ−ト酸化膜５２を介してフロントゲ−ト電
極５８及びバックゲ−ト電極５４が形成された図６のダ
ブルゲート構造のｎチャネルＭＯＳトランジスタを製造
する。
【００４１】このように本実施例によれば、ＳＯＩ基板
を用いたダブルゲート構造のｎチャネルＭＯＳトランジ
スタにおいて、ＳＯＩ層３２中央部のｐ型チャネル領域
３６の厚さが極めて薄くなっても、ｎ+ 型ソース領域４
２及びｎ+ 型ドレイン領域４４は十分な厚さを保持して
いるため、上記第１の実施例と同様の効果を奏すること
ができる。
を用いたダブルゲート構造のｎチャネルＭＯＳトランジ
スタにおいて、ＳＯＩ層３２中央部のｐ型チャネル領域
３６の厚さが極めて薄くなっても、ｎ+ 型ソース領域４
２及びｎ+ 型ドレイン領域４４は十分な厚さを保持して
いるため、上記第１の実施例と同様の効果を奏すること
ができる。
【００４２】また、ＳＯＩ層３２のｐ型チャネル領域３
６とｎ+ 型ソース領域４２及びｎ+型ドレイン領域４４
とが階段状になっているため、ダブルゲート構造でのゲ
ート電極容量を小さくすることができる。なお、上記第
２の実施例においては、ｎ+ 型ソース領域４２及びｎ+
型ドレイン領域４４の形成における底面側からと表面側
からとの２重の不純物拡散を採用していないが、当然
に、上記第１の実施例と同様に、この２重の不純物拡散
によってｎ+ 型ソース領域４２及びｎ+ 型ドレイン領域
４４を形成してもよい。
６とｎ+ 型ソース領域４２及びｎ+型ドレイン領域４４
とが階段状になっているため、ダブルゲート構造でのゲ
ート電極容量を小さくすることができる。なお、上記第
２の実施例においては、ｎ+ 型ソース領域４２及びｎ+
型ドレイン領域４４の形成における底面側からと表面側
からとの２重の不純物拡散を採用していないが、当然
に、上記第１の実施例と同様に、この２重の不純物拡散
によってｎ+ 型ソース領域４２及びｎ+ 型ドレイン領域
４４を形成してもよい。
【００４３】また、ＬＤＤ構造も採用していないが、上
記第１の実施例と同様に、ゲート電極が形成される側と
反対側からの斜めイオン注入によってｎ- 型不純物領域
を形成し、ＬＤＤ構造とすることが可能であるのはいう
までもない。ところで、上記第１および第２の実施例に
おいては、ｎチャネルＭＯＳトランジスタの場合につい
て述べたが、勿論、本発明はｐチャネルＭＯＳトランジ
スタに対しても適用されることはいうまでもない。
記第１の実施例と同様に、ゲート電極が形成される側と
反対側からの斜めイオン注入によってｎ- 型不純物領域
を形成し、ＬＤＤ構造とすることが可能であるのはいう
までもない。ところで、上記第１および第２の実施例に
おいては、ｎチャネルＭＯＳトランジスタの場合につい
て述べたが、勿論、本発明はｐチャネルＭＯＳトランジ
スタに対しても適用されることはいうまでもない。
【００４４】
【発明の効果】以上説明したように本発明によれば、支
持基板上に絶縁膜を介して形成された半導体層におい
て、この半導体層に形成されたソース領域及びドレイン
領域の厚さをその間に挟まれたチャネル領域の厚さより
も厚くすることにより、素子の微細化に伴ってチャネル
領域が薄くなっても、ソース領域及びドレイン領域は十
分な厚さが保持されるため、ソース・ドレイン抵抗を低
減することができ、従って素子の駆動能力を向上させ、
高速化を実現することが可能になる。
持基板上に絶縁膜を介して形成された半導体層におい
て、この半導体層に形成されたソース領域及びドレイン
領域の厚さをその間に挟まれたチャネル領域の厚さより
も厚くすることにより、素子の微細化に伴ってチャネル
領域が薄くなっても、ソース領域及びドレイン領域は十
分な厚さが保持されるため、ソース・ドレイン抵抗を低
減することができ、従って素子の駆動能力を向上させ、
高速化を実現することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＳＯＩ構造のｎチ
ャネルＭＯＳトランジスタを示す断面図である。
ャネルＭＯＳトランジスタを示す断面図である。
【図２】図１に示すｎチャネルＭＯＳトランジスタの製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図３】図１に示すｎチャネルＭＯＳトランジスタの製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図４】図１に示すｎチャネルＭＯＳトランジスタの製
造方法を説明するための工程図（その３）である。
造方法を説明するための工程図（その３）である。
【図５】図１に示すｎチャネルＭＯＳトランジスタの製
造方法を説明するための工程図（その４）である。
造方法を説明するための工程図（その４）である。
【図６】本発明の第２の実施例によるダブルゲート構造
のｎチャネルＭＯＳトランジスタを示す断面図である。
のｎチャネルＭＯＳトランジスタを示す断面図である。
【図７】図６に示すｎチャネルＭＯＳトランジスタの製
造方法を説明するための工程図（その１）である。
造方法を説明するための工程図（その１）である。
【図８】図６に示すｎチャネルＭＯＳトランジスタの製
造方法を説明するための工程図（その２）である。
造方法を説明するための工程図（その２）である。
【図９】図６に示すｎチャネルＭＯＳトランジスタの製
造方法を説明するための工程図（その３）である。
造方法を説明するための工程図（その３）である。
【図１０】従来のＳＯＩ構造のｎチャネルＭＯＳトラン
ジスタを示す断面図である。
ジスタを示す断面図である。
【図１１】従来のダブルゲート構造のｎチャネルＭＯＳ
トランジスタを示す断面図である。
トランジスタを示す断面図である。
１０…ｐ型シリコン基板 １２、１２ａ、１２ｂ…ｎ+ 型不純物領域 １４ａ、１４ｂ、１４ｃ…凹部領域 １６ａ、１６ｂ…凸部領域 １８…パッド酸化膜 ２０…ＣＶＤ窒化膜 ２２…ＬＯＣＯＳ酸化膜 ２４ａ、２４ｂ…ｎ- 型不純物領域 ２６…ＣＶＤ酸化膜 ２８…シリコン支持基板 ３０…熱酸化膜 ３２…ＳＯＩ層 ３４…絶縁膜 ３６…ｐ型チャネル領域 ３８…ゲ−ト酸化膜 ４０…ゲ−ト電極 ４２…ｎ+ 型ソース領域 ４４…ｎ+ 型ドレイン領域 ４６…ＣＶＤ酸化膜 ４８…ソース電極 ５０…ドレイン電極 ５２…バックゲート酸化膜 ５４…バックゲート電極 ５６…フロントゲ−ト酸化膜 ５８…フロントゲ−ト電極 ７０…シリコン支持基板 ７２…絶縁膜 ７４…チャネル領域 ７６…ソース領域 ７８…ドレイン領域 ８０…ゲ−ト酸化膜 ８２…ゲート電極 ８４…絶縁膜 ８６…ソース電極 ８８…ドレイン電極 ９０…バックゲート電極 ９２…バックゲート酸化膜 ９４…フロントゲ−ト酸化膜 ９６…フロントゲート電極
フロントページの続き (72)発明者 田中 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (7)
- 【請求項１】 支持基板と、前記支持基板上に絶縁膜を
介して形成された半導体層と、前記半導体層に相対して
形成されたソース領域及びドレイン領域と、前記ソース
領域及び前記ドレイン領域間に挟まれたチャネル領域
と、前記チャネル領域上にゲート絶縁膜を介して形成さ
れたゲート電極とを有する半導体装置において、 前記ソース領域及び前記ドレイン領域の厚さが、前記チ
ャネル領域の厚さより厚いことを特徴とする半導体装
置。 - 【請求項２】 支持基板と、前記支持基板上に形成され
た絶縁膜と、前記絶縁膜中に埋め込まれた第１のゲート
電極と、前記第１のゲート電極上に形成された第１のゲ
ート絶縁膜と、前記絶縁膜及び前記第１のゲート絶縁膜
上に形成された半導体層と、前記第１のゲート電極上方
の前記半導体層に形成されたチャネル領域と、前記半導
体層に前記チャネル領域を挟んで形成されたソース領域
及びドレイン領域と、前記チャネル領域上に第２のゲー
ト絶縁膜を介して形成された第２のゲート電極とを有す
る半導体装置において、 前記ソース領域及び前記ドレイン領域の厚さが、前記チ
ャネル領域の厚さより厚いことを特徴とする半導体装
置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記チャネル領域と前記ソース領域及び前記ドレイン領
域との間に、前記ソース領域及び前記ドレイン領域の不
純物濃度より低濃度の不純物領域が形成されていること
を特徴とする半導体装置。 - 【請求項４】 シリコン基板表面を選択的にエッチング
して、所定の深さの第１乃至第３の凹部領域並びに前記
第１乃至第３の凹部領域間に挟まれた第１及び第２の凸
部領域を形成する工程と、 少なくとも前記第１及び第２の凸部領域間に挟まれた前
記第２の凹部領域底面を覆う窒化膜を形成した後、前記
窒化膜をマスクとする選択酸化を行い、少なくとも前記
第１及び第３の凹部領域底面に、所定の厚さのシリコン
酸化膜を形成する工程と、 前記窒化膜を除去した後、全面に絶縁膜を堆積し、更に
前記絶縁膜表面を平坦化する工程と、 支持基板上に、前記シリコン基板の前記絶縁膜表面が密
着するように前記シリコン基板を張り合わせる工程と、 前記シリコン酸化膜が露出するまで前記シリコン基板底
面を研磨し、前記支持基板上に前記絶縁膜を介して、前
記第１及び第２の凸部領域並びに前記第２の凹部領域か
らなる半導体層を形成する工程と、 前記半導体層の前記第２の凹部領域をチャネル領域と
し、前記チャネル領域上に、ゲート絶縁膜を介して、ゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体層の前記第１
及び第２の凸部領域に不純物を注入し、ソース領域及び
ドレイン領域を形成する工程とを有し、 前記ソース領域及び前記ドレイン領域の厚さを、前記チ
ャネル領域の厚さより厚くすることを特徴とする半導体
装置の製造方法。 - 【請求項５】 シリコン基板表面を選択的にエッチング
して、所定の深さの第１乃至第３の凹部領域並びに前記
第１乃至第３の凹部領域間に挟まれた第１及び第２の凸
部領域を形成する工程と、 前記第１及び第２の凸部領域間に挟まれた前記第２の凹
部領域底面を覆う窒化膜を形成した後、前記窒化膜をマ
スクとする選択酸化を行い、前記第１及び第３の凹部領
域底面並びに前記第１及び第２の凸部領域の両側面及び
上面上に、所定の厚さのシリコン酸化膜を形成する工程
と、 前記窒化膜を除去した後、露出した前記第２の凹部領域
底面上に、第１のゲート酸化膜を介して、第１のゲート
電極を形成する工程と、 全面に絶縁膜を堆積した後、前記絶縁膜表面を平坦化す
る工程と、 支持基板上に、前記シリコン基板の前記絶縁膜表面が密
着するように前記シリコン基板を張り合わせる工程と、 前記シリコン酸化膜が露出するまで前記シリコン基板底
面を研磨し、前記支持基板上に前記絶縁膜を介して、前
記第１及び第２の凸部領域並びに前記第２の凹部領域か
らなる半導体層を形成する工程と、 前記半導体層の前記第２の凹部領域をチャネル領域と
し、前記チャネル領域上に、第２のゲート絶縁膜を介し
て、第２のゲート電極を形成する工程と、 前記第２のゲート電極をマスクとして前記半導体層の前
記第１及び第２の凸部領域に不純物を注入し、ソース領
域及びドレイン領域を形成する工程とを有し、 前記ソース領域及び前記ドレイン領域の厚さを、前記チ
ャネル領域の厚さより厚くすることを特徴とする半導体
装置の製造方法。 - 【請求項６】 請求項４又は５記載の半導体装置の製造
方法において、 シリコン基板表面を選択的にエッチングする工程の前
に、前記シリコン基板表面に不純物を添加する工程を有
し、 前記シリコン基板表面の選択的なエッチングにより形成
される前記第１及び第２の凸部領域上面に不純物領域を
形成することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項４乃至６のいずれかに記載の半導
体装置の製造方法において、 前記窒化膜をマスクとする選択酸化を行ってシリコン酸
化膜を形成する工程の後に、不純物の斜めイオン注入を
行い、前記第２の凹部領域の前記第１及び第２の凸部領
域に接する側の底面の一部に不純物領域を形成する工程
を有し、 前記チャネル領域と前記ソース領域及び前記ドレイン領
域との間に、前記ソース領域及び前記ドレイン領域の不
純物濃度より低濃度の不純物領域を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8745192A JPH05291577A (ja) | 1992-04-09 | 1992-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8745192A JPH05291577A (ja) | 1992-04-09 | 1992-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291577A true JPH05291577A (ja) | 1993-11-05 |
Family
ID=13915224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8745192A Withdrawn JPH05291577A (ja) | 1992-04-09 | 1992-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158952A (ja) * | 2003-11-25 | 2005-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2013243383A (ja) * | 2013-07-16 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1992
- 1992-04-09 JP JP8745192A patent/JPH05291577A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158952A (ja) * | 2003-11-25 | 2005-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2013243383A (ja) * | 2013-07-16 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |