JPH05326962A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH05326962A JPH05326962A JP4148441A JP14844192A JPH05326962A JP H05326962 A JPH05326962 A JP H05326962A JP 4148441 A JP4148441 A JP 4148441A JP 14844192 A JP14844192 A JP 14844192A JP H05326962 A JPH05326962 A JP H05326962A
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Abstract
(57)【要約】
【目的】 素子分離絶縁部内に位置する半導体部分に拡
散領域を形成し、半導体部分上にゲート電極を形成した
半導体装置にあっても、パンチスルーの発生を防止でき
る半導体装置及びその製造方法を提供すること。 【構成】 素子分離絶縁部２内に位置する半導体部分
10に拡散領域を形成し、半導体部分10上にゲート電極８
を形成し、半導体部分10のゲート電極８と反対側の部分
にパンチスルー防止用不純物導入領域５を形成した半導
体装置。別の基板をシリコン基板にはり合わせる前に
不純物導入を行いこの不純物導入によりシリコン半導体
部分10のゲート電極８と反対側の部分にパンチスルー防
止用不純物導入領域５を形成する構成とした半導体装置
の製造方法。
散領域を形成し、半導体部分上にゲート電極を形成した
半導体装置にあっても、パンチスルーの発生を防止でき
る半導体装置及びその製造方法を提供すること。 【構成】 素子分離絶縁部２内に位置する半導体部分
10に拡散領域を形成し、半導体部分10上にゲート電極８
を形成し、半導体部分10のゲート電極８と反対側の部分
にパンチスルー防止用不純物導入領域５を形成した半導
体装置。別の基板をシリコン基板にはり合わせる前に
不純物導入を行いこの不純物導入によりシリコン半導体
部分10のゲート電極８と反対側の部分にパンチスルー防
止用不純物導入領域５を形成する構成とした半導体装置
の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。本発明は、例えば、シリコン
半導体装置及びその製造に利用でき、例えばＳＯＩ構造
のシリコン半導体装置及びその製造方法として具体化す
ることができる。
装置の製造方法に関する。本発明は、例えば、シリコン
半導体装置及びその製造に利用でき、例えばＳＯＩ構造
のシリコン半導体装置及びその製造方法として具体化す
ることができる。
【０００２】
【従来の技術及びその問題点】従来より、半導体部分に
拡散領域を形成してソース／ドレイン領域とし、この半
導体部分上にゲート電極を形成した構成の半導体装置が
知られている。
拡散領域を形成してソース／ドレイン領域とし、この半
導体部分上にゲート電極を形成した構成の半導体装置が
知られている。
【０００３】しかしこの種の半導体装置にあっては、例
えばチャネルの長さが短い場合など、パンチスルーが生
じ易いという問題点がある。
えばチャネルの長さが短い場合など、パンチスルーが生
じ易いという問題点がある。
【０００４】この問題は、特にＳＯＩ構造のトランジス
タにおいて重要である。ＳＯＩ（Sinlicon on Insulato
r)構造は、絶縁部上にシリコン部分を存在させて、この
シリコン部分に各種半導体素子を形成する構成のもので
あり、通例ＳｉＯ2 等の絶縁部がシリコン部分を囲い、
絶縁部の中にシリコン部分が埋め込まれたような構造に
なっているので、絶縁部の海の中にシリコン部分が島と
なって浮いているという形になぞらえて、このシリコン
部分は、Silicon island などと称されている。このよ
うな構成のＳＯＩトランジスタは、一般に、Ｓｉと誘電
率の異なるＳｉＯ2 が埋め込んであるためにゲート電極
の下方において上部より電位が高くなり、パンチスルー
を起こすことがある。この傾向は短チャネルになると著
しく、パンチスルーを起こしやすい。
タにおいて重要である。ＳＯＩ（Sinlicon on Insulato
r)構造は、絶縁部上にシリコン部分を存在させて、この
シリコン部分に各種半導体素子を形成する構成のもので
あり、通例ＳｉＯ2 等の絶縁部がシリコン部分を囲い、
絶縁部の中にシリコン部分が埋め込まれたような構造に
なっているので、絶縁部の海の中にシリコン部分が島と
なって浮いているという形になぞらえて、このシリコン
部分は、Silicon island などと称されている。このよ
うな構成のＳＯＩトランジスタは、一般に、Ｓｉと誘電
率の異なるＳｉＯ2 が埋め込んであるためにゲート電極
の下方において上部より電位が高くなり、パンチスルー
を起こすことがある。この傾向は短チャネルになると著
しく、パンチスルーを起こしやすい。
【０００５】以下にＳＯＩ構造の製造方法の一つについ
て説明し、合わせて上述した問題点を更に詳しく説明す
ると、次のとおりである。
て説明し、合わせて上述した問題点を更に詳しく説明す
ると、次のとおりである。
【０００６】以下に説明するＳＯＩ構造の形成手段は、
絶縁部が形成されたシリコン基板の該絶縁部がわの面に
別の基板をはり合わせ、シリコン基板を研磨することに
よって絶縁部上にシリコン部分が存在する構造とする技
術であり、これは一般に、はり合わせＳＯＩなどと称さ
れているものである。このようなはり合わせＳＯＩ構造
の形成方法について、図３を参照して説明する。
絶縁部が形成されたシリコン基板の該絶縁部がわの面に
別の基板をはり合わせ、シリコン基板を研磨することに
よって絶縁部上にシリコン部分が存在する構造とする技
術であり、これは一般に、はり合わせＳＯＩなどと称さ
れているものである。このようなはり合わせＳＯＩ構造
の形成方法について、図３を参照して説明する。
【０００７】図３（ａ）に示すようなシリコン基板１
（一般に高平坦度シリコンウェーハを用いる。これを基
板Ａとする）の一方のがわの面をフォトリソグラフィー
技術やエッチング技術を用いてパターニングし、更にこ
の面にＳｉＯ2 膜を形成すること等によって絶縁部２を
形成する。これによって、図３（ｂ）に示すように、シ
リコン基板１の一方のがわに絶縁部２が形成された構造
が得られる。絶縁部２は、パターニングされたシリコン
基板１の表面形状に従って、図示の如く凹凸をもった膜
として形成される。図３（ｂ）の構造は、更にこの絶縁
部２上にポリシリコン膜３を形成した状態を示す。ポリ
シリコン膜３は、後の工程で別の基板（図３（ｄ）にＢ
で示す基板４）をはり合わせる際に高度に平滑なはり合
わせ面を形成するためのものである。
（一般に高平坦度シリコンウェーハを用いる。これを基
板Ａとする）の一方のがわの面をフォトリソグラフィー
技術やエッチング技術を用いてパターニングし、更にこ
の面にＳｉＯ2 膜を形成すること等によって絶縁部２を
形成する。これによって、図３（ｂ）に示すように、シ
リコン基板１の一方のがわに絶縁部２が形成された構造
が得られる。絶縁部２は、パターニングされたシリコン
基板１の表面形状に従って、図示の如く凹凸をもった膜
として形成される。図３（ｂ）の構造は、更にこの絶縁
部２上にポリシリコン膜３を形成した状態を示す。ポリ
シリコン膜３は、後の工程で別の基板（図３（ｄ）にＢ
で示す基板４）をはり合わせる際に高度に平滑なはり合
わせ面を形成するためのものである。
【０００８】次に、ポリシリコン膜３の表面を平坦化研
磨し、高度に平滑な面とする（図３（ｃ））。
磨し、高度に平滑な面とする（図３（ｃ））。
【０００９】このポリシリコン膜３の研磨面に、別の基
板４（これを基板Ｂとする）を密着させる。密圧着によ
って両面は接合し、この結果図３（ｄ）に示すような接
合構造が得られる。一般には、両面に介在する水の作用
による水素結合によって、しっかりとした接合が達成さ
れると言われている。これを通常、熱して熱接合させ、
きわめて強固なはり合わせを達成する。はり合わせ強度
は一般に 200kg／cm2以上であり、場合によっては 2,00
0kg／cm2 にもなる。はり合わせる別の基板４（基板
Ｂ）は、基板１（基板Ａ）と同様なシリコン基板を用い
るのが通常である。はり合わせ後加熱工程を経ることが
多いので、熱膨張等の物性が等しいものでないと、不都
合が生じるおそれがあるからである。このような問題が
なければ、例えば図示の技術にあっては別の基板４は支
持台としての役割を果たすだけであるので、これは必ず
しもシリコン基板である必要はない。但し、はり合わせ
る別の基板４（基板Ｂ）の方にも素子を形成する場合
は、素子形成可能な半導体基板であることが要される。
板４（これを基板Ｂとする）を密着させる。密圧着によ
って両面は接合し、この結果図３（ｄ）に示すような接
合構造が得られる。一般には、両面に介在する水の作用
による水素結合によって、しっかりとした接合が達成さ
れると言われている。これを通常、熱して熱接合させ、
きわめて強固なはり合わせを達成する。はり合わせ強度
は一般に 200kg／cm2以上であり、場合によっては 2,00
0kg／cm2 にもなる。はり合わせる別の基板４（基板
Ｂ）は、基板１（基板Ａ）と同様なシリコン基板を用い
るのが通常である。はり合わせ後加熱工程を経ることが
多いので、熱膨張等の物性が等しいものでないと、不都
合が生じるおそれがあるからである。このような問題が
なければ、例えば図示の技術にあっては別の基板４は支
持台としての役割を果たすだけであるので、これは必ず
しもシリコン基板である必要はない。但し、はり合わせ
る別の基板４（基板Ｂ）の方にも素子を形成する場合
は、素子形成可能な半導体基板であることが要される。
【００１０】次に、側周部の面取りを行い、図３（ｅ）
の構造とする。図３（ｅ）は、図３（ｄ）と上下が逆に
なっているが、これは、この面取りや、次の研削のた
め、上下を逆にして基板１を上側にしたためである。
の構造とする。図３（ｅ）は、図３（ｄ）と上下が逆に
なっているが、これは、この面取りや、次の研削のた
め、上下を逆にして基板１を上側にしたためである。
【００１１】その後、基板１の表面を研削し、図３
（ｆ）の構造とする。この表面研削は、絶縁部２が露出
する前で止める。
（ｆ）の構造とする。この表面研削は、絶縁部２が露出
する前で止める。
【００１２】次いで、選択研削を行う。ここでは、丁度
絶縁部２が露出するまで、精密な仕上げの研削で行う。
これにより、図３（ｇ）に示すように、凹凸のある絶縁
部２に囲まれて、この絶縁部２上にシリコン部分10が存
在する構造が得られる。このように絶縁部２上にシリコ
ン部分10が存在する構造（ＳＯＩ構造）について、その
シリコン部10に各種素子を形成する。図３（ｇ）の構造
であると、各シリコン部10が絶縁部２に囲まれるので、
当初より素子分離がなされた構成となっている。
絶縁部２が露出するまで、精密な仕上げの研削で行う。
これにより、図３（ｇ）に示すように、凹凸のある絶縁
部２に囲まれて、この絶縁部２上にシリコン部分10が存
在する構造が得られる。このように絶縁部２上にシリコ
ン部分10が存在する構造（ＳＯＩ構造）について、その
シリコン部10に各種素子を形成する。図３（ｇ）の構造
であると、各シリコン部10が絶縁部２に囲まれるので、
当初より素子分離がなされた構成となっている。
【００１３】図３は図示の明瞭のため１つのシリコン部
10を大きく図示したが、実際はこのような微細なシリコ
ン部分10が数多く集合している。
10を大きく図示したが、実際はこのような微細なシリコ
ン部分10が数多く集合している。
【００１４】例えば上記のような方法により得られるＳ
ＯＩ構造を用い、シリコン部分をソース／ドレイン領域
とするとともに、その上にゲート電極を形成して半導体
装置とすると、その構造上、シリコンと絶縁膜の誘電率
の違いによりゲート電極直下においてシリコン層の表面
より下部の方が電位が高くなることが起こりうる（これ
については、電子情報通信学会論文誌、C-11、Vol.J74-
C-11、No.3、pp.147-153、1991年３月所収の中村他「薄
膜ＳＯＩＭＯＳトランジスタの短チャネル効果の解析」
参照。特にその図６、図７参照）。
ＯＩ構造を用い、シリコン部分をソース／ドレイン領域
とするとともに、その上にゲート電極を形成して半導体
装置とすると、その構造上、シリコンと絶縁膜の誘電率
の違いによりゲート電極直下においてシリコン層の表面
より下部の方が電位が高くなることが起こりうる（これ
については、電子情報通信学会論文誌、C-11、Vol.J74-
C-11、No.3、pp.147-153、1991年３月所収の中村他「薄
膜ＳＯＩＭＯＳトランジスタの短チャネル効果の解析」
参照。特にその図６、図７参照）。
【００１５】ゲート電位が低い場合は特にゲートの支配
力がシリコン下層部まで及ばず、シリコン層下部におい
てソース／ドレイン領域から空乏層が伸び、短チャネル
になるとパンチスルーを起こす。
力がシリコン下層部まで及ばず、シリコン層下部におい
てソース／ドレイン領域から空乏層が伸び、短チャネル
になるとパンチスルーを起こす。
【００１６】この問題を解決する手段の一つとして、シ
リコン部分10または埋め込み絶縁膜２を薄膜化する方法
がある。しかし、シリコン部分10の薄膜化は一般に難し
く、特に上記したはり合わせ法では100nm 以下の領域で
その膜厚制御は非常に困難である。また、埋め込み絶縁
膜２の薄膜化は、ＳＯＩの利点である寄生容量の小ささ
を損ない、回路の高速動作の妨げとなる。（これについ
ては、電子情報通信学会技術研究報告、ED91-104、ICD9
1-121 の大村ら「高速ＣＭＯＳ／ＳＩＭＯＸデバイス技
術」参照）。
リコン部分10または埋め込み絶縁膜２を薄膜化する方法
がある。しかし、シリコン部分10の薄膜化は一般に難し
く、特に上記したはり合わせ法では100nm 以下の領域で
その膜厚制御は非常に困難である。また、埋め込み絶縁
膜２の薄膜化は、ＳＯＩの利点である寄生容量の小ささ
を損ない、回路の高速動作の妨げとなる。（これについ
ては、電子情報通信学会技術研究報告、ED91-104、ICD9
1-121 の大村ら「高速ＣＭＯＳ／ＳＩＭＯＸデバイス技
術」参照）。
【００１７】
【発明の目的】本発明は上記問題点を解決して、素子分
離絶縁部内に位置する半導体部分に拡散領域を形成し、
上記半導体部分上にゲート電極を形成した半導体装置に
あっても、パンチスルーの発生を防止できる半導体装置
を提供することを目的とする。また、このような半導体
装置を容易に製造できる半導体装置の製造方法を提供す
ることを目的とする。
離絶縁部内に位置する半導体部分に拡散領域を形成し、
上記半導体部分上にゲート電極を形成した半導体装置に
あっても、パンチスルーの発生を防止できる半導体装置
を提供することを目的とする。また、このような半導体
装置を容易に製造できる半導体装置の製造方法を提供す
ることを目的とする。
【００１８】
【問題点を解決するための手段】本出願の請求項１の発
明は、素子分離絶縁部内に位置する半導体部分に拡散領
域を形成し、前記半導体部分上にゲート電極を形成した
半導体装置において、前記半導体部分のゲート電極と反
対側の部分にパンチスルー防止用不純物導入領域を形成
したことを特徴とする半導体装置であって、これにより
上記目的を達成するものである。
明は、素子分離絶縁部内に位置する半導体部分に拡散領
域を形成し、前記半導体部分上にゲート電極を形成した
半導体装置において、前記半導体部分のゲート電極と反
対側の部分にパンチスルー防止用不純物導入領域を形成
したことを特徴とする半導体装置であって、これにより
上記目的を達成するものである。
【００１９】本出願の請求項２の発明は、前記半導体部
分がシリコン半導体部分であり、このシリコン半導体部
分は素子分離絶縁部上において該絶縁部に囲まれた構成
で位置するＳＯＩ構造をなす請求項１に記載の半導体装
置であって、これにより上記目的を達成するものであ
る。
分がシリコン半導体部分であり、このシリコン半導体部
分は素子分離絶縁部上において該絶縁部に囲まれた構成
で位置するＳＯＩ構造をなす請求項１に記載の半導体装
置であって、これにより上記目的を達成するものであ
る。
【００２０】本出願の請求項３の発明は、一方のがわに
絶縁部が形成されたシリコン基板の該絶縁部が形成され
たがわの面に別の基板をはり合わせ、前記シリコン基板
の他方のがわの面を研磨することによって絶縁部上にシ
リコン半導体部分が存在するＳＯＩ構造を形成し、該シ
リコン半導体部分に拡散層が形成されるとともにそのシ
リコン半導体部分上にゲート電極が形成された構造の半
導体装置を製造する半導体装置の製造方法において、前
記別の基板をシリコン基板にはり合わせる前に不純物導
入を行いこの不純物導入により前記シリコン半導体部分
のゲート電極と反対側の部分にパンチスルー防止用不純
物導入領域を形成する構成とした半導体装置の製造方法
であって、これにより上記目的を達成するものである。
絶縁部が形成されたシリコン基板の該絶縁部が形成され
たがわの面に別の基板をはり合わせ、前記シリコン基板
の他方のがわの面を研磨することによって絶縁部上にシ
リコン半導体部分が存在するＳＯＩ構造を形成し、該シ
リコン半導体部分に拡散層が形成されるとともにそのシ
リコン半導体部分上にゲート電極が形成された構造の半
導体装置を製造する半導体装置の製造方法において、前
記別の基板をシリコン基板にはり合わせる前に不純物導
入を行いこの不純物導入により前記シリコン半導体部分
のゲート電極と反対側の部分にパンチスルー防止用不純
物導入領域を形成する構成とした半導体装置の製造方法
であって、これにより上記目的を達成するものである。
【００２１】本発明の半導体装置及び本発明の半導体装
置の製造方法について、後に詳述する本発明の一実施例
を示す図１及び図２の例示を用いて説明すると、次のと
おりである。
置の製造方法について、後に詳述する本発明の一実施例
を示す図１及び図２の例示を用いて説明すると、次のと
おりである。
【００２２】本発明の半導体装置は、図１に例示のよう
に、素子分離絶縁部２内に位置する半導体部分10に拡散
領域14Ａ，14Ｂを形成し、この半導体部分10上にゲート
電極８を形成した半導体装置において、半導体部分10の
ゲート電極８と反対側の部分にパンチスルー防止用不純
物導入領域５を形成したものである。図示例は特に、半
導体部分10がシリコン半導体部分であり、このシリコン
半導体部分は素子分離絶縁部２上において該絶縁部に囲
まれた構成で位置するＳＯＩ構造をなすＳＯＩトランジ
スタである。
に、素子分離絶縁部２内に位置する半導体部分10に拡散
領域14Ａ，14Ｂを形成し、この半導体部分10上にゲート
電極８を形成した半導体装置において、半導体部分10の
ゲート電極８と反対側の部分にパンチスルー防止用不純
物導入領域５を形成したものである。図示例は特に、半
導体部分10がシリコン半導体部分であり、このシリコン
半導体部分は素子分離絶縁部２上において該絶縁部に囲
まれた構成で位置するＳＯＩ構造をなすＳＯＩトランジ
スタである。
【００２３】本発明の半導体装置の製造方法は、図２
（ａ）〜（ｅ）に例示するように、一方のがわに絶縁部
２が形成されたシリコン基板１（図２（ｃ））の該絶縁
部２が形成されたがわの面に別の基板４をはり合わせ、
シリコン基板１の他方のがわの面を研磨することによっ
て絶縁部２上にシリコン半導体部分10が存在するＳＯＩ
構造を形成し（図２（ｄ）。図中３はポリＳｉ等の接着
層である）、該シリコン半導体部分10に拡散層14Ａ，14
Ｂが形成されるとともにそのシリコン半導体部分10上に
ゲート電極８が形成された構造の半導体装置を製造する
半導体装置の製造方法において、前記別の基板４（図示
例ではＳｉ基板）をシリコン基板にはり合わせる前に図
２（ｂ）に示すように不純物導入（図示例では矢印11で
示すイオン注入) を行い、この不純物導入によりシリコ
ン半導体部分10のゲート電極８と反対側の部分にパンチ
スルー防止用不純物導入領域５を形成する（図２（ｅ）
参照）ようにしたものである。
（ａ）〜（ｅ）に例示するように、一方のがわに絶縁部
２が形成されたシリコン基板１（図２（ｃ））の該絶縁
部２が形成されたがわの面に別の基板４をはり合わせ、
シリコン基板１の他方のがわの面を研磨することによっ
て絶縁部２上にシリコン半導体部分10が存在するＳＯＩ
構造を形成し（図２（ｄ）。図中３はポリＳｉ等の接着
層である）、該シリコン半導体部分10に拡散層14Ａ，14
Ｂが形成されるとともにそのシリコン半導体部分10上に
ゲート電極８が形成された構造の半導体装置を製造する
半導体装置の製造方法において、前記別の基板４（図示
例ではＳｉ基板）をシリコン基板にはり合わせる前に図
２（ｂ）に示すように不純物導入（図示例では矢印11で
示すイオン注入) を行い、この不純物導入によりシリコ
ン半導体部分10のゲート電極８と反対側の部分にパンチ
スルー防止用不純物導入領域５を形成する（図２（ｅ）
参照）ようにしたものである。
【００２４】
【作用】本発明の半導体装置は、半導体部分のゲート電
極と反対側の部分に不純物導入領域５を形成してこれを
パンチスルー防止用の領域としたので、半導体部分が絶
縁部内にある構造の半導体装置にあってもパンチスルー
の発生を抑制できる。ソース／ドレイン領域等の拡散領
域からの空乏層の伸びを抑えるような不純物がゲート電
極下のシリコン部分に導入された構成になっているから
である。
極と反対側の部分に不純物導入領域５を形成してこれを
パンチスルー防止用の領域としたので、半導体部分が絶
縁部内にある構造の半導体装置にあってもパンチスルー
の発生を抑制できる。ソース／ドレイン領域等の拡散領
域からの空乏層の伸びを抑えるような不純物がゲート電
極下のシリコン部分に導入された構成になっているから
である。
【００２５】また、本発明の半導体装置の製造方法によ
れば、上記のような構成の半導体装置を、困難はなく、
容易に得ることが可能ならしめられる。
れば、上記のような構成の半導体装置を、困難はなく、
容易に得ることが可能ならしめられる。
【００２６】即ち、不純物をゲート電極下のシリコン部
分に導入しようとしても、この構造を得るために、シリ
コン部分10の下部にのみ不純物を導入するのは、表面
（ゲート電極８側）からのイオン注入では制御が難し
く、特に、シリコン部分10が薄い場合、また、シリコン
部分10の膜厚にバラツキがあるときなどは、制御は非常
に困難であるのに対し、本発明の方法によれば、はり合
わせの前にできあがりのゲート電極８の裏側に相当する
側から不純物を導入するので、不純物の制御をたやすく
行うことができ、容易に上記構造を得ることができる。
分に導入しようとしても、この構造を得るために、シリ
コン部分10の下部にのみ不純物を導入するのは、表面
（ゲート電極８側）からのイオン注入では制御が難し
く、特に、シリコン部分10が薄い場合、また、シリコン
部分10の膜厚にバラツキがあるときなどは、制御は非常
に困難であるのに対し、本発明の方法によれば、はり合
わせの前にできあがりのゲート電極８の裏側に相当する
側から不純物を導入するので、不純物の制御をたやすく
行うことができ、容易に上記構造を得ることができる。
【００２７】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことであるが、本発明は実施例
により限定を受けるものではない。
て説明する。但し当然のことであるが、本発明は実施例
により限定を受けるものではない。
【００２８】実施例１ この実施例は、本発明を、ＳＯＩ構造のＭＯＳトランジ
スタとして具体化したものであり、特に、はり合わせＳ
ＯＩ構造により形成されたトランジスタに適用したもの
である。
スタとして具体化したものであり、特に、はり合わせＳ
ＯＩ構造により形成されたトランジスタに適用したもの
である。
【００２９】本実施例の半導体装置の構造を図１に示
す。本実施例の半導体装置は、図１に示すように、はり
合わせの台となる基板４（ここではシリコン基板）、素
子分離絶縁部２（埋め込み絶縁膜）、半導体層となる薄
いシリコン部分10からなるＳＯＩ基板上に形成したＭＯ
Ｓトランジスタにおいて、ゲート電極８の支配の及びに
くいゲート下のシリコン部６の下層部分で、ソース／ド
レイン部である拡散領域14Ａ，15Ａ，14Ｂ，15Ｂを拡散
領域から空乏層が伸びパンチスルーが起こるのを防ぐた
めに、パンチスルー防止用不純物導入領域５を、ゲート
電極８と逆の側の部分に形成した構造をとる。本例にお
いて、この不純物導入領域５は、はり合わせる前にゲー
ト電極８の裏側から不純物を導入することにより形成す
る。
す。本実施例の半導体装置は、図１に示すように、はり
合わせの台となる基板４（ここではシリコン基板）、素
子分離絶縁部２（埋め込み絶縁膜）、半導体層となる薄
いシリコン部分10からなるＳＯＩ基板上に形成したＭＯ
Ｓトランジスタにおいて、ゲート電極８の支配の及びに
くいゲート下のシリコン部６の下層部分で、ソース／ド
レイン部である拡散領域14Ａ，15Ａ，14Ｂ，15Ｂを拡散
領域から空乏層が伸びパンチスルーが起こるのを防ぐた
めに、パンチスルー防止用不純物導入領域５を、ゲート
電極８と逆の側の部分に形成した構造をとる。本例にお
いて、この不純物導入領域５は、はり合わせる前にゲー
ト電極８の裏側から不純物を導入することにより形成す
る。
【００３０】本実施例における半導体装置の製造方法を
図２（ａ）〜（ｅ）を参照して、以下に説明する。
図２（ａ）〜（ｅ）を参照して、以下に説明する。
【００３１】本実施例においては、図２（ａ）に示すよ
うにシリコン基板１をレジスト22を用いパターニングし
て素子分離形成用領域23をＲＩＥなどで形成する。
うにシリコン基板１をレジスト22を用いパターニングし
て素子分離形成用領域23をＲＩＥなどで形成する。
【００３２】レジスト22を剥離した後、酸化膜24を熱酸
化により10〜30ｎｍ程度形成する。この酸化膜24は、イ
オン注入のチャネリング防止のためのものである。
化により10〜30ｎｍ程度形成する。この酸化膜24は、イ
オン注入のチャネリング防止のためのものである。
【００３３】次に、矢印11で模式的に示すようにイオン
注入により不純物導入を行う。ここでは、パンチスルー
ストッパーとしての不純物導入領域５を形成するため、
シリコン基板１の表面付近、即ち図２（ｂ）中×印で示
した領域に不純物が導入される（更に必要に応じ、しき
い値電圧Ｖthコントロールのためのイオン注入なども行
ってもよい）。このパンチスルー防止用不純物導入の場
合、導入が表面付近であるため比較的不純物のプロファ
イルがすそをひかず、制御が容易である。
注入により不純物導入を行う。ここでは、パンチスルー
ストッパーとしての不純物導入領域５を形成するため、
シリコン基板１の表面付近、即ち図２（ｂ）中×印で示
した領域に不純物が導入される（更に必要に応じ、しき
い値電圧Ｖthコントロールのためのイオン注入なども行
ってもよい）。このパンチスルー防止用不純物導入の場
合、導入が表面付近であるため比較的不純物のプロファ
イルがすそをひかず、制御が容易である。
【００３４】次に絶縁部２（埋め込み絶縁膜）となる膜
を所望の膜厚堆積して、更に台となる別の基板４である
シリコン基板と接着する層３を堆積する。ポリＳｉ等で
形成できる。これを平坦化研磨して図２（ｃ）に示す構
造とする。
を所望の膜厚堆積して、更に台となる別の基板４である
シリコン基板と接着する層３を堆積する。ポリＳｉ等で
形成できる。これを平坦化研磨して図２（ｃ）に示す構
造とする。
【００３５】次いで、台となる基板４と接着する。ひっ
くりかえしてシリコン基板１を所望の厚さまで研削、研
磨し、図２（ｄ）に示すように絶縁部２に囲まれたシリ
コン半導体部分10を形成する。
くりかえしてシリコン基板１を所望の厚さまで研削、研
磨し、図２（ｄ）に示すように絶縁部２に囲まれたシリ
コン半導体部分10を形成する。
【００３６】その後、通常の方法によりゲート絶縁膜
９、ゲート電極８などを形成して、図２（ｅ）のような
トランジスタとする。図２（ｅ）中、×印で示した領域
がパンチスルー防止用不純物導入領域５であり、これが
パンチスルーストッパーとしてゲート電極８の逆の側の
面から導入された不純物の分布領域である。半導体装置
としてできあがり後は、シリコン半導体部分10の下部
（ゲート電極８と逆の側）に分布する。
９、ゲート電極８などを形成して、図２（ｅ）のような
トランジスタとする。図２（ｅ）中、×印で示した領域
がパンチスルー防止用不純物導入領域５であり、これが
パンチスルーストッパーとしてゲート電極８の逆の側の
面から導入された不純物の分布領域である。半導体装置
としてできあがり後は、シリコン半導体部分10の下部
（ゲート電極８と逆の側）に分布する。
【００３７】以上のように、本実施例によれば、シリコ
ン半導体部分10の下層への不純物導入の制御が極めて容
易にできるようになり、更に、チャネル部にイオン注入
のダメージがはいらないことにより、界面準位などが増
加することもない。
ン半導体部分10の下層への不純物導入の制御が極めて容
易にできるようになり、更に、チャネル部にイオン注入
のダメージがはいらないことにより、界面準位などが増
加することもない。
【００３８】このように極めて簡単な手段により、パン
チスルーを防ぐことが可能ならしめられるのであって、
シリコン半導体部分10の薄膜化や絶縁部２（埋め込み絶
縁膜）の薄膜化を行う必要がない。よって、埋め込み絶
縁膜を厚く保つことにより、回路の高速動作も維持でき
る。
チスルーを防ぐことが可能ならしめられるのであって、
シリコン半導体部分10の薄膜化や絶縁部２（埋め込み絶
縁膜）の薄膜化を行う必要がない。よって、埋め込み絶
縁膜を厚く保つことにより、回路の高速動作も維持でき
る。
【００３９】なお図１，図２各図中、14Ａ，14Ｂはソー
ス／ドレイン領域となる高濃度不純物導入領域、15Ａ，
15ＢはＬＤＤ部をなす低濃度不純物導入領域、７Ａ，７
ＢはＬＤＤ部15Ａ，15Ｂ形成のためにゲート電極８側壁
に形成したサイドウォールである。
ス／ドレイン領域となる高濃度不純物導入領域、15Ａ，
15ＢはＬＤＤ部をなす低濃度不純物導入領域、７Ａ，７
ＢはＬＤＤ部15Ａ，15Ｂ形成のためにゲート電極８側壁
に形成したサイドウォールである。
【００４０】上述の如く、本実施例によれば、ゲート電
極の逆の側（裏側）の方から不純物を導入することによ
り、ゲート電極の反対側のＳｉ層の下部の不純物制御
（不純物プロファイル制御）がたやすくなる。かつ、パ
ンチスルー防止用以外のイオン注入も裏側から行うこと
により、チャネル部のイオン注入によるダメージをなく
すこともできる。このようにパンチスルーが不純物のイ
オン注入でおさえられる結果、埋め込みＳｉＯ2 層を厚
くでき、寄生抵抗を減らし、回路を高速動作させること
が可能となる。
極の逆の側（裏側）の方から不純物を導入することによ
り、ゲート電極の反対側のＳｉ層の下部の不純物制御
（不純物プロファイル制御）がたやすくなる。かつ、パ
ンチスルー防止用以外のイオン注入も裏側から行うこと
により、チャネル部のイオン注入によるダメージをなく
すこともできる。このようにパンチスルーが不純物のイ
オン注入でおさえられる結果、埋め込みＳｉＯ2 層を厚
くでき、寄生抵抗を減らし、回路を高速動作させること
が可能となる。
【００４１】
【発明の効果】本発明によれば、素子分離絶縁部内に位
置する半導体部分に拡散領域を形成し、上記半導体部分
上にゲート電極を形成した半導体装置にあっても、半導
体部分や絶縁部を薄膜化する必要なくパンチスルーの発
生を防止できる半導体装置を提供することができ、ま
た、このような半導体装置を容易に、特にパンチスルー
防止用不純物導入の制御を容易にして製造できる半導体
装置の製造方法を提供することができる。
置する半導体部分に拡散領域を形成し、上記半導体部分
上にゲート電極を形成した半導体装置にあっても、半導
体部分や絶縁部を薄膜化する必要なくパンチスルーの発
生を防止できる半導体装置を提供することができ、ま
た、このような半導体装置を容易に、特にパンチスルー
防止用不純物導入の制御を容易にして製造できる半導体
装置の製造方法を提供することができる。
【図１】実施例１の半導体装置（ＳＯＩトランジスタ）
の構造を示す断面図である。
の構造を示す断面図である。
【図２】実施例１の半導体装置の製造工程を順に断面図
で示すものである。
で示すものである。
【図３】はり合わせＳＯＩ構造の形成工程を示すもので
ある。
ある。
１ シリコン基板 ２ 絶縁部 ４ 別の基板 ５ パンチスルー防止用不純物導入領域 ８ ゲート電極 10 （シリコン）半導体部分
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/20 9171−4Ｍ
Claims (3)
- 【請求項１】素子分離絶縁部内に位置する半導体部分に
拡散領域を形成し、前記半導体部分上にゲート電極を形
成した半導体装置において、 前記半導体部分のゲート電極と反対側の部分にパンチス
ルー防止用不純物導入領域を形成したことを特徴とする
半導体装置。 - 【請求項２】前記半導体部分がシリコン半導体部分であ
り、このシリコン半導体部分は素子分離絶縁部上におい
て該絶縁部に囲まれた構成で位置するＳＯＩ構造をなす
請求項１に記載の半導体装置。 - 【請求項３】一方のがわに絶縁部が形成されたシリコン
基板の該絶縁部が形成されたがわの面に別の基板をはり
合わせ、前記シリコン基板の他方のがわの面を研磨する
ことによって絶縁部上にシリコン半導体部分が存在する
ＳＯＩ構造を形成し、該シリコン半導体部分に拡散層が
形成されるとともにそのシリコン半導体部分上にゲート
電極が形成された構造の半導体装置を製造する半導体装
置の製造方法において、 前記別の基板をシリコン基板にはり合わせる前に不純物
導入を行いこの不純物導入により前記シリコン半導体部
分のゲート電極と反対側の部分にパンチスルー防止用不
純物導入領域を形成する構成とした半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14844192A JP3200961B2 (ja) | 1992-05-15 | 1992-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14844192A JP3200961B2 (ja) | 1992-05-15 | 1992-05-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326962A true JPH05326962A (ja) | 1993-12-10 |
| JP3200961B2 JP3200961B2 (ja) | 2001-08-20 |
Family
ID=15452871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14844192A Expired - Fee Related JP3200961B2 (ja) | 1992-05-15 | 1992-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200961B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081191A (ja) * | 2005-09-15 | 2007-03-29 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7842584B2 (en) | 2007-12-25 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8138063B2 (en) | 2007-07-19 | 2012-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of a semiconductor device including a single crystal semiconductor film, and a semiconductor film including impurity |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101965423B1 (ko) * | 2017-04-28 | 2019-04-10 | 대전보건대학 산학협력단 | 광복합 살균중합기 |
-
1992
- 1992-05-15 JP JP14844192A patent/JP3200961B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081191A (ja) * | 2005-09-15 | 2007-03-29 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8138063B2 (en) | 2007-07-19 | 2012-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of a semiconductor device including a single crystal semiconductor film, and a semiconductor film including impurity |
| US7842584B2 (en) | 2007-12-25 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8420504B2 (en) | 2007-12-25 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3200961B2 (ja) | 2001-08-20 |
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