JP2007081191A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】SOS基板15中の、P型チャネル領域19及び高濃度N型不純物領域21が作り込まれているP−型シリコン層14のサファイアウエハ11との界面に、Al含有シリコン層31を形成する。このAlがシリコン層中で、アクセプターイオンとして働き、N型MOSトランジスタにおけるバックチャネルの閾電圧を上げる。
【選択図】図1
Description
第1の実施の形態では、SOS基板中の一方の導電型のシリコン層とサファイアウエハとの界面をアモルファス化し、その後このアモルファス化された界面領域に対し熱処理を行うことによって、界面領域におけるシリコン層にAl含有シリコン層を形成し、このAl含有シリコン層によってサブスレッショルドリーク電流を抑制することが可能なN型MOSトランジスタを有する半導体装置を製造する方法を説明する。この製造方法は、第1工程から第4工程までを含んでいる。以下、第1工程から順に各工程につき説明する。
第2の実施の形態では、第1の実施の形態におけるゲート電極部27の形成の後であって、上述した第1及び第2主電極領域を構成する高濃度N型不純物領域、すなわちN+型不純物領域21の形成の前に、不純物プロファイリングを行う工程を有する半導体装置の製造方法を説明する。
第3の実施の形態では、SOS基板15に1100℃以上の熱処理を行うことによって、シリコン層、すなわちP−型シリコン層14のサファイアウエハ11との界面にAl含有シリコン層31を備えた、N型MOSトランジスタを有する半導体装置の製造方法を説明する。図3(A)〜(C)は、この実施の形態における各製造段階で得られた構造体を示す端面図である。
第4の実施の形態では、第3の実施の形態におけるゲート電極部27の形成、及び上述した1100℃以上の熱処理の後であって、N+型不純物領域の形成の前に、不純物プロファイリングを行う工程を有する半導体装置の製造方法を説明する。
13:シリコン層
14:P−型シリコン層
15:SOS基板
16:アモルファス領域
17:素子分離領域
19:P型チャネル領域
21:高濃度N型不純物領域
23:ゲート酸化膜
25:ゲート電極
27:ゲート電極部
29:サイドウォール
31:Al含有シリコン層
33:低濃度N型不純物領域
Claims (5)
- サファイアウエハの上側表面にシリコン層を設けてなるSOS基板に形成されたN型MOSトランジスタを有する半導体装置であって、
前記シリコン層に作り込まれているP型チャネル領域と、該P型チャネル領域を挟むように形成されたN型の第1及び第2主電極領域と、
前記P型チャネル領域上に順次に形成されたゲート酸化膜及びゲート電極とを含むゲート電極部と、
前記P型チャネル領域、及び前記第1及び第2主電極領域が作り込まれている前記シリコン層と、前記サファイアウエハとの界面の、該シリコン層側に形成されたAl含有シリコン層と
を含むことを特徴とする半導体装置。 - サファイアウエハの上側表面にシリコン層を設けてなるSOS基板の前記シリコン層にP型不純物を導入してP型シリコン層を形成する第1工程と、
前記P型シリコン層と、前記サファイアウエハとの界面をアモルファス化してアモルファス領域を形成する第2工程と、
前記P型シリコン層のP型チャネル領域となる予定領域上にゲート酸化膜及びゲート電極からなるゲート電極部を形成し、しかる後、該ゲート電極部をマスクとして前記P型シリコン層にN型不純物を導入してN型の第1及び第2主電極領域と、前記ゲート電極部の下部であって、前記第1及び第2主電極領域間にP型チャネル領域とを、それぞれ形成することによって、N型MOSトランジスタを形成する第3工程と、
該第3工程で得られた構造体に対して熱処理を行って、前記P型チャネル領域、及び前記第1及び第2主電極領域が作り込まれている前記シリコン層と前記サファイアウエハとの界面の、該シリコン層側にAl含有シリコン層を形成する第4工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、前記ゲート電極部の形成の後であって、前記N型の第1及び第2主電極領域の形成の前に、不純物プロファイリングを行う工程を含むことを特徴とする半導体装置の製造方法。
- サファイアウエハの上側表面に設けられたシリコン層にP型不純物を導入してP型シリコン層を形成し、該P型シリコン層上のP型チャネル領域となる予定領域上にゲート酸化膜及びゲート電極からなるゲート電極部を形成し、さらに、前記P型シリコン層に該ゲート電極部をマスクとして用いて、N型不純物を導入することによって、N型の第1及び第2主電極領域と、該第1及び第2主電極領域間のP型チャネル領域とを形成するSOS基板に、N型MOSトランジスタを形成するための半導体装置の製造方法であって、
前記ゲート酸化膜の形成前に、前記P型シリコン層に1100℃以上の熱処理を行うことにより、前記P型シリコン層と前記サファイアウエハとの界面の、該シリコン層側にAl含有シリコン層を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、前記ゲート電極部の形成後であって、前記第1及び第2主電極領域の形成の前に、不純物プロファイリングを行う工程を含むことを特徴とする半導体装置の製造方法。
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JP2005267975A JP2007081191A (ja) | 2005-09-15 | 2005-09-15 | 半導体装置及びその製造方法 |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05326962A (ja) * | 1992-05-15 | 1993-12-10 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
JPH0936381A (ja) * | 1995-07-07 | 1997-02-07 | Plessey Semiconductors Ltd | シリコンオンサファイア集積回路構成体 |
JP2001274403A (ja) * | 2000-03-23 | 2001-10-05 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
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2005
- 2005-09-15 JP JP2005267975A patent/JP2007081191A/ja active Pending
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