JP2009272423A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現し、高駆動力を有する微細デバイスを実現できるようにする。
【解決手段】半導体装置は、半導体基板１００の上に、ゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、半導体領域１００におけるゲート電極１０２の両側方に形成され、ボロンイオンがそれぞれ拡散してなるＰ型エクステンション高濃度拡散層１０６と、半導体基板１００における各Ｐ型エクステンション高濃度拡散層１０６の外側で且つ接合深さが各Ｐ型エクステンション高濃度拡散層よりも深いＰ型ソース・ドレイン拡散層１１３とを有している。Ｐ型エクステンション高濃度拡散層１０６は、ゲート電極１０２の両側方のうちの少なくとも一方に炭素を含む。
【選択図】図１

Description

本発明は、接合深さが浅く且つ低抵抗な拡散層を有し、さらなる微細化が可能なＭＩＳ(Metal Insulator Semiconductor)型の半導体装置及びその製造方法に関する。
半導体集積回路の高集積化に伴って、ＭＩＳ型トランジスタの微細化が要請されており、それを実現するには、接合深さが浅く且つ低抵抗なエクステンション拡散層を有するＭＩＳ型トランジスタが求められる。
以下、従来のＭＩＳ型トランジスタの製造方法について図面を参照しながら説明する。
図１３（ａ）〜図１３（ｄ）及び図１４（ａ）〜図１４（ｄ）は従来のＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
まず、図１３（ａ）に示すように、Ｐ型シリコンからなる半導体基板１にＮ型の不純物である、例えばヒ素（Ａｓ）イオンを注入エネルギーが１４０ｋｅＶ、注入ドーズ量が１×１０１２／ｃｍ２ 程度でイオン注入を行う。その後、半導体基板１の上部に、リン（Ｐ）イオンを注入エネルギーが２６０ｋｅＶ及び注入ドーズ量が４×１０１２／ｃｍ２の１回目のイオン注入と、注入エネルギーが５４０ｋｅＶ及び注入ドーズ量が１×１０１３／ｃｍ２の２回目のイオン注入とを行う。このイオン注入の直後に、所定の熱処理を行って、半導体基板１におけるチャネル領域に、Ｎ型ウェル２及びＮ型チャネル拡散層３をそれぞれ形成する。
次に、図１３（ｂ）に示すように、半導体基板１の上に膜厚が２．２ｎｍ程度のゲート絶縁膜４を形成し、形成したゲート絶縁膜４の上に膜厚が２００ｎｍ程度の多結晶シリコン膜を形成する。その後、多結晶シリコン膜をパターニングしてゲート電極５を形成する。このとき、ゲート絶縁膜４をゲート電極５と同一パターンとしてもよい。
次に、図１３（ｃ）に示すように、Ｎ型の不純物、例えばＡｓイオンを注入エネルギーが１３０ｋｅＶ、注入ドーズ量が７×１０１３／ｃｍ２程度でイオン注入を行うことにより、ポケット不純物注入層６Ａを形成する。
次に、図１３（ｄ）に示すように、接合深さが浅いＰ型エクステンション拡散層を形成可能とする、いわゆるプリアモルファス化を注入エネルギーが２５ｋｅＶ、注入ドーズ量が５×１０１４／ｃｍ２程度のフッ素を用いてイオン注入する。
次に、図１４（ａ）に示すように、ゲート電極５をマスクとして、Ｐ型の不純物、例えばボロン（Ｂ）イオンを注入エネルギーが１．５ｋｅＶ、注入ドーズ量が５×１０１４／ｃｍ２程度でイオン注入することにより、エクステンション不純物注入層７Ａを形成する。
次に、図１４（ｂ）に示すように、例えば、膜厚が５０ｎｍ程度の窒化シリコンからなる絶縁膜を堆積し、堆積した絶縁膜に対して垂直方向に強い異方性エッチングを行うことにより、ゲート電極の側面上に窒化シリコンからなるサイドウォール８を形成する。
次に、図１４（ｃ）に示すように、ゲート電極５及びサイドウォール８をマスクとして、Ｐ型の不純物、例えば二フッ化ボロン（ＢＦ２）イオンを注入エネルギーが３０ｋｅＶ、注入ドーズ量が３×１０１５／ｃｍ２程度でイオン注入することにより、Ｐ型不純物注入層９Ａを形成する。
次に、図１４（ｄ）に示すように、半導体基板１に対して高温且つ短時間の熱処理を行うことにより、半導体基板１の上部であって、サイドウォール８の下側の領域には、エクステンション不純物注入層７Ａから接合深さが浅いＰ型エクステンション拡散層７を形成し、該Ｐ型エクステンション拡散層７の下側には、ポケット不純物注入層６ＡからＮ型ポケット拡散層６を形成する。また、半導体基板１におけるサイドウォール８の両側方には、Ｐ型不純物注入層９Ａから、Ｎ型ポケット拡散層６よりも接合深さが深いＰ型ソース・ドレイン拡散層９を形成する。
このように、従来のＭＩＳ型半導体装置の製造方法は、図１４（ａ）に示したように、Ｐ型エクステンション拡散層７を形成するためのエクステンション注入に用いるボロンイオンの注入エネルギーを低エネルギー化することにより浅い接合を形成しようとしている。
特開平９−５０９７０号公報 特開２０００−１５６２９１号公報 D. Downey et al., Appl. Phys. Lett. Vol 73, p1263 (1998) Appl. Phys. Lett. Vol. 89, p. 062110 (2006), Appl. Phys. Lett. Vol. 89, p. 062101, (2006) IEDM 2006, p. 859 (2006)
しかしながら、前記従来の半導体装置の製造方法は、半導体基板１に対して、低エネルギーで且つ高ドーズ量のボロン（Ｂ）を注入すると、過渡増速拡散（Transient enhanced diffusion：以下、ＴＥＤと略称する。）が起こり、ボロンが半導体基板の深さ方向に拡散してしまうことから、Ｐ型エクステンション拡散層７に所望の不純物プロファイルを得られないという問題がある。ここで、ＴＥＤとは、不純物原子がシリコン基板中に存在する過剰点欠陥（格子間シリコン又は原子空孔）と相互作用して増速される異常拡散現象をいう。また、過剰点欠陥は、主にイオン注入の注入ダメージにより導入されることが多い。より浅い接合を得るために、イオン注入の注入エネルギーを低くしても、注入したドーパントのＴＥＤが大きくなるため、単一の元素を低エネルギーで注入するだけでは、所望の浅く且つ低抵抗な拡散層を得ることは難しい。
代表的なＰ型ドーパントであるボロンの拡散を抑制する元素としてフッ素（Ｆ）が知られている。例えば、シリコン基板中にフッ素が存在することにより、ボロンのＴＥＤが抑制される場合があることが、非特許文献１等により報告されている。この非特許文献１においては、シリコン基板をプリアモルファス化した状態でボロン（Ｂ）イオンの注入と二フッ化ボロン（ＢＦ２）の注入とを行い、ボロンの拡散を比較している。ここで、シリコン基板を所望の不純物イオンを注入する前にアモルファス化（プリアモルファス化）することにより、Ｂイオンによるイオン注入とＢＦ２イオンによるイオン注入との注入ダメージの違いの影響を排除した状態で比較し、フッ素がボロンの拡散に与える影響を議論している。
これとは別に、フッ素がゲート電極５及びゲート絶縁膜４に注入されると、ボロンがゲート電極５からＮ型チャネル拡散層３に染み出したり、さらには、ゲート絶縁膜４の膜厚が変動して信頼性が劣化したりするという半導体製造プロセス上の問題が発生することが、非特許文献３に記載されている。従って、例えばフッ素のドーズ量を減らすと、信頼性の劣化は抑えられるものの、フッ素のドーズ量を減らせば、フッ素によるボロンのＴＥＤに対する抑制効果は小さくなってしまう。
これまで、フッ素の注入をトランジスタ製造工程に利用することは、例えば、特許文献２に記載されているように公知である。但し、特許文献２に記載された半導体装置の製造方法においては、半導体装置を長期間にわたって使用した場合の閾値電圧の変動を改善する目的でフッ素の注入を用いている。すなわち、ゲート電極の直下の領域にフッ素を拡散させ、ゲート絶縁膜とシリコン基板との界面にフッ素を分布させることを目的としており、エクステンション拡散層における不純物拡散の抑制には用いていない。
このように、前記従来の半導体装置の製造方法は、トランジスタの微細化に不可欠なエクステンション拡散層を、所定の不純物濃度を維持するように形成することは困難であるという問題がある。
本発明は、前記従来の問題に鑑み、微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現し、高駆動力を有する微細デバイスを実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置の製造方法を、エクステンション形成領域への低エネルギーのイオン注入を行う前に、該エクステンション形成領域をアモルファス化し、さらに炭素注入とアニールとを行う構成とする。
具体的に、本発明に係る半導体装置は、半導体領域の上に、ゲート絶縁膜を介在させて形成されたゲート電極と、半導体領域におけるゲート電極の両側方に形成され、第１導電型の第１の不純物がそれぞれ拡散してなるエクステンション拡散層と、半導体領域における各エクステンション拡散層の外側で且つ接合深さが各エクステンション拡散層よりも深いソース・ドレイン拡散層とを備え、エクステンション拡散層は、ゲート電極の両側方のうちの少なくとも一方に炭素を含むことを特徴とする。
本発明の半導体装置によると、エクステンション拡散層に対するアニール時において、注入された炭素が半導体領域中の過剰点欠陥を除去する。これにより、イオン注入により導入された過剰点欠陥が減少し、ボロン又はリン等の不純物原子のＴＥＤが抑制されて、接合深さを浅く保つことができる。
本発明の半導体装置において、ソース・ドレイン拡散層はフッ素を含むことが好ましい。
本発明の半導体装置において、炭素は、エクステンション拡散層のうちのいずれか一方にのみ添加されていることが好ましい。
また、本発明の半導体装置において、炭素は、エクステンション拡散層の両方に添加されていることが好ましい。
本発明の半導体装置において、ゲート電極の側面上には、絶縁性を有するオフセットスペーサが形成され、該オフセットスペーサはフッ素を含まないことが好ましい。
この場合に、オフセットスペーサは炭素を含むことが好ましい。
また、この場合に、ゲート電極のゲート長方向の側面上には、オフセットスペーサを介在させた絶縁性を有するサイドウォールが形成され、該サイドウォールはフッ素を含まないことが好ましい。
本発明の半導体装置において、ソース・ドレイン拡散層には、ゲルマニウムが残存していることが好ましい。
本発明に係る半導体装置の製造方法は、半導体領域の上に、ゲート絶縁膜を介在させてゲート電極を形成する第１の工程と、半導体領域にゲート電極をマスクとして、第１の不純物イオンをイオン注入することにより、半導体領域をアモルファス化する第２の工程と、アモルファス化した半導体領域に、炭素又は炭素を含む分子イオンを選択的にイオン注入する第３の工程と、第３の工程よりも後に、半導体領域にゲート電極をマスクとして、第１導電型の第２の不純物イオンをイオン注入する第４の工程と、第４の工程よりも後に、半導体領域に第１の熱処理を加えることにより、半導体領域の上部におけるゲート電極の側方の領域に、第２の不純物イオンが拡散してなる第１導電型のエクステンション拡散層を形成する第５の工程とを備えていることを特徴とする。
本発明の半導体装置の製造方法によると、半導体領域にゲート電極をマスクとして、第１の不純物イオンをイオン注入することにより、半導体領域をアモルファス化し、アモルファス化した半導体領域に、炭素又は炭素を含む分子イオンを選択的にイオン注入する。その後、半導体領域にゲート電極をマスクとして、第１導電型の第２の不純物イオンをイオン注入する。炭素は不純物のＴＥＤを引き起こす点欠陥と反応して素早く拡散するため、第２の不純物イオンと相互作用する過剰点欠陥量が減少する。これにより、第２の不純物イオンのＴＥＤが抑制されるので、浅い接合を有するエクステンション拡散層を実現できる。その上、半導体領域をシリコンとし、第２の不純物イオンにボロンを用いる場合には、格子間シリコンとボロンとが反応してボロン−格子間シリコンクラスタを形成して不活性化することが知られているが、点欠陥が減少することにより、ボロン−格子間シリコンクラスタの生成が抑制されるため、ボロンの不活性化をも同時に抑制することができる。これにより、浅く且つ低抵抗なエクステンション拡散層を実現することができる。
本発明の半導体装置の製造方法において、第２の工程及び第３の工程は同時に行われることが好ましい。
本発明の半導体装置の製造方法において、第２の工程は、半導体領域におけるゲート電極の両側方のうち一方の側方領域をマスクして行うことが好ましい。
また、本発明の半導体装置の製造方法において、第２の工程は、半導体領域の上面における法線に対して斜めに注入することにより、半導体領域におけるゲート電極の両側方のうちの一方の側方領域のみをアモルファス化することが好ましい。
本発明の半導体装置の製造方法は、第４の工程と第５の工程との間に、ゲート電極の側面上に絶縁膜からなるサイドウォールを形成する第６の工程と、ゲート電極及びサイドウォールをマスクとして、半導体領域に拡散防止用不純物イオンをイオン注入する第７の工程と、第７の工程よりも後に、ゲート電極及びサイドウォールをマスクとして、第１導電型の第３の不純物イオンをイオン注入する第８の工程とをさらに備え、第５の工程において、第１の熱処理により、エクステンション拡散層の外側の領域に、第３の不純物イオンが拡散してなり且つエクステンション拡散層よりも深い接合面を持つ第１導電型のソース・ドレイン拡散層を形成することが好ましい。
このように、エクステンション拡散層と該エクステンション拡散層よりも接合深さが深いソース・ドレイン拡散層とにおいて、異なる不純物イオンを用いた共注入（co-implant）を用いることにより浅く且つ低抵抗なエクステンション拡散層を形成できるだけでなく、信頼性の劣化と接合リークの劣化という副作用を同時に改善することが可能になる。
また、本発明の半導体装置の製造方法は、第８の工程と第５の工程との間に、サイドウォールを除去する第９の工程をさらに備えていることが好ましい。
また、半導体領域に拡散防止用不純物イオンをイオン注入する第７の工程を備えている場合に、拡散防止用不純物イオンは、フッ素又はフッ素を含む分子イオンからなることが好ましい。
本発明の半導体装置の製造方法は、第１の工程と第２の工程との間に、ゲート電極の側面上に絶縁膜性を有するオフセットスペーサを形成する第１０の工程をさらに備えていることが好ましい。
また、本発明の半導体装置の製造方法は、第４の工程と第５の工程との間に、半導体領域にゲート電極をマスクとして、第２導電型の第４の不純物を注入する第１１の工程をさらに備え、第５の工程において、第１の熱処理により、エクステンション拡散層の下側の領域に、第４の不純物が拡散してなる第２導電型のポケット拡散層を形成することが好ましい。
本発明の半導体装置の製造方法において、第１の熱処理は、アニール時間が短時間で且つ高温にまで昇温可能なミリセカンドアニール、又は昇温レートが１００℃／ｓ以上且つ降温レートが８０℃／ｓ以上で、且つ、加熱温度を８５０℃以上１０５０℃以下とし、加熱時間を最大で１０秒間保持するか若しくはピーク温度を保持しない急速熱処理であることが好ましい。
この場合に、ミリセカンドアニールには、レーザアニール又はフラッシュアニールを用いることができる。
本発明の半導体装置の製造方法において、第１の不純物イオンには、ゲルマニウム、シリコン、アルゴン、クリプトン、キセノン又は炭素を用いることができる。
本発明の半導体装置の製造方法において、第２の不純物イオンには、ボロン、フッ化ボロン若しくはクラスタボロン、又はインジウムを用いることができる。
本発明に係る半導体装置及びその製造方法によると、微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現でき、高駆動力を有する微細デバイスを得ることができる。また、エクステンション拡散層における不純物プロファイルの非対称化を容易に行うことができる。例えば、ソース・ドレイン領域のいずれか一方にのみ共注入（co-implant)を行うことにより、ソース領域側を浅く且つ急峻な不純物プロファイルとすることにより、ソース領域とチャネル領域との間のキャリアの濃度勾配を大きくすることができ、これにより、トランジスタの駆動力を向上させることができる。また、ドレイン領域側はソース領域側よりも深い不純物プロファイとなるため、ホットキャリアの発生を抑制することができる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置であって、ＭＩＳ型トランジスタの断面構成を示している。
図１に示すように、例えば、Ｐ型シリコン（Ｓｉ）からなる半導体基板１００の主面上には、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１０１を介在させ、且つポリシリコン又はメタルゲートからなるゲート電極１０２が形成されている。半導体基板１００の上部には、例えばヒ素（Ａｓ）が拡散されたＮ型チャネル拡散層１０３と、例えばヒ素（Ａｓ）及びリン（Ｐ）が拡散され、Ｎ型チャネル拡散層１０３よりも接合深さが深いＮ型ウェル１０４とが形成されている。
Ｎ型チャネル拡散層１０３におけるゲート長方向の領域、すなわちソース及びドレインが形成される領域に、Ｐ型不純物である例えばボロン（Ｂ）が拡散してなり、比較的に浅い接合を有するＰ型エクステンション高濃度拡散層１０６と、該Ｐ型エクステンション高濃度拡散層１０６の下側に、Ｎ型不純物である例えばヒ素（Ａｓ）が拡散されてなるＮ型ポケット拡散層１０７とがそれぞれ形成されている。
Ｐ型エクステンション高濃度拡散層１０６には、炭素（Ｃ）が含まれており、さらに、該Ｐ型エクステンション高濃度拡散層１０６は、ＥＯＲ（end of range）欠陥等の残留欠陥層が含まれない結晶層である。ここで、ＥＯＲ欠陥とは、シリコンからなる半導体基板１００がアモルファス化した状態で熱処理が施された場合に、熱処理前のアモルファス・クリスタル（ａ／ｃ）界面直下の領域に形成される欠陥層のことをいう。
本発明においては、炭素を用いてボロンの拡散を抑制しており、このため、Ｐ型エクステンション高濃度拡散層１０６は、不純物プロファイルが浅く急峻で且つ高い活性化濃度を保っている。これにより、接合深さが浅く低抵抗なエクステンション拡散層が形成され、高駆動力を有する微細デバイスを実現できる。また、炭素を含有することにより、残留（ＥＯＲ）欠陥の発生が抑制される効果もある。
また、ボロンによるＴＥＤを抑制するために、半導体基板１００のエクステンション形成領域に残留欠陥層の生成が抑制された結晶層を用いていることにより、残留欠陥層に起因する接合リークの発生をも抑制することができる。
また、半導体基板１００におけるＰ型エクステンション高濃度拡散層１０６の外側の領域には、Ｐ型エクステンション高濃度拡散層１０６と接続され、接合深さがＰ型エクステンション高濃度拡散層１０６よりも深いＰ型ソース・ドレイン拡散層１１３が形成されている。ここで、Ｐ型ソース・ドレイン拡散層１１３には、炭素（Ｃ）が含まれている。
ゲート電極１０２の両側面上には、絶縁性のオフセットスペーサ１０９が形成され、該オフセットスペーサ１０９には炭素が含まれている。さらに、各オフセットスペーサ１０９の外側の側面上から半導体基板１００上であってＰ型ソース・ドレイン拡散層１１３の内側の端部の上側部分にまで延びる断面Ｌ字状の第１のサイドウォール１０８Ａが形成されている。また、第１のサイドウォール１０８Ａの外側には、絶縁性の第２のサイドウォール１０８Ｂがそれぞれ形成されている。ここで、第１のサイドウォール１０８Ａ及び第２のサイドウォール１０８Ｂには、炭素は含まれていない。
なお、第１の実施形態においては、Ｎ型チャネル拡散層１０３の不純物にヒ素イオンを用いたが、これに代えて、ヒ素イオンよりも質量が大きく且つＮ型を示す元素のイオン、又はヒ素イオンと該ヒ素イオンよりも質量が大きく且つＮ型を示す元素のイオンとの双方を用いてもよい。
また、第１の実施形態においては、半導体装置としてＰチャネルＭＩＳ型トランジスタとしたが、これに代えて、ＮチャネルＭＩＳ型トランジスタであってもよい。ＮチャネルＭＩＳ型トランジスタの場合には、エクステンション拡散層を構成するＮ型の不純物イオンとして、例えば、リン（Ｐ）イオン、ヒ素（Ａｓ）イオン、アンチモン（Ｓｂ）イオン又はビスマス（Ｂｉ）イオン等のようにヒ素イオンよりも質量が大きい５Ｂ族元素を用いることができる。また、ＮチャネルＭＩＳ型トランジスタの場合には、Ｐ型ポケット拡散層に、例えば、ボロン（Ｂ）イオン又はインジウム（Ｉｎ）イオン等のように、ボロンイオンよりも質量が大きいIII族元素、又はその組み合わせを用いることができる。これにより、Ｐ型ポケット拡散層のＴＥＤが炭素により抑制されるため、ポケットプロファイルに起因した閾値電圧のばらつきを抑制することができる。
（第１の実施形態の一変形例）
図２に本発明の第１の実施形態の一変形例に係る半導体装置の断面構成を示す。図２に示すように、本変形例に係る半導体装置は、第１のサイドウォール１０８Ａ及び第２のサイドウォール１０８Ｂにフッ素を含む一方、Ｐ型ソース・ドレイン拡散層１１３には、フッ素（Ｆ）及び炭素（Ｃ）を含んでいる。
また、本変形例に係る半導体装置は、第２のサイドウォール１０８Ｂが除去されている。このように、Ｐ型ソース・ドレイン拡散層１１３を形成する熱処理の前に第２のサイドウォール１０８Ｂを除去しているため、熱拡散時に第２のサイドウォール１０８ＢからＰ型エクステンション高濃度拡散層１０６及びＰ型ソース・ドレイン拡散層１１３にフッ素が混入することを防止できる。
以下、図１に示す半導体装置の製造方法について図面を参照しながら説明する。
図３（ａ）〜図３（ｅ）、図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｃ）は本発明の第１の実施形態に係るＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
まず、図３（ａ）に示すように、Ｐ型シリコンからなる半導体基板１００のチャネル形成領域にＮ型の不純物イオン、例えばリン（Ｐ）イオンを、注入エネルギーが２６０ｋｅＶ及び注入ドーズ量が４×１０１２／ｃｍ２の１回目のイオン注入と、注入エネルギーが５４０ｋｅＶ及び注入ドーズ量が１×１０１３／ｃｍ２の２回目のイオン注入を行って、Ｎ型ウェル不純物注入層１０４Ａを形成する。その後、半導体基板１００に、ヒ素（Ａｓ）イオンを注入エネルギーが約１４０ｋｅＶ、注入ドーズ量が５×１０１２／ｃｍ２程度でイオン注入を行って、Ｎ型ウェル不純物注入層１０４Ａの上部にＮ型チャネル不純物注入層１０３Ａを形成する。このとき、イオン注入を行う前に、半導体基板１００の表面にシリコン酸化膜を堆積することが好ましい。なお、ウェル不純物注入層１０４ＡとＮ型チャネル不純物注入層１０３Ａとの形成順序は特に問われない。
次に、図３（ｂ）に示すように、イオン注入された半導体基板１００に対して、約１００℃／ｓ以上、好ましくは約２００℃／ｓの昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理（ＲＴＡ）を行う。この第１の急速熱処理により、半導体基板１００の上部に、Ｎ型チャネル拡散層１０３及びＮ型ウェル１０４をそれぞれ形成する。なお、ピーク温度を保持しない急速熱処理とは、熱処理温度がピーク温度に達すると同時に降温する熱処理をいう。
次に、図３（ｃ）に示すように、半導体基板１００の上に、膜厚が１．５ｎｍ程度の酸化シリコンからなるゲート絶縁膜１０１と、その上に膜厚が１００ｎｍ程度のポリシリコンからなるゲート電極１０２とを選択的に形成する。ここで、ゲート絶縁膜１０１には、酸化シリコンを用いたが、酸化窒化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯｘ）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）等のｈｉｇｈ−ｋ絶縁膜を用いてもよい。また、ゲート電極１０２には、ポリシリコンに代えて、メタルゲート、ポリシリコンとメタルゲートとの積層膜、又は上部がシリサイド化されたポリシリコン若しくはフルシリサイド化されたポリシリコンを用いることができる。
次に、図３（ｄ）に示すように、膜厚が８ｎｍ程度の酸化シリコンからなる絶縁膜を堆積し、その後、異方性エッチングにより、仕上がりの厚さが４ｎｍ程度のオフセットスペーサ１０９をゲート電極１０２及びゲート絶縁膜１０１の両側面上に形成する。ここで、オフセットスペーサ１０９には酸化シリコンを用いたが、窒化シリコン（ＳｉＮ）又はＨｆＯ２等のｈｉｇｈ−ｋ絶縁膜を用いてもよい。
次に、図３（ｅ）に示すように、オフセットスペーサ１０９及びゲート電極１０２をマスクとして、半導体基板１００に、注入エネルギーが５０ｋｅＶで、注入ドーズ量が２×１０１３／ｃｍ２程度のＮ型の不純物である、例えばリン（Ｐ）イオンを角度注入によりイオン注入する。続いて、注入エネルギーが８０ｋｅＶで、注入ドーズ量が１×１０１３／ｃｍ２程度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを角度注入でイオン注入してＮ型ポケット不純物注入層１０７Ａを形成する。ここで、ＰイオンとＡｓイオンとの注入の順序は特に問われない。
次に、図４（ａ）に示すように、オフセットスペーサ１０９及びゲート電極１０２をマスクとして、半導体基板１００に注入エネルギーが１０ｋｅＶで、注入ドーズ量が５×１０１４／ｃｍ２程度のゲルマニウム（Ｇｅ）イオンを注入することにより、半導体基板１００にアモルファス層１１０を選択的に形成する。ここで、アモルファス層１１０の形成にはゲルマニウムを用いたが、シリコン（Ｓｉ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）又は炭素（Ｃ）等を用いてもよい。
次に、図４（ｂ）に示すように、アモルファス層１１０が形成された状態で、オフセットスペーサ１０９及びゲート電極１０２をマスクとして、半導体基板１００に、注入エネルギーが５ｋｅＶで、注入ドーズ量が１×１０１５／ｃｍ２程度の炭素（Ｃ）イオンをイオン注入して、炭素注入層１１１Ａを形成する。なお、炭素イオンのイオン注入は、例えば注入エネルギーが１ｋｅＶ〜１０ｋｅＶ、注入ドーズ量が１×１０１４／ｃｍ２〜３×１０１５／ｃｍ２の範囲であればよい。このとき、炭素イオンに代えて炭素を含む分子、例えば Ｃ５Ｈ５、Ｃ７Ｈ７等の分子イオンを用いてもよい。また、拡散防止用の不純物イオンである炭素イオンに代えて、窒素イオンを用いてもよい。また、アモルファス層１１０の形成にゲルマニウムに代えて炭素又は炭素を含む分子イオンを用いる場合には、アモルファス層１１０の形成工程と炭素注入層１１１Ａの形成工程とを同時に行うことも可能である。また、Ｎ型ポケット不純物注入にアンチモン（Ｓｂ）等の比較的に質量数が大きいイオンを用いて、ポケット注入時に半導体基板１００をアモルファス化してもよい。
次に、図４（ｃ）に示すように、オフセットスペーサ１０９及びゲート電極１０２をマスクとして半導体基板１００に、注入エネルギーが０．５ｋｅＶで、注入ドーズ量が５×１０１４／ｃｍ２程度のＰ型の不純物である、例えばボロン（Ｂ）イオンをイオン注入して、炭素注入層１１１Ａの上部に第１のＰ型不純物注入層１０６Ａを形成する。なお、ボロンに代えて、二フッ化ボロン（ＢＦ２）、若しくは例えばＢ１８Ｈｘ又はＢ１０Ｈｘ等のクラスタボロン、又はインジウム（Ｉｎ）を用いてもよい。
ここで、図６（ａ）にボロンイオンの注入直後における各不純物（ボロン（Ｂ）、炭素（Ｃ）及びゲルマニウム（Ｇｅ））の深さ方向の濃度分布（不純物プロファイル）を対数目盛で示す。図６（ａ）に示すように、第１の実施形態に係るゲルマニウムの注入条件では、アモルファス層１１０の深さは約３０ｎｍとなる。
次に、半導体基板１００に対して、例えばレーザアニールにより基板温度を１２００℃〜１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度保持する第２の急速熱処理を行う。この第２の急速熱処理により、図４（ｄ）に示すように、半導体基板１００におけるゲート電極１０２の側方の領域に、ボロンイオンが拡散してなり、比較的に浅い接合面を持つＰ型エクステンション高濃度拡散層１０６と、Ｎ型ポケット不純物注入層１０７Ａに含まれるリンイオン及びヒ素イオンが拡散してなるＮ型ポケット拡散層１０７とがそれぞれ形成される。ここで、ミリ秒単位の第２の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。さらには、第２の急速熱処理には、半導体基板１００に対して、約２００℃／ｓの昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えば低温化したｓｐｉｋｅ−ＲＴＡを用いてもよい。
図６（ｂ）に第２の急速熱処理により形成されたＰ型エクステンション高濃度拡散層１０６における不純物（Ｂ、Ｃ、Ｇｅ）の深さ方向の濃度分布を対数目盛で示す。第２の急速熱処理を行った後には、ゲルマニウムのイオン注入時に形成されたアモルファス層１１０は結晶層に回復している。ボロンは拡散してイオン注入直後よりも少し深い位置にピークを持つ。炭素は、イオン注入時の濃度ピーク位置付近に炭素クラスタからなる第１のピークを有し、元のアモルファス・クリスタル（ａ／ｃ）界面付近にも偏析した第２のピークを有する。ゲルマニウムはイオン注入直後とほぼ変わらない濃度分布を有している。
次に、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板１００上に、オフセットスペーサ１０９及びゲート電極１０２を含む全面にわたって、膜厚が約１０ｎｍの酸化シリコンからなる第１の絶縁膜と、膜厚が約４０ｎｍの窒化シリコンからなる第２の絶縁膜とを順次堆積する。その後、堆積した第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行うことにより、図５（ａ）に示すように、ゲート電極１０２におけるゲート長方向側の側面上に、第１の絶縁膜から第１のサイドウォール１０８Ａを形成し、第２の絶縁膜から第２のサイドウォール１０８Ｂを形成する。ここで、第２のサイドウォール１０８Ｂは、窒化シリコンに代えて酸化シリコンでもよく、さらには、酸化シリコンと窒化シリコンとからなる積層膜により形成してもよい。
次に、図５（ｂ）に示すように、ゲート電極１０２、オフセットスペーサ１０９、第１のサイドウォール１０８Ａ及び第２のサイドウォール１０８Ｂをマスクとして半導体基板１００に、注入エネルギーが３ｋｅＶで、注入ドーズ量が３×１０１５／ｃｍ２程度のＰ型の不純物であるボロンイオンをイオン注入して、第２のＰ型不純物注入層１１３Ａを形成する。
次に、図５（ｃ）に示すように、半導体基板１００に対して、例えばレーザアニールにより、基板温度を１２００℃〜１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度保持する第３の急速熱処理を行う。この第３の急速熱処理により、半導体基板１００におけるサイドウォール１０８Ａ、１０８Ｂの側方の領域にボロンイオンが拡散してなり、Ｐ型エクステンション高濃度拡散層１０６と接続され、且つ該Ｐ型エクステンション高濃度拡散層１０６よりも深い接合面を持つＰ型高濃度不純物拡散層（Ｐ型ソース・ドレイン拡散層）１１３を形成する。ここで、ミリ秒単位の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。また、第３の急速熱処理には、約２００℃／ｓ〜２５０℃／ｓの昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えばｓｐｉｋｅ−ＲＴＡを用いてもよい。
なお、図４（ｄ）に示す第２の急速熱処理は省略してもよく、その場合には第３の急速熱処理で兼用する。
このように、第１の実施形態によると、図４（ｃ）に示す第１のＰ型不純物注入層１０６Ａの形成工程において、エクステンション拡散層形成用のイオン注入を低エネルギーで行うよりも前に、図４（ａ）に示す工程において半導体基板１００をゲルマニウムによりアモルファス化し、その後 図４（ｂ）に示す工程において拡散防止用の不純物として炭素を注入している。炭素は不純物原子の過渡増速拡散（ＴＥＤ）を抑制する効果がある（例えば非特許文献２等を参照。）。炭素はボロン及びリンの拡散を大きく抑制するため、Ｐ型電界効果トランジスタ（ｐＦＥＴ：p-type field effect transistor）及びＮ型電界効果トランジスタ（ｎＦＥＴ：n-type field effect transistor）のそれぞれの浅い拡散層の形成に有効である。
本発明のように、Ｐ型エクステンション高濃度拡散層１０６の形成領域に炭素を共注入（co-implant）するため、炭素が熱処理時に半導体基板１００中の過剰点欠陥を除去する役割を果たす。これにより、イオン注入により導入された過剰点欠陥が減少し、ボロン及びリン等の不純物原子のＴＥＤが抑制されて、各拡散層の接合深さを浅く保つことができる。
さらには、拡散防止用の不純物イオンとして、フッ素に代えて、炭素を用いているため、フッ素によるボロンのゲート電極１０２からＮ型チャネル拡散層１０３への染み出しや、さらには、ゲート絶縁膜１０１の膜厚が変動して該ゲート絶縁膜１０１の信頼性が低下したりするという不具合を防止することができる。
以上のことから、、上記の条件を満たす炭素の注入により、浅い接合を有し且つ接合リークを抑制し、またドーズロスに起因する抵抗値の増大が抑制された低抵抗なＰ型エクステンション高濃度拡散層１０６を確実に形成することができる。
なお、Ｎ型ポケット拡散層１０７にはリン（Ｐ）のみを用いてもよい。リンを用いると、ヒ素（Ａｓ）を用いる場合よりも炭素イオンの拡散防止効果がより強くなる。
（製造方法の一変形例）
図７（ａ）〜図７（ｄ）に第１の実施形態の半導体装置における製造方法の一変形例の要部の工程順の断面構成を示す。
図７（ａ）に示す工程において、互いのエッチングレートが異なるように、例えば酸化シリコンからなる第１のサイドウォール１０８Ａ及び窒化シリコンからなる第２のサイドウォール１０８Ｂを形成する。
次に、図７（ｂ）に示すように、ゲート電極１０２、オフセットスペーサ１０９、第１のサイドウォール１０８Ａ及び第２のサイドウォール１０８Ｂをマスクとして半導体基板１００に、注入エネルギーが８ｋｅＶで、注入ドーズ量が１×１０１５／ｃｍ２程度のフッ素（Ｆ）イオンをイオン注入して、半導体基板１００におけるソース・ドレイン形成領域をアモルファス化するフッ素注入層１１２を形成する。ここで、不純物拡散防止用のイオンには、フッ素に代えて、フッ素を含む分子イオン、例えばＦ２、ＧｅＦ２又はＢＦ３等の分子イオンを用いることができる。
次に、図７（ｃ）に示すように、ゲート電極１０２、オフセットスペーサ１０９、第１のサイドウォール１０８Ａ及び第２のサイドウォール１０８Ｂをマスクとして半導体基板１００に、注入エネルギーが３ｋｅＶで、注入ドーズ量が３×１０１５／ｃｍ２程度のＰ型の不純物であるボロンイオンをイオン注入して、第２のＰ型不純物注入層１１３Ａを形成する。
次に、図７（ｄ）に示すように、第２のサイドウォール１０８Ｂを選択的に除去する。その後、半導体基板１００に対して、例えばレーザアニール等により第３の急速熱処理を行って、半導体基板１００における第１のサイドウォール１０８Ａの側方の領域にボロンイオンが拡散してなり、且つＰ型エクステンション高濃度拡散層１０６よりも深い接合面を持つＰ型ソース・ドレイン拡散層１１３を形成する。
図８（ａ）に、ソース・ドレイン形成領域にボロンイオンを注入した直後のソース・ドレイン形成領域における不純物の深さ方向の濃度分布を示す（対数目盛）。本変形例に係る注入条件では、拡散防止用の不純物であるフッ素イオンの注入により、約４０ｎｍのアモルファス層が形成される。
図８（ｂ）には、第１のサイドウォール１０８Ｂを除去した状態で、活性化のためのアニールを行った後のＰ型ソース・ドレイン拡散層１１３における不純物の深さ方向の濃度分布を示す（対数目盛）。図８（ｂ）に示すように、フッ素はアニール時に拡散して、イオン注入時の濃度ピーク位置付近を中心とした濃度分布を有し、元のａ／ｃ界面位置の近傍には偏析を有する。
このように、本変形例によると、エクステンション形成用のイオン注入の前に、半導体基板１００をアモルファス化した後、炭素注入を行う。さらに、ソース・ドレイン形成領域はフッ素を用いてアモルファス化することにより、イオン注入時のチャネリングを抑制しつつ、拡散時にも不純物拡散を抑制する効果を発揮する。このように、本変形例は、エクステンション形成領域とソース・ドレイン形成領域とに、注入種が異なる共注入（co-implant）を用いることを特徴としている。
フッ素及び炭素は共に不純物の過渡増速拡散（ＴＥＤ）を抑制する効果がある。本変形例のように、炭素をエクステンション形成領域に注入し、フッ素はサイドウォール１０８Ａ、１０８Ｂを介してソース・ドレイン形成領域に注入することにより、フッ素はソース・ドレイン領域にのみ注入される。また、ゲート電極１０２の外側に位置する第２のサイドウォール１０８Ｂを除去した後にアニール（第３の急速熱処理）を行うことにより、熱拡散時に、フッ素が第２のサイドウォール１０８ＢからＮ型チャネル拡散層１０３に混入することをも防ぐことができる。
なお、本変形例においては、第２のサイドウォール１０８Ｂのみを除去したが、ゲート電極１０２をゲートラスト構造とすることにより、ゲート電極１０２の上部に注入されたフッ素原子をも完全に除くことが可能となる。
ところで、ソース・ドレイン形成領域に、拡散防止用不純物として炭素を注入すると、注入された炭素により接合リークが増大するおそれがある。このため、ソース・ドレイン形成領域にはフッ素を用いることにより接合リークを抑制することができる。
また、自然酸化膜を含むシリコン酸化膜の上にシリコン窒化膜を覆った状態でアニールすると、ボロンのドーズロスが大きく起こり、シート抵抗が劣化するという課題が生じる。しかしながら、本変形例においては、第２のサイドウォール１０８Ｂを除去してからアニールするため、ｐＦＥＴにおけるＰ型ソース・ドレイン拡散層１１３のシート抵抗の劣化を抑制することができる。
また、外側の第２のサイドウォール１０８Ｂを除去することにより、サイドウォール自体の幅寸法を小さくするため、図示しない後工程においてストレスライナ膜を堆積したときに、Ｎ型チャネル拡散層１０３におけるゲート電極１０２の直下の領域へのストレスライナ膜の影響が強くなるため、歪み効果が増大してトランジスタの駆動力が向上する。
以上のことから、上記の各注入条件を満たす炭素を用いた共注入及びフッ素を用いた共注入を組み合わせることにより、浅い接合を有し且つ接合リークが抑制され、また、ドーズロスに起因する抵抗値の増大が抑制された低抵抗なＰ型エクステンション高濃度拡散層１０６をより確実に形成することができる。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。ここでは、第１の実施形態との相違点を製造方法により説明する。
図９（ａ）〜図９（ｄ）及び図１０（ａ）〜図１０（ｄ）は本発明の第２の実施形態に係る半導体装置の要部の製造方法であって、ＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
まず、図９（ａ）に示すように、第１の実施形態と同様に、オフセットスペーサ１０９及びゲート電極１０２をマスクとして、半導体基板１００に、注入エネルギーが５０ｋｅＶで、注入ドーズ量が２×１０１３／ｃｍ２程度のＮ型の不純物である、例えばリン（Ｐ）イオンを角度注入によりイオン注入する。続いて、注入エネルギーが８０ｋｅＶで、注入ドーズ量が１×１０１３／ｃｍ２程度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを角度注入でイオン注入してＮ型ポケット不純物注入層１０７Ａを形成する。
次に、図９（ｂ）に示すように、リソグラフィ法により、半導体基板１００におけるソース・ドレイン形成領域のいずれか一方、ここでは、例えばドレイン形成領域を覆い、且つソース形成領域を開口するレジストマスク１１５を形成する。なお、図９（ｂ）において、レジストマスク１１５はゲート電極１０２の半分のみを覆っているが、ゲート電極１０２の上の全体を覆っていてもよい。続いて、形成したレジストマスク１１５と、オフセットスペーサ１０９及びゲート電極１０２とをマスクとして、半導体基板１００に、注入エネルギーが１０ｋｅＶで、注入ドーズ量が５×１０１４／ｃｍ２程度のゲルマニウム（Ｇｅ）イオンを注入することにより、半導体基板１００のソース形成領域にアモルファス層１１０を選択的に形成する。ここで、アモルファス層１１０の形成にはゲルマニウムを用いたが、シリコン（Ｓｉ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）又は炭素（Ｃ）等を用いてもよい。
次に、図９（ｃ）に示すように、ソース形成領域にアモルファス層１１０が形成された状態で、レジストマスク１１５、オフセットスペーサ１０９及びゲート電極１０２をマスクとして、半導体基板１００に、注入エネルギーが５ｋｅＶで、注入ドーズ量が１×１０１５／ｃｍ２程度の炭素（Ｃ）イオンをイオン注入して、ソース形成領域に炭素注入層１１１Ａを形成する。このとき、炭素イオンに代えて窒素イオンを用いてもよい。
次に、図９（ｄ）に示すように、レジストマスク１１５を除去した後、オフセットスペーサ１０９及びゲート電極１０２をマスクとして半導体基板１００に、注入エネルギーが０．５ｋｅＶで、注入ドーズ量が５×１０１４／ｃｍ２程度のＰ型の不純物である、例えばボロン（Ｂ）イオンをイオン注入して、ソース形成領域においては炭素注入層１１１Ａの上部に第１のＰ型不純物注入層１０６Ａを形成し、ドレイン形成領域においてはＮ型ポケット不純物注入層１０７Ａの上部に第１のＰ型不純物注入層１０６Ａを形成する。
以下の工程からは、第１の実施形態と同様に、半導体基板１００に対して、例えばレーザアニールにより基板温度を１２００℃〜１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度保持する第２の急速熱処理を行う。この第２の急速熱処理により、図１０（ａ）に示すように、半導体基板１００におけるゲート電極１０２の側方の領域に、ボロンイオンが拡散してなり、比較的に浅い接合面を持つＰ型エクステンション高濃度拡散層１０６及びＮ型ポケット不純物注入層１０７Ａに含まれるリンイオン及びヒ素イオンが拡散してなるＮ型ポケット拡散層１０７が形成される。ここで、ミリ秒単位の第２の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。さらには、第２の急速熱処理には、半導体基板１００に対して、約２００℃／ｓの昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えば低温化したｓｐｉｋｅ−ＲＴＡを用いてもよい。
次に、第１の実施形態と同様に、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板１００上に、オフセットスペーサ１０９及びゲート電極１０２を含む全面にわたって、膜厚が約１０ｎｍの酸化シリコンからなる第１の絶縁膜と、膜厚が約４０ｎｍの窒化シリコンからなる第２の絶縁膜とを順次堆積する。その後、堆積した第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行うことにより、図１０（ｂ）に示すように、ゲート電極１０２におけるゲート長方向側の側面上に、第１の絶縁膜から第１のサイドウォール１０８Ａを形成し、第２の絶縁膜から第２のサイドウォール１０８Ｂを形成する。ここで、第２のサイドウォール１０８Ｂは、窒化シリコンに代えて酸化シリコンでもよく、さらには、酸化シリコンと窒化シリコンとからなる積層膜により形成してもよい。
次に、図１０（ｃ）に示すように、ゲート電極１０２、オフセットスペーサ１０９、第１のサイドウォール１０８Ａ及び第２のサイドウォール１０８Ｂをマスクとして半導体基板１００に、注入エネルギーが３ｋｅＶで、注入ドーズ量が３×１０１５／ｃｍ２程度のＰ型の不純物であるボロンイオンをイオン注入して、第２のＰ型不純物注入層１１３Ａを形成する。
次に、図１０（ｄ）に示すように、半導体基板１００に対して、例えばレーザアニールにより、基板温度を１２００℃〜１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度保持する第３の急速熱処理を行う。この第３の急速熱処理により、半導体基板１００におけるサイドウォール１０８Ａ、１０８Ｂの下方及び側方の領域にボロンイオンが拡散してなり、Ｐ型エクステンション高濃度拡散層１０６と接続され、且つＰ型エクステンション高濃度拡散層１０６よりも深い接合面を持つＰ型ソース・ドレイン拡散層１１３を形成する。ここで、ミリ秒単位の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。また、第３の急速熱処理には、約２００℃／ｓ〜２５０℃／ｓの昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えばｓｐｉｋｅ−ＲＴＡを用いてもよい。
なお、第１の実施形態の一変形例と同様に、図１０（ｃ）に示す工程の前に、ソース・ドレイン形成領域に、拡散防止用の不純物としてフッ素（Ｆ）イオンを注入してもよい。さらには、第３の急速熱処理は、第２のサイドウォール１０８Ｂを除去した後に行ってもよい。
このように、第２の実施形態によると、第１のＰ型不純物注入層１０６Ａを形成するよりも前に、図９（ｂ）に示すように、半導体基板１００における例えばソース形成領域のみをゲルマニウムによりアモルファス化し、その後、図９（ｃ）に示すように、アモルファス化されたソース形成領域にのみ炭素をイオン注入する。これにより、炭素が注入されたソース形成領域にのみ、Ｐ型エクステンション高濃度拡散層１０６におけるＴＥＤが抑制される。従って、Ｐ型エクステンション高濃度拡散層１０６には、ゲート電極１０２に対し左右非対称な不純物プロファイルを実現できる。このように、ドレイン領域と比べてソース領域を浅く且つ急峻なエクステンションプロファイルとすることにより、ソース領域とチャネル領域との間のキャリア濃度勾配が大きくなって、ＭＩＳ型トランジスタにおける駆動力が向上する。また、ドレイン領域のエクステンションプロファイルはソース領域と比べて深くなるため、左右対称で浅く且つ急峻なプロファイル構造と比べてホットキャリアの発生が抑制される。
また、ソース・ドレイン形成領域に拡散防止用のフッ素を注入した場合には、ソース・ドレイン形成領域がアモルファス化されるため、イオン注入時のチャネリングが抑制されると共に、不純物拡散が抑制される。
このように、第２の実施形態においては、レジストマスク１１５を用いて、ソース・ドレイン形成領域のうちソース形成領域にのみ共注入（co-implant）を行って、左右非対称なエクステンションプロファイルを形成する。
また、第３の急速熱処理による熱拡散の前に、第２のサイドウォール１０８Ｂを除去すると、前述したように、熱拡散時におけるフッ素の第２のサイドウォール１０８ＢからＮ型チャネル拡散層１０３への混入をも防ぐことができる。
以上のことから、エクステンション形成領域に上記の条件を満たす炭素をイオン注入することにより、浅い接合を有し、且つ接合リークが抑制され、また、ドーズロスに起因する抵抗値の増大が抑制された低抵抗なＰ型エクステンション高濃度拡散層１０６を確実に形成することができる。
なお、第２の実施形態においては、Ｎ型チャネル拡散層１０３の不純物にヒ素イオンを用いたが、これに代えて、ヒ素イオンよりも質量が大きく且つＮ型を示す元素のイオン、又はヒ素イオンと該ヒ素イオンよりも質量が大きく且つＮ型を示す元素のイオンとの双方を用いてもよい。
また、第２の実施形態においては、半導体装置としてＰチャネルＭＩＳ型トランジスタとしたが、これに代えて、ＮチャネルＭＩＳ型トランジスタであってもよい。ＮチャネルＭＩＳ型トランジスタの場合には、エクステンション高濃度拡散層を構成するＮ型の不純物イオンとして、例えば、ヒ素（Ａｓ）イオン、アンチモン（Ｓｂ）イオン又はビスマス（Ｂｉ）イオン等のようにヒ素イオンよりも質量が大きい５Ｂ族元素を用いることができる。
また、Ｎ型ポケット拡散層１０７にはリン（Ｐ）のみを用いてもよい。リンを用いると、ヒ素（Ａｓ）を用いる場合よりも炭素イオンの拡散防止効果がより強くなる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。ここでは、第２の実施形態との相違点を製造方法により説明する。
図１１（ａ）〜図１１（ｄ）及び図１２（ａ）〜図１２（ｄ）は本発明の第３の実施形態に係る半導体装置の要部の製造方法であって、ＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
まず、図１１（ａ）に示すように、第１の実施形態と同様に、オフセットスペーサ１０９及びゲート電極１０２をマスクとして、半導体基板１００に、注入エネルギーが５０ｋｅＶで、注入ドーズ量が２×１０１３／ｃｍ２程度のＮ型の不純物である、例えばリン（Ｐ）イオンを角度注入によりイオン注入する。続いて、注入エネルギーが８０ｋｅＶで、注入ドーズ量が１×１０１３／ｃｍ２程度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを角度注入でイオン注入してＮ型ポケット不純物注入層１０７Ａを形成する。
次に、図１１（ｂ）に示すように、オフセットスペーサ１０９及びゲート電極１０２をマスクとし、且つ半導体基板１００の主面の法線に対して、例えばソース形成領域側に２５°程度のチルト角度を持たせた角度注入により、注入エネルギーが１０ｋｅＶで、注入ドーズ量が５×１０１４／ｃｍ２程度のゲルマニウム（Ｇｅ）イオンを半導体基板１００に注入することにより、該半導体基板１００のソース形成領域にアモルファス層１１０を選択的に形成する。ここで、アモルファス層１１０の形成にはゲルマニウムを用いたが、シリコン（Ｓｉ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）又は炭素（Ｃ）等を用いてもよい。
次に、図１１（ｃ）に示すように、ソース形成領域にアモルファス層１１０が形成された状態で、オフセットスペーサ１０９及びゲート電極１０２をマスクとし、且つ半導体基板１００の主面の法線に対して、例えばソース形成領域側に２５°程度のチルト角度を持たせた角度注入により、注入エネルギーが５ｋｅＶで、注入ドーズ量が１×１０１５／ｃｍ２程度の炭素（Ｃ）イオンをイオン注入して、ソース形成領域に炭素注入層１１１Ａを形成する。このとき、炭素イオンに代えて窒素イオンを用いてもよい。
次に、図１１（ｄ）に示すように、第２の実施形態と同様に、オフセットスペーサ１０９及びゲート電極１０２をマスクとして半導体基板１００に、注入エネルギーが０．５ｋｅＶで、注入ドーズ量が５×１０１４／ｃｍ２程度のＰ型の不純物である、例えばボロン（Ｂ）イオンをイオン注入して、ソース形成領域においては炭素注入層１１１Ａの上部に第１のＰ型不純物注入層１０６Ａを形成し、ドレイン形成領域においてはＮ型ポケット不純物注入層１０７Ａの上部に第１のＰ型不純物注入層１０６Ａを形成する。
次に、図１２（ａ）に示すように、半導体基板１００に対して、例えばレーザアニールにより基板温度を１２００℃〜１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度の第２の急速熱処理を行う。この第２の急速熱処理により、半導体基板１００におけるゲート電極１０２の側方の領域に、ボロンイオンが拡散してなり、比較的に浅い接合面を持つＰ型エクステンション高濃度拡散層１０６及びＮ型ポケット不純物注入層１０７Ａに含まれるリンイオン及びヒ素イオンが拡散してなるＮ型ポケット拡散層１０７が形成される。ここで、ミリ秒単位の第２の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。さらには、第２の急速熱処理には、半導体基板１００に対して、約２００℃／ｓの昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えば低温化したｓｐｉｋｅ−ＲＴＡを用いてもよい。
次に、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板１００上に、オフセットスペーサ１０９及びゲート電極１０２を含む全面にわたって、膜厚が約１０ｎｍの酸化シリコンからなる第１の絶縁膜と、膜厚が約４０ｎｍの窒化シリコンからなる第２の絶縁膜とを順次堆積する。その後、堆積した第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行うことにより、図１２（ｂ）に示すように、ゲート電極１０２におけるゲート長方向側の側面上に、第１の絶縁膜から第１のサイドウォール１０８Ａを形成し、第２の絶縁膜から第２のサイドウォール１０８Ｂを形成する。ここで、第２のサイドウォール１０８Ｂは、窒化シリコンに代えて酸化シリコンでもよく、さらには、酸化シリコンと窒化シリコンとからなる積層膜により形成してもよい。
次に、図１２（ｃ）に示すように、ゲート電極１０２、オフセットスペーサ１０９、第１のサイドウォール１０８Ａ及び第２のサイドウォール１０８Ｂをマスクとして半導体基板１００に、注入エネルギーが３ｋｅＶで、注入ドーズ量が３×１０１５／ｃｍ２程度のＰ型の不純物であるボロンイオンをイオン注入して、第２のＰ型不純物注入層１１３Ａを形成する。
次に、図１２（ｄ）に示すように、半導体基板１００に対して、例えばレーザアニールにより、基板温度を１２００℃〜１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度の第３の急速熱処理を行う。この第３の急速熱処理により、半導体基板１００におけるサイドウォール１０８Ａ、１０８Ｂの下方及び側方の領域にボロンイオンが拡散してなり、Ｐ型エクステンション高濃度拡散層１０６と接続され、且つＰ型エクステンション高濃度拡散層１０６よりも深い接合面を持つＰ型ソース・ドレイン拡散層１１３を形成する。ここで、ミリ秒単位の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。また、第３の急速熱処理には、約２００℃／ｓ〜２５０℃／ｓの昇温レートで且つ８５０℃〜１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えばｓｐｉｋｅ−ＲＴＡを用いてもよい。
なお、第１の実施形態の一変形例と同様に、図１２（ｃ）に示す工程の前に、ソース・ドレイン形成領域に、拡散防止用の不純物としてフッ素（Ｆ）イオンを注入してもよい。さらには、第３の急速熱処理は、第２のサイドウォール１０８Ｂを除去した後に行ってもよい。
このように、第３の実施形態によると、第１のＰ型不純物注入層１０６Ａを形成するよりも前に、図１１（ｂ）に示すように、半導体基板１００における例えばソース形成領域のみをゲルマニウムによりアモルファス化し、その後、図１１（ｃ）に示すように、アモルファス化されたソース形成領域にのみ炭素をイオン注入する。これにより、炭素が注入されたソース形成領域にのみ、Ｐ型エクステンション高濃度拡散層１０６におけるＴＥＤが抑制される。従って、Ｐ型エクステンション高濃度拡散層１０６は、ゲート電極１０２に対し左右非対称な不純物プロファイルを実現できる。このように、ドレイン領域と比べてソース領域を浅く且つ急峻なエクステンションプロファイルとすることにより、ソース領域とチャネル領域との間のキャリア濃度勾配が大きくなって、ＭＩＳ型トランジスタにおける駆動力が向上する。また、ドレイン領域のエクステンションプロファイルはソース領域と比べて深くなるため、左右対称で浅く且つ急峻なプロファイル構造と比べてホットキャリアの発生が抑制される。
また、ソース・ドレイン形成領域に拡散防止用のフッ素を注入した場合には、ソース・ドレイン形成領域がアモルファス化されるため、イオン注入時のチャネリングが抑制されると共に、不純物拡散が抑制される。
このように、第３の実施形態においては、角度注入により、ソース・ドレイン形成領域のうちソース形成領域にのみ共注入（co-implant）を行って、左右非対称なエクステンションプロファイルを形成する。
また、第３の急速熱処理による熱拡散の前に、第２のサイドウォール１０８Ｂを除去すると、前述したように、熱拡散時におけるフッ素の第２のサイドウォール１０８ＢからＮ型チャネル拡散層１０３への混入をも防ぐことができる。
以上のことから、エクステンション形成領域に上記の条件を満たす炭素をイオン注入することにより、浅い接合を有し、且つ接合リークが抑制され、また、ドーズロスに起因する抵抗値の増大が抑制された低抵抗なＰ型エクステンション高濃度拡散層１０６を確実に形成することができる。
なお、第３の実施形態においては、Ｎ型チャネル拡散層１０３の不純物にヒ素イオンを用いたが、これに代えて、ヒ素イオンよりも質量が大きく且つＮ型を示す元素のイオン、又はヒ素イオンと該ヒ素イオンよりも質量が大きく且つＮ型を示す元素のイオンとの双方を用いてもよい。
また、第３の実施形態においては、半導体装置としてＰチャネルＭＩＳ型トランジスタとしたが、これに代えて、ＮチャネルＭＩＳ型トランジスタであってもよい。ＮチャネルＭＩＳ型トランジスタの場合には、エクステンション高濃度拡散層を構成するＮ型の不純物イオンとして、例えば、ヒ素（Ａｓ）イオン、アンチモン（Ｓｂ）イオン又はビスマス（Ｂｉ）イオン等のようにヒ素イオンよりも質量が大きい５Ｂ族元素を用いることができる。
また、Ｎ型ポケット拡散層１０７にはリン（Ｐ）のみを用いてもよい。リンを用いると、ヒ素（Ａｓ）を用いる場合よりも炭素イオンの拡散防止効果がより強くなる。
なお、第２の実施形態及び第３の実施形態においては、共注入（co-implant）をソース形成領域にのみ行ったが、ドレイン形成領域にのみ行ってもよく、すなわち、ソース・ドレイン形成領域のいずれか一方にのみ行えばよい。
本発明に係る半導体装置及びその製造方法は、微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現でき、高駆動力を有するＭＩＳ型の半導体装置及びその製造方法等に有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 本発明の第１の実施形態の一変形例に係る半導体装置を示す断面図である。 （ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係るエクステンション形成領域における深さ方向の不純物プロファイルを示し、（ａ）は注入直後のグラフであり、（ｂ）は熱処理後のグラフである。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置における製造方法の一変形例を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係るソース・ドレイン形成領域における深さ方向の不純物プロファイルを示し、（ａ）はボロンの注入直後のグラフであり、（ｂ）は熱処理後のグラフである。 （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の断面図である。
符号の説明
１００ 半導体基板（半導体領域）
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ Ｎ型チャネル拡散層
１０３Ａ Ｎ型チャネル不純物注入層
１０４ Ｎ型ウェル
１０４Ａ Ｎ型ウェル不純物注入層
１０６ Ｐ型エクステンション高濃度拡散層
１０６Ａ 第１のＰ型不純物注入層
１０７ Ｎ型ポケット拡散層
１０７Ａ Ｎ型ポケット不純物注入層
１０８Ａ 第１のイドウォール
１０８Ｂ 第２のサイドウォール
１０９ オフセットスペーサ
１１０ アモルファス層
１１１Ａ 炭素注入層
１１２ フッ素注入層
１１３ Ｐ型ソース・ドレイン拡散層
１１３Ａ 第２のＰ型不純物注入層

Claims (20)

  1. 半導体領域の上に、ゲート絶縁膜を介在させて形成されたゲート電極と、
    前記半導体領域における前記ゲート電極の両側方に形成され、第１導電型の第１の不純物がそれぞれ拡散してなるエクステンション拡散層と、
    前記半導体領域における前記各エクステンション拡散層の外側で且つ接合深さが前記各エクステンション拡散層よりも深いソース・ドレイン拡散層とを備え、
    前記エクステンション拡散層は、前記ゲート電極の両側方のうちの少なくとも一方に炭素を含むことを特徴とする半導体装置。
  2. 前記ソース・ドレイン拡散層は、フッ素を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記炭素は、前記エクステンション拡散層のうちのいずれか一方にのみ添加されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記炭素は、前記エクステンション拡散層の両方に添加されていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記ゲート電極の側面上には、絶縁性を有するオフセットスペーサが形成され、該オフセットスペーサは、フッ素を含まないことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記オフセットスペーサは、炭素を含むことを特徴とする請求項５に記載の半導体装置。
  7. 前記ゲート電極のゲート長方向の側面上には、前記オフセットスペーサを介在させた絶縁性を有するサイドウォールが形成され、該サイドウォールは、フッ素を含まないことを特徴とする請求項６に記載の半導体装置。
  8. 前記ソース・ドレイン拡散層には、ゲルマニウムが残存していることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 半導体領域の上に、ゲート絶縁膜を介在させてゲート電極を形成する第１の工程と、
    前記半導体領域に前記ゲート電極をマスクとして、第１の不純物イオンをイオン注入することにより、前記半導体領域をアモルファス化する第２の工程と、
    アモルファス化した前記半導体領域に、炭素又は炭素を含む分子イオンを選択的にイオン注入する第３の工程と、
    前記第３の工程よりも後に、前記半導体領域に前記ゲート電極をマスクとして、第１導電型の第２の不純物イオンをイオン注入する第４の工程と、
    前記第４の工程よりも後に、前記半導体領域に第１の熱処理を加えることにより、前記半導体領域の上部における前記ゲート電極の側方の領域に、前記第２の不純物イオンが拡散してなる第１導電型のエクステンション拡散層を形成する第５の工程とを備えていることを特徴とする半導体装置の製造方法。
  10. 前記第２の工程及び第３の工程は、同時に行われることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２の工程は、前記半導体領域における前記ゲート電極の両側方のうち一方の側方領域をマスクして行うことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記第２の工程は、前記半導体領域の上面における法線に対して斜めに注入することにより、前記半導体領域における前記ゲート電極の両側方のうちの一方の側方領域のみをアモルファス化することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  13. 前記第４の工程と前記第５の工程との間に、
    前記ゲート電極の側面上に絶縁膜からなるサイドウォールを形成する第６の工程と、
    前記ゲート電極及びサイドウォールをマスクとして、前記半導体領域に拡散防止用不純物イオンをイオン注入する第７の工程と、
    前記７の工程よりも後に、前記ゲート電極及びサイドウォールをマスクとして、第１導電型の第３の不純物イオンをイオン注入する第８の工程とをさらに備え、
    前記第５の工程において、前記第１の熱処理により、前記エクステンション拡散層の外側の領域に、前記第３の不純物イオンが拡散してなり且つ前記エクステンション拡散層よりも深い接合面を持つ第１導電型のソース・ドレイン拡散層を形成することを特徴とする請求項９〜１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記第８の工程と前記第５の工程との間に、
    前記サイドウォールを除去する第９の工程をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記拡散防止用不純物イオンは、フッ素又はフッ素を含む分子イオンからなることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
  16. 前記第１の工程と前記第２の工程との間に、
    前記ゲート電極の側面上に絶縁膜性を有するオフセットスペーサを形成する第１０の工程をさらに備えていることを特徴とする請求項９〜１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記第４の工程と前記第５の工程との間に、
    前記半導体領域に前記ゲート電極をマスクとして、第２導電型の第４の不純物を注入する第１１の工程をさらに備え、
    前記第５の工程において、前記第１の熱処理により、前記エクステンション拡散層の下側の領域に、前記第４の不純物が拡散してなる第２導電型のポケット拡散層を形成することを特徴とする請求項９〜１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記第１の熱処理は、アニール時間が短時間で且つ高温にまで昇温可能なミリセカンドアニール、又は昇温レートが１００℃／ｓ以上且つ降温レートが８０℃／ｓ以上で、且つ、加熱温度を８５０℃以上１０５０℃以下とし、加熱時間を最大で１０秒間保持するか若しくはピーク温度を保持しない急速熱処理であることを特徴とする請求項９〜１７のいずれか１項に記載の半導体装置の製造方法。
  19. 前記第１の不純物イオンは、ゲルマニウム、シリコン、アルゴン、クリプトン、キセノン又は炭素からなることを特徴とする請求項９〜１８のいずれか１項に記載の半導体装置の製造方法。
  20. 前記第２の不純物イオンは、ボロン、フッ化ボロン若しくはクラスタボロン、又はインジウムからなることを特徴とする請求項９〜１８のいずれか１項に記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012019016A (ja) * 2010-07-07 2012-01-26 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2012134460A (ja) * 2010-12-03 2012-07-12 Toshiba Corp 半導体装置の製造方法
JP2013016799A (ja) * 2011-06-30 2013-01-24 Taiwan Semiconductor Manufacturing Co Ltd 裏面照射センサーの共注入システム
WO2021152943A1 (ja) * 2020-01-30 2021-08-05 パナソニックＩｐマネジメント株式会社 撮像装置
WO2022215442A1 (ja) * 2021-04-05 2022-10-13 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法
WO2023276744A1 (ja) * 2021-06-30 2023-01-05 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795101B2 (en) * 2006-04-03 2010-09-14 United Microelectronics Corp. Method of forming a MOS transistor
US8349684B2 (en) * 2009-11-19 2013-01-08 Freescale Semiconductor, Inc. Semiconductor device with high K dielectric control terminal spacer structure
JP2011129565A (ja) * 2009-12-15 2011-06-30 Elpida Memory Inc 半導体装置およびその製造方法
JP5544880B2 (ja) * 2009-12-28 2014-07-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20120190216A1 (en) * 2011-01-20 2012-07-26 International Business Machines Corporation Annealing techniques for high performance complementary metal oxide semiconductor (cmos) device fabrication
KR101244768B1 (ko) * 2011-05-04 2013-03-19 한국과학기술원 그래핀 게이트 전극을 이용한 비휘발성 메모리 소자
US8999861B1 (en) * 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8987099B2 (en) * 2011-12-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for thermal treatment with epitaxial SiCP thermal stability improvement
US8828834B2 (en) 2012-06-12 2014-09-09 Globalfoundries Inc. Methods of tailoring work function of semiconductor devices with high-k/metal layer gate structures by performing a fluorine implant process
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9263270B2 (en) 2013-06-06 2016-02-16 Globalfoundries Inc. Method of forming a semiconductor device structure employing fluorine doping and according semiconductor device structure
CN104409500B (zh) * 2014-11-11 2017-06-06 上海华虹宏力半导体制造有限公司 射频ldmos及其制作方法
CN109559984B (zh) * 2017-08-21 2020-11-13 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004068588A1 (ja) * 2003-01-31 2004-08-12 Fujitsu Limited 半導体装置及びその製造方法
JP2007123844A (ja) * 2005-09-28 2007-05-17 Fujitsu Ltd 半導体装置の製造方法
WO2007142239A1 (ja) * 2006-06-08 2007-12-13 Nec Corporation 半導体装置
JP2008091876A (ja) * 2006-08-04 2008-04-17 Interuniv Micro Electronica Centrum Vzw 半導体装置の接合形成方法およびそれにより作製された半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4141552B2 (ja) 1998-11-19 2008-08-27 セイコーエプソン株式会社 電界発光素子およびその製造方法
JP3523627B2 (ja) 2000-10-26 2004-04-26 松下電器産業株式会社 半導体装置及びその製造方法
US20020058385A1 (en) * 2000-10-26 2002-05-16 Taiji Noda Semiconductor device and method for manufacturing the same
JP3904936B2 (ja) * 2001-03-02 2007-04-11 富士通株式会社 半導体装置の製造方法
JP4236992B2 (ja) 2002-06-24 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6806149B2 (en) * 2002-09-26 2004-10-19 Texas Instruments Incorporated Sidewall processes using alkylsilane precursors for MOS transistor fabrication
CN1253929C (zh) * 2003-03-04 2006-04-26 松下电器产业株式会社 半导体装置及其制造方法
JP2004289125A (ja) 2003-03-04 2004-10-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7060581B2 (en) * 2003-10-09 2006-06-13 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device
JP2005136382A (ja) 2003-10-09 2005-05-26 Toshiba Corp 半導体装置の製造方法
JP2005322893A (ja) 2004-04-05 2005-11-17 Toshiba Corp 不純物添加方法及び半導体装置の製造方法
US7501332B2 (en) * 2004-04-05 2009-03-10 Kabushiki Kaisha Toshiba Doping method and manufacturing method for a semiconductor device
US7279758B1 (en) * 2006-05-24 2007-10-09 International Business Machines Corporation N-channel MOSFETs comprising dual stressors, and methods for forming the same
CN100539187C (zh) * 2006-09-30 2009-09-09 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体器件及其制造方法
JP2008147548A (ja) * 2006-12-13 2008-06-26 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8039375B2 (en) * 2007-05-21 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow junction formation and high dopant activation rate of MOS devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004068588A1 (ja) * 2003-01-31 2004-08-12 Fujitsu Limited 半導体装置及びその製造方法
JP2007123844A (ja) * 2005-09-28 2007-05-17 Fujitsu Ltd 半導体装置の製造方法
WO2007142239A1 (ja) * 2006-06-08 2007-12-13 Nec Corporation 半導体装置
JP2008091876A (ja) * 2006-08-04 2008-04-17 Interuniv Micro Electronica Centrum Vzw 半導体装置の接合形成方法およびそれにより作製された半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012019016A (ja) * 2010-07-07 2012-01-26 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8389350B2 (en) 2010-07-07 2013-03-05 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same in which variations are reduced and characteristics are improved
JP2012134460A (ja) * 2010-12-03 2012-07-12 Toshiba Corp 半導体装置の製造方法
JP2013016799A (ja) * 2011-06-30 2013-01-24 Taiwan Semiconductor Manufacturing Co Ltd 裏面照射センサーの共注入システム
US8748952B2 (en) 2011-06-30 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Co-implant for backside illumination sensor
WO2021152943A1 (ja) * 2020-01-30 2021-08-05 パナソニックＩｐマネジメント株式会社 撮像装置
WO2022215442A1 (ja) * 2021-04-05 2022-10-13 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法
WO2023276744A1 (ja) * 2021-06-30 2023-01-05 パナソニックＩｐマネジメント株式会社 撮像装置及びその製造方法

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