JP2004289125A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 高濃度のエクステンション拡散層の浅接合化及び低抵抗化を図れるようにする。
【解決手段】 半導体基板１００の上部にＮ型チャネル拡散層１０３及びＮ型ウェル拡散層１０４を形成し、その後、半導体基板１００の上にゲート絶縁膜１０１及びゲート電極１０２を形成する。続いて、ゲート電極１０２をマスクとして、ボロン及びヒ素を注入してＰ型エクステンション注入層１０６Ａ及びＮ型ポケット不純物注入層１０７Ａを形成し、その後、ゲート電極１０２をマスクとして、フッ素を注入してフッ素注入層１０９を形成する。続いて、半導体基板１００に対して急速熱処理を行ない、Ｐ型高濃度エクステンション拡散層１０６及びＮ型ポケット拡散層１０７を形成する。その後、サイドウォール１０８及びＰ型高濃度ソース・ドレイン拡散層１０５を形成する。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、微細化を達成できると共に接合面が浅く且つ低抵抗な拡散層を有する半導体装置及びその製造方法に関する。

半導体集積回路の高集積化に伴って、ＭＩＳ型トランジスタの微細化が要請されており、その実現のためには、接合面が浅く且つ低抵抗なエクステンション拡散層を持つＭＩＳ型トランジスタが求められている。

以下、従来の半導体装置の製造方法について図面を参照しながら説明する（例えば、特許文献１を参照）。

図９（ａ）〜図９（ｅ）は、従来の半導体装置の製造方法の工程順の断面構成を示している。

まず、図９（ａ）に示す工程において、Ｐ型の半導体基板２００に、Ｎ型の不純物であるヒ素（Ａｓ）イオン及びリン（Ｐ）イオンをイオン注入する。その後、熱処理を行なうことにより、半導体基板２００の上部にヒ素を不純物とするＮ型チャネル拡散層２０３及び該Ｎ型チャネル拡散層２０３の下側の領域にリンを不純物とするＮ型ウェル層２０４を形成する。

次に、図９（ｂ）に示す工程において、半導体基板２００の上にシリコン酸化膜及び多結晶シリコン膜を順次形成した後、フォトリソグラフィ及びドライエッチングによってシリコン酸化膜及び多結晶シリコン膜をパターニングして、ゲート酸化膜２０１及びゲート電極２０２を形成する。

次に、図９（ｃ）に示す工程において、ゲート電極２０２をマスクとして、半導体基板２００にＮ型不純物であるＡｓイオンを注入して、Ｎ型ポケット注入層２０７Ａを形成する。続いて、ゲート電極２０２をマスクとして、半導体基板２００にＰ型不純物であるボロン（Ｂ）イオンを注入して、Ｐ型エクステンション注入層２０６Ａを形成する。

次に、図９（ｄ）に示す工程において、半導体基板２００上の全面にシリコン窒化膜を堆積した後、異方性エッチングによりシリコン窒化膜をエッチングして、ゲート電極２０２の側面上にサイドウォール２０８を形成する。

次に、図９（ｅ）に示す工程において、ゲート電極２０２及びサイドウォール２０８をマスクとして、半導体基板２００にＰ型不純物である二フッ化ボロン（ＢＦ₂ ）イオンをイオン注入して高濃度ソース・ドレイン注入層を形成する。その後、高温で短時間の熱処理を行なうことにより、Ｐ型高濃度ソース・ドレイン拡散層２０５、Ｐ型エクステンション拡散層２０６及びＮ型ポケット拡散層２０７を形成する。

このように、前記従来の半導体装置の製造方法は、Ｐ型エクステンション拡散層２０６を形成する工程において、Ｐ型エクステンション注入層２０６Ａを形成するためのボロン注入の注入エネルギーを通常よりも低エネルギー化することにより、浅い接合を形成している。
特開２００２−７６１３６号公報

このように、前記従来の半導体装置の製造方法は、半導体基板２００に対して低エネルギーで且つ高ドーズ量となる注入条件でボロンを注入することにより、注入面が浅いＰ型エクステンション注入層２０６Ａを形成している。

しかしながら、ボロンを注入した後の高温で短時間の熱処理によって、半導体基板２００にボロンの過渡増速拡散（Transient enhanced diffusion：以下、ＴＥＤと称す。）が起こり、このＴＥＤによって、ボロンが半導体基板２００の所定の接合面よりも深い領域にまで拡散してしまうため、所望の不純物プロファイルを持つＰ型エクステンション拡散層２０６を形成することができないという問題がある。ここで、過渡増速拡散（ＴＥＤ）とは、不純物原子が半導体基板中に存在する格子間シリコン又は原子空孔等の過剰点欠陥と相互作用して、不純物原子の拡散が増速される異常拡散現象のことをいう。また、過剰点欠陥は、主にイオン注入の注入ダメージにより導入されることが多い。

従って、前記従来の半導体装置の製造方法は、より浅い接合を得ようとイオン注入の注入エネルギーを低くしても、注入したドーパントのＴＥＤが大きくなるため、単一元素を低エネルギーで注入するだけでは、浅い接合で且つ低抵抗なエクステンション拡散層を有するＭＩＳ型トランジスタを形成することは困難である。

本発明は、前記従来の問題を解決し、高濃度のエクステンション拡散層の浅接合化及び低抵抗化を図れるようにすることを目的とする。

前記の目的を達成するため、本発明は、半導体装置の製造方法を、エクステンション拡散層を形成するための不純物を注入した後にフッ素を注入し、注入した不純物の拡散を増速する格子間シリコンと、注入したフッ素とを反応させて、不純物拡散を増速する格子間シリコンを減少させることにより、浅接合で低抵抗なエクステンション拡散層を形成する構成とする。

具体的に、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程（ａ）と、ゲート電極をマスクとして、半導体領域に第２導電型の第１の不純物を注入することにより、半導体領域にエクステンション注入層を形成する工程（ｂ）と、該工程（ｂ）の後に、ゲート電極をマスクとして、半導体領域にフッ素を注入することにより、半導体領域にフッ素注入層を形成する工程（ｃ）と、該工程（ｃ）の後に、第１の熱処理を行なうことにより、半導体領域の上部に第１の不純物が拡散してなる第２導電型のエクステンション拡散層を形成する工程（ｄ）とを備えていることを特徴とする。

すなわち、半導体領域上に、まず、ゲート絶縁膜を介在させて形成されたゲート電極をマスクとして、第１の不純物を注入することによりエクステンション注入層を形成した後、フッ素を注入することによりフッ素注入層を形成し、その後エクステンション注入層の第１の不純物を活性化する熱処理を行なうことを特徴とする。

本発明の半導体装置の製造方法によると、半導体領域におけるフッ素注入層に注入されたフッ素は、熱処理時に不純物の過渡増速拡散を引き起こす点欠陥と反応して速やかに拡散するため、不純物と相互作用する過剰点欠陥が減少し、その結果、不純物の過渡増速拡散が抑制されるので、浅く且つ低抵抗のエクステンション拡散層を実現することができる。また、不純物元素がボロンの場合は、格子間シリコンとボロンとが反応してボロン−格子間シリコンクラスタを形成してしまい、注入されたボロンが不活性化することが知られているが、過剰点欠陥が減少することにより、このボロン−格子間シリコンクラスタの生成が抑制されるため、ボロンの不活性化をも同時に抑制することができる。

本発明の半導体装置の製造方法において、工程（ｃ）におけるフッ素のドーズ量は１×１０¹³／ｃｍ² 以上であって、半導体領域がアモルファス化しないドーズ量であることが好ましい。このようにすると、イオン注入の直後に形成されるアモルファス・クリスタル界面付近に生じるＥＯＲ（end of range）欠陥を防止することができる。

この場合に、工程（ｃ）におけるフッ素のドーズ量は３×１０¹⁴／ｃｍ² 未満であることが好ましい。

本発明の半導体装置の製造方法において、工程（ｃ）におけるフッ素の注入飛程は、工程（ｂ）における第１の不純物の注入飛程と同等程度であることが好ましい。

本発明の半導体装置の製造方法において、工程（ｂ）は、ゲート電極をマスクとして、半導体領域に第１導電型の第２の不純物を注入することにより、半導体領域にポケット注入層を形成する工程を含み、工程（ｄ）において、第１の熱処理により、半導体領域のエクステンション拡散層の下側に第２の不純物が拡散してなる第１導電型のポケット拡散層を形成することが好ましい。

本発明の半導体装置の製造方法は、工程（ｄ）の後に、ゲート電極の側面上に絶縁膜からなるサイドウォールを形成する工程（ｅ）と、ゲート電極及びサイドウォールをマスクとして、半導体領域に第２導電型の第３の不純物を注入して、半導体領域にソース・ドレイン注入層を形成する工程（ｆ）と、工程（ｆ）の後に、第２の熱処理を行なうことにより、半導体領域におけるサイドウォールの側方の領域に第３の不純物が拡散してなる第２導電型のソース・ドレイン拡散層を形成する工程（ｇ）とをさらに備えていることが好ましい。

本発明の半導体装置の製造方法において、工程（ｄ）では、フッ素注入層に注入されたフッ素が点欠陥と相互作用しながら拡散することにより、半導体領域に導入された過剰点欠陥を除去することができる。

本発明の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、半導体領域に極低温熱処理を行なうことにより、エクステンション注入層における第１の不純物を実質的に拡散させることなく、第１の不純物及びフッ素の各注入により半導体領域に生じる結晶ダメージを回復させる工程をさらに備えていることが好ましい。

この場合に、極低温熱処理を加熱温度が４００℃〜６００℃の熱処理とすることが好ましい。

本発明の半導体装置の製造方法において、工程（ｄ）における第１の熱処理は、昇温レートを約１００℃／ｓ以上で且つ降温レートを約８０℃／ｓ以上とし、加熱温度を約８５０℃〜１０５０℃とし、該加熱温度のピーク温度を最大で約１０秒間保持するか又はピーク温度を保持しない急速熱処理であることが好ましい。

本発明の半導体装置の製造方法において、工程（ｂ）における第１の不純物はボロン又はインジウムであることが好ましい。

本発明の半導体装置の製造方法において、工程（ｂ）における第１の不純物はヒ素であることが好ましい。

この場合に、工程（ｄ）における第１の熱処理時には、半導体領域の上部に形成された原子空孔をフッ素が捕獲した状態で、エクステンション注入層の第１の不純物が拡散することが好ましい。

本発明の半導体装置の製造方法において、工程（ｂ）における第１の不純物注入のドーズ量は、半導体領域がアモルファス化しないドーズ量であり、工程（ｂ）における第１の不純物注入と、工程（ｃ）におけるフッ素の注入と、工程（ｄ）における第１の熱処理とからなる一連の処理工程を複数回繰り返すことにより、所定の不純物濃度を有するエクステンション拡散層を形成することが好ましい。

本発明に係る半導体装置は、本発明に係る半導体装置の製造方法により実現される半導体装置であって、第１導電型の半導体領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、半導体領域におけるゲート電極の側方の領域に形成された第２導電型のエクステンション拡散層とを備え、エクステンション拡散層はフッ素を含み且つ残留欠陥を含まない結晶層であることを特徴とする。

本発明に係る半導体装置及びその製造方法によると、エクステンション注入層を形成した後、フッ素注入層を形成することにより、活性化のための急速熱処理におけるエクステンション注入層における不純物の過渡増速拡散を抑制することができる。このため、エクステンション拡散層の不純物プロファイルが急峻で浅い接合を有し、且つドーズロスによる抵抗値の増大が抑制された低抵抗なエクステンション拡散層を有するＭＩＳ型のトランジスタを備えた半導体装置を実現できる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。

まず、図１（ａ）に示すように、Ｐ型シリコンからなる半導体基板１００のチャネル形成領域に、Ｎ型の不純物であるヒ素（Ａｓ）イオンを注入エネルギーが１４０ｋｅＶ及び注入ドーズ量が５×１０¹²／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００の上部にＮ型チャネル注入層１０３Ａを形成する。その後、半導体基板１００のＮ型ウェル形成領域に、Ｎ型の不純物であるリン（Ｐ）イオンを、注入エネルギーが２６０ｋｅＶ及び注入ドーズ量が１×１０¹³／ｃｍ² の第１の注入条件で１回目のイオン注入を行ない、続いて、注入エネルギーが５４０ｋｅＶ及び注入ドーズ量が１×１０¹³／ｃｍ² の第２の注入条件で２回目のイオン注入を行なうことにより、半導体基板１００のＮ型チャネル注入層１０３Ａの下側の領域にＮ型ウェル注入層（図示せず）を形成する。

次に、図１（ｂ）に示すように、Ｎ型チャネル注入層１０３Ａ及びＮ型ウェル注入層を形成した後に、半導体基板１００を、約１００℃／ｓ以上好ましくは約２００℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理（ＲＴＡ）を行なう。この第１の急速熱処理により、半導体基板１００の上部にＮ型チャネル注入層１０３Ａに注入されたヒ素が拡散してなるＮ型チャネル拡散層１０３が形成される。これと同時に、Ｎ型チャネル拡散層１０３の下側の領域に該Ｎ型チャネル拡散層１０３と接するように、Ｎ型ウェル注入層に注入されたリンが拡散してなるＮ型ウェル拡散層１０４が形成される。なお、本願明細書において、ピーク温度を保持しない急速熱処理とは、熱処理温度がピーク温度に達すると同時に降温する熱処理をいう。

次に、図１（ｃ）に示すように、半導体基板１００の上に、例えば、熱酸化により厚さが１．５ｎｍ程度のシリコン酸化膜を形成し、続いて、化学的気相堆積（ＣＶＤ）法によりシリコン酸化膜の上に厚さが１５０ｎｍ程度の多結晶シリコン膜を形成する。その後、フォトリソグラフィ及びドライエッチングにより、形成したシリコン酸化膜及び多結晶シリコン膜をパターニングして、シリコン酸化膜からゲート絶縁膜１０１を形成し、多結晶シリコン膜からゲート電極１０２を形成する。エッチングガスには、多結晶シリコン膜には塩素を主成分とするガスを用い、シリコン酸化膜にはフルオロカーボンを主成分とするガスを用いる。また、ゲート絶縁膜１０１としてシリコン酸化膜を用いたが、シリコン酸化膜に代えて、シリコン酸窒化膜（ＳｉＯＮ膜）又はハフニウム酸化膜（ＨｆＯ_x ）等の高誘電体絶縁膜（ｈｉｇｈ−ｋ膜）を用いてもよい。また、ゲート電極１０２には、多結晶シリコン膜に代えて、ポリシリコンの上に金属膜を積層した、いわゆるポリメタル膜を用いてもよい。

次に、図１（ｄ）に示すように、ゲート電極１０２をマスクとして、半導体基板１００にＰ型不純物であるボロン（Ｂ）イオンを注入エネルギーが１ｋｅＶ及び注入ドーズ量が３×１０¹⁴／ｃｍ² の注入条件でイオン注入を行なうことにより、半導体基板１００におけるゲート電極１０２の両側方の領域にＰ型エクステンション注入層１０６Ａを形成する。続いて、ゲート電極１０２をマスクとして、半導体基板１００にＮ型不純物であるヒ素（Ａｓ）イオンを注入エネルギーが５０ｋｅＶ〜１５０ｋｅＶ、より好ましくは８０ｋｅＶ及び注入ドーズ量が４×１０¹³／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００におけるＰ型エクステンション注入層１０６Ａの下側の領域にＮ型ポケット不純物注入層１０７Ａを形成する。ここで、Ｐ型エクステンション注入層１０６Ａ及びＮ型ポケット不純物注入層１０７Ａの深さは、Ｎ型チャネル拡散層１０３の接合面よりも浅くすることが好ましい。さらに、Ｐ型エクステンション注入層１０６Ａを形成するためのボロンイオンのドーズ量及びＮ型ポケット不純物注入層１０７Ａを形成するためのヒ素イオンのドーズ量は、半導体基板１００がアモルファス化しない程度のドーズ量が好ましい。

また、第１の実施形態においては、ボロンによるＰ型エクステンション注入層１０６Ａをヒ素によるＮ型ポケット不純物注入層１０７Ａよりも先に形成したが、これとは逆に、ヒ素によるＮ型ポケット不純物注入層１０７ＡをボロンによるＰ型エクステンション注入層１０６Ａよりも先に形成してもよい。このようにすると、先に注入されるヒ素イオンにより、後から注入されるボロンイオンの半導体基板１００に対するチャネリングが防止されるため、Ｐ型エクステンション注入層１０６Ａの注入深さをより一層浅く形成することが可能となる。

次に、図２（ａ）に示すように、ゲート電極１０２をマスクとして、半導体基板１００に注入エネルギーが２ｋｅＶ及び注入ドーズ量が５×１０¹³／ｃｍ² の注入条件でフッ素（Ｆ）をイオン注入することにより、Ｐ型エクステンション注入層１０６Ａの上部にフッ素注入層１０９を形成する。このとき、フッ素のドーズ量は１×１０¹³／ｃｍ² 以上で且つ半導体基板１００がアモルファス化しないドーズ量とし、より好ましくは３×１０¹⁴／ｃｍ² 未満とする。さらに、このときのフッ素の注入飛程は、Ｐ型エクステンション注入層１０６Ａを形成する際のボロンの注入飛程の５倍未満とし、好ましくはボロンの注入飛程と同程度とする。

次に、図２（ｂ）に示すように、半導体基板１００に対して、約１００℃／ｓ以上好ましくは約２００℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないで約８０℃／ｓの降温レートで降温する第２の急速熱処理（ＲＴＡ）を行なう。この第２の急速熱処理により、半導体基板１００におけるゲート電極１０２の両側方の領域に、Ｐ型エクステンション注入層１０６Ａに含まれるボロンイオンが拡散してなる浅い接合面を持つＰ型高濃度エクステンション拡散層１０６と、各エクステンション拡散層１０６の下側の領域に該エクステンション拡散層１０６と接するように、Ｎ型ポケット注入層１０７Ａに含まれるヒ素イオンが拡散してなるＮ型ポケット拡散層１０７が形成される。

次に、図２（ｃ）に示すように、例えばＣＶＤ法により、半導体基板１００の上にゲート電極１０２を含む全面にわたって厚さが約５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対してフルオロカーボンを主成分とするガスを用いた異方性エッチング（エッチバック）を行なうことにより、ゲート電極１０２の両側面上にシリコン窒化膜からなるサイドウォール１０８を形成する。ここで、サイドウォール１０８には、シリコン窒化膜に代えて、シリコン酸化膜又はシリコン酸窒化膜を用いてもよく、さらには、シリコン窒化膜、シリコン酸化膜及びシリコン酸窒化膜のうちの少なくとも２つの膜からなる積層膜を用いてもよい。

次に、図２（ｄ）に示すように、ゲート電極１０２及びサイドウォール１０８をマスクとして、半導体基板１００にＰ型の不純物であるボロンを注入エネルギーが２ｋｅＶ〜５ｋｅＶ及び注入ドーズ量が３×１０¹⁵／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００におけるサイドウォール１０８の両側方の領域にＰ型高濃度ソース・ドレイン注入層を形成する。その後、半導体基板１００に対して、約２００℃／ｓ〜２５０℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第３の急速熱処理（ＲＴＡ）を行なう。この第３の急速熱処理により、半導体基板１００におけるサイドウォール１０８の両側方の領域に、Ｐ型高濃度エクステンション拡散層１０６と接続され且つ該エクステンション拡散層１０６よりも深い接合面を持ち、高濃度ソース・ドレイン注入層のボロンイオンが拡散してなるＰ型高濃度ソース・ドレイン拡散層１０５を形成する。ここで、Ｐ型高濃度ソース・ドレイン拡散層１０５の接合面は、Ｎ型ポケット拡散層１０７の接合面よりも深く形成する。これにより、各サイドウォール１０８の下側にのみＰ型高濃度エクステンション拡散層１０６及びＮ型ポケット拡散層１０７がそれぞれ形成される。

なお、第１の実施形態に係るエクステンション領域におけるフッ素濃度は、図２（ａ）に示すフッ素の注入直後と比べて、図２（ｄ）に示すＰ型高濃度ソース・ドレイン拡散層１０５を形成した後では、その間に行なわれる第２の急速熱処理等の熱処理によってフッ素が外方拡散することにより低減するものの、半導体基板１００の表面近傍には測定可能な量だけのフッ素原子が残存している。

以上説明したように、第１の実施形態に係る半導体装置の製造方法によると、Ｐ型エクステンション注入層１０６Ａのボロンによるイオン注入を１ｋｅＶの低エネルギーで行なった後、フッ素注入層１０９を形成する際のイオン注入を半導体基板がアモルファス化しない程度の低いドーズ量（５×１０¹³／ｃｍ² ）で行ない、その後、第２の急速熱処理によってＰ型エクステンション注入層１０６Ａに注入したボロンの活性化を行なっている。

本願発明者は、Ｐ型エクステンション注入層１０６Ａに注入されたＰ型不純物であるボロンを拡散する熱処理（アニール）工程に先立って、Ｐ型エクステンション注入層１０６Ａの上部にフッ素イオンを注入し、この注入されたフッ素イオンがボロンの拡散に与える影響を検討した。この検討により、本願発明者は、フッ素注入層１０９を形成する際のフッ素の注入条件には、ボロンが起こすＴＥＤを抑制できる最適値が存在するという知見を得ている。この知見を図３（ａ）及び図３（ｂ）を用いて説明する。

図３（ａ）はボロンの接合深さの変化（ΔＸ_j ）のアニール時間に対する変化を示している。ここで、接合深さの変化（ΔＸ_j ）は、注入されたボロンにおけるアニール後の接合深さとイオン注入直後の接合深さとの差で表わす。図３（ａ）において、実線によるグラフは、ボロン注入のみを行ないフッ素を注入せずにアニールを行なう通常の接合深さの変化を表わしている。一点鎖線によるグラフは、ボロンの注入の後に基板がアモルファス化しない程度の低ドーズ量でフッ素を注入してアニールを行なう本発明の接合深さの変化を表わしている。また、比較用であって破線によるグラフは、ボロン注入後に半導体基板がアモルファス化する程度、すなわちボロンのドーズ量の２倍を超える高ドーズ量でフッ素を注入してアニールを行なった場合の接合深さの変化を表わしている。図３（ａ）から分かるように、破線によるグラフはアニール時間を増やすにつれて接合深さが大きくなっており、これはＴＥＤがより増速された結果であることを表わしている。

図３（ａ）に示すように、本発明のフッ素のドーズ量が少なく且つ半導体基板がアモルファス化しない低ドーズでフッ素の注入を行なう場合には、ボロンの拡散はフッ素を注入しない場合よりも抑制されてより浅い接合面を形成できることが分かる。これに対し、フッ素のドーズ量を多くして半導体基板がアモルファス化するような高ドーズでフッ素の注入を行なう場合には、ボロンの拡散はフッ素を注入しない場合よりも深く拡散することが分かる。この知見から、本発明は、Ｐ型高濃度エクステンション拡散層１０６におけるボロンの拡散を確実に抑制できる条件、すなわち半導体基板１００がアモルファス化しない程度のドーズ量でフッ素を注入することを特徴とする。この条件を満たすようにフッ素を注入することにより、Ｐ型高濃度エクステンション拡散層１０６を形成する熱処理時にボロンのＴＥＤが抑制されるため、該Ｐ型高濃度エクステンション拡散層１０６の接合面を確実に浅く形成することができる。このとき、ボロンにおける半導体基板１００の表面方向への拡散が同時に抑制されるため、ボロンのドーズロスが抑制されるので、Ｐ型高濃度エクステンション拡散層１０６の低抵抗化をも実現できる。

図３（ｂ）は半導体基板における規格化したボロンの面密度のアニール時間に対する変化を示している。ここで、規格化したボロンの面密度は、アニール後のボロンの面密度とイオン注入後のボロンの面密度との比であってその値を百分率で表わしている。図３（ｂ）において、実線によるグラフはフッ素を注入しない従来の場合を表わし、一点鎖線によるグラフは低ドーズでフッ素を注入してアニールを行なう本発明の場合を表わし、点線によるグラフは比較用であって高ドーズでフッ素の注入を行なう場合を表わしている。

図３（ｂ）から、破線のグラフに示すように、半導体基板にフッ素を高ドーズで注入することによりボロンのドーズロスが大きくなるが、一点鎖線のグラフに示すように、フッ素のドーズ量を例えば１×１０¹⁴／ｃｍ² 以下にまで下げることにより、ボロンのドーズロスの増大を抑制できることが分かる。これにより、ボロンを注入した後のアニール時におけるボロンのドーズロスが抑制されるため、Ｐ型エクステンション注入層１０６Ａのドーズ量を必要以上に高くすることなく、低抵抗で且つ接合面が浅いＰ型高濃度エクステンション拡散層１０６を形成することができる。

ここで、フッ素注入層１０９に注入されたフッ素は、熱処理を行なうと半導体基板１００の表面方向へ速やかに拡散して該半導体基板１００から抜け出してしまうことから、フッ素注入層１０９を形成する際のフッ素の注入飛程は、ボロンの注入飛程と同程度とするか又はボロンより少し深めに注入することが好ましい。

また、第１の実施形態においては、フッ素注入層１０９はＰ型エクステンション注入層１０６Ａを低エネルギーのボロンの注入により形成した後に行なっている。このため、注入されたボロンの不純物プロファイルは、フッ素注入の影響を受けることがなく、従って、ボロンの不純物プロファイルを確実に設計することができる。

一方、ボロンとフッ素とを分けて注入する変わりに、二フッ化ボロン（ＢＦ₂ ）を用いることにより、ボロンとフッ素とを同時に注入する方法も考えられる。しかしながら、二フッ化ボロンを用いると、フッ素が常にボロンの２倍のドーズ量に固定されて注入されることになる。このため、Ｐ型高濃度エクステンション拡散層１０６が形成される程度の高ドーズ量で二フッ化ボロンを注入すると、最適値よりも高濃度のフッ素が注入されることから、半導体基板１００がアモルファス化されてしまい、その結果、本発明のボロン拡散の抑制効果を得ることができなくなる。

以上のことから、ボロンによるＰ型エクステンション注入層１０６Ａを形成した後に、フッ素のドーズ量を１×１０¹³／ｃｍ² 以上で且つ半導体基板１００がアモルファス化しないドーズ量とする注入条件を満たすフッ素の注入を行なってフッ素注入層１０９を形成することにより、ボロンのＴＥＤによる異常拡散を抑制することができる。これにより、ボロンの不純物プロファイルが急峻で且つ浅い接合面を有し、ドーズロスによる抵抗値の増大が抑制された低抵抗なＰ型高濃度エクステンション拡散層１０６を形成することができる。これにより、浅接合で且つ低抵抗なＰ型高濃度エクステンション拡散層１０６を有するＭＩＳ型トランジスタを確実に形成することができ、さらには、高駆動力を有する微細なＭＩＳ型トランジスタを備えた半導体装置を形成することができる。

その上、Ｐ型エクステンション注入層１０６Ａ、Ｎ型ポケット不純物注入層１０７Ａ及びフッ素イオン注入層１０９は、そのいずれもが半導体基板１００がアモルファス化されないドーズ量で形成しているため、ＭＩＳ型トランジスタの高濃度ソース・ドレイン拡散層１０５には、end of range（ＥＯＲ）欠陥等の残留欠陥層が含まれない。このため、残留欠陥層に起因する接合リークの発生を抑制することができる。ここで、ＥＯＲ欠陥とは、半導体基板がアモルファス化された状態で熱処理を加えられると、イオン注入の直後に形成されるアモルファス・クリスタル界面の深さ（位置）付近に形成される欠陥層のことをいう。従って、接合リークの低減を図れ且つ高駆動力を有する微細なＭＩＳ型トランジスタを備えた半導体装置を形成することができる。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。

図４（ａ）〜図４（ｅ）及び図５（ａ）〜図５（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。

まず、図４（ａ）に示すように、Ｐ型シリコンからなる半導体基板１００のチャネル形成領域に、Ｎ型の不純物であるヒ素（Ａｓ）イオンを注入エネルギーが７０ｋｅＶ及び注入ドーズ量が５×１０¹²／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００の上部にＮ型チャネル注入層１０３Ａを形成する。その後、半導体基板１００のＮ型ウェル形成領域に、Ｎ型の不純物であるリン（Ｐ）イオンを、注入エネルギーが２６０ｋｅＶ及び注入ドーズ量が１×１０¹³／ｃｍ² の第１の注入条件で１回目のイオン注入を行ない、続いて、注入エネルギーが５４０ｋｅＶ及び注入ドーズ量が１×１０¹³／ｃｍ² の第２の注入条件で２回目のイオン注入を行なうことにより、半導体基板１００のＮ型チャネル注入層１０３Ａの下側の領域にＮ型ウェル注入層（図示せず）を形成する。

次に、図４（ｂ）に示すように、Ｎ型チャネル注入層１０３Ａ及びＮ型ウェル注入層を形成した後に、半導体基板１００を、約１００℃／ｓ以上好ましくは約２００℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理（ＲＴＡ）を行なう。この第１の急速熱処理により、半導体基板１００の上部にＮ型チャネル注入層１０３Ａに注入されたヒ素が拡散してなるＮ型チャネル拡散層１０３が形成される。同時に、Ｎ型チャネル拡散層１０３の下側の領域に該チャネル拡散層１０３と接するように、Ｎ型ウェル注入層に注入されたリンが拡散してなるＮ型ウェル拡散層１０４が形成される。

次に、図４（ｃ）に示すように、半導体基板１００の上に、例えば、熱酸化により厚さが１．５ｎｍ程度のシリコン酸化膜を形成し、続いて、化学的気相堆積（ＣＶＤ）法によりシリコン酸化膜の上に厚さが１５０ｎｍ程度の多結晶シリコン膜を形成する。その後、フォトリソグラフィ及びドライエッチングにより、形成したシリコン酸化膜及び多結晶シリコン膜をパターニングして、シリコン酸化膜からゲート絶縁膜１０１を形成し、多結晶シリコン膜からゲート電極１０２を形成する。エッチングガスには、多結晶シリコン膜に対しては塩素を主成分とするガスを用い、シリコン酸化膜にはフルオロカーボンを主成分とするガスを用いる。また、ゲート絶縁膜１０１としてシリコン酸化膜を用いたが、シリコン酸化膜に代えて、シリコン酸窒化膜（ＳｉＯＮ膜）又はハフニウム酸化膜（ＨｆＯ_x ）等の高誘電体絶縁膜（ｈｉｇｈ−ｋ膜）を用いてもよい。また、ゲート電極１０２には、多結晶シリコン膜に代えてポリメタル膜を用いてもよい。

次に、図４（ｄ）に示すように、ゲート電極１０２をマスクとして、半導体基板１００にＮ型の不純物であるヒ素（Ａｓ）イオンを注入エネルギーが５０ｋｅＶ〜１５０ｋｅＶ、より好ましくは８０ｋｅＶ及び注入ドーズ量が４×１０¹³／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００におけるゲート電極１０２の両側方の領域にＮ型ポケット不純物注入層１０７Ａを形成する。続いて、ゲート電極１０２をマスクとして、半導体基板１００にＰ型の不純物であるボロン（Ｂ）イオンを注入エネルギーが１ｋｅＶ及び注入ドーズ量が３×１０¹⁴／ｃｍ² の注入条件でイオン注入を行なうことにより、半導体基板１００におけるＮ型ポケット不純物注入層１０７Ａの上部にＰ型エクステンション注入層１０６Ａを形成する。ここで、Ｐ型エクステンション注入層１０６Ａ及びＮ型ポケット不純物注入層１０７Ａの深さは、Ｎ型チャネル拡散層１０３の接合面よりも浅くすることが好ましい。さらに、Ｐ型エクステンション注入層１０６Ａを形成するためのボロンイオンのドーズ量及びＮ型ポケット不純物注入層１０７Ａを形成するためのヒ素イオンのドーズ量は、半導体基板１００がアモルファス化しない程度のドーズ量が好ましい。

次に、図４（ｅ）に示すように、ゲート電極１０２をマスクとして、半導体基板１００に注入エネルギーが２ｋｅＶ及び注入ドーズ量が５×１０¹³／ｃｍ² の注入条件でフッ素（Ｆ）をイオン注入することにより、Ｐ型エクステンション注入層１０６Ａの上部にフッ素注入層１０９を形成する。このとき、フッ素のドーズ量は１×１０¹³／ｃｍ² 以上で且つ半導体基板１００がアモルファス化しないドーズ量とし、より好ましくは３×１０¹⁴／ｃｍ² 未満とする。さらに、フッ素の注入飛程は、Ｐ型エクステンション注入層１０６Ａを形成する際のボロンの注入飛程の５倍未満とし、好ましくはボロンの注入飛程と同程度とする。

次に、図５（ａ）に示すように、Ｐ型エクステンション注入層１０６Ａ、Ｎ型ポケット不純物注入層１０７Ａ及びフッ素注入層１０９を形成した後に、半導体基板１００を４００℃〜６００℃程度の温度にまで昇温し、最大で１０時間程度の半導体プロセスにおける熱処理としては極めて低い温度の極低温熱処理を行なう。この極低温熱処理により、Ｐ型エクステンション注入層１０６Ａ及びＮ型ポケット注入層１０７Ａは、各不純物をほとんど拡散させることなく、イオン注入による結晶ダメージのみが回復されて、それぞれＰ型エクステンション注入アニール層１０６Ｂ及びＮ型ポケット注入アニール層１０７Ｂとなる。

次に、図５（ｂ）に示すように、半導体基板１００に対して、約１００℃／ｓ以上好ましくは約２００℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないで約８０℃／ｓの降温レートで降温する第２の急速熱処理（ＲＴＡ）を行なう。この第２の急速熱処理により、半導体基板１００におけるゲート電極１０２の両側方の領域に、Ｐ型エクステンション注入アニール層１０６Ｂに含まれるボロンイオンが拡散してなる浅い接合面を持つＰ型高濃度エクステンション拡散層１０６と、各エクステンション拡散層１０６の下側の領域に該エクステンション拡散層１０６と接するように、Ｎ型ポケット注入アニール層１０７Ｂに含まれるヒ素イオンが拡散してなるＮ型ポケット拡散層１０７とが形成される。

次に、図５（ｃ）に示すように、例えばＣＶＤ法により、半導体基板１００の上にゲート電極１０２を含む全面にわたって厚さが約５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対してフルオロカーボンを主成分とするガスを用いた異方性エッチングを行なうことにより、ゲート電極１０２の両側面上にシリコン窒化膜からなるサイドウォール１０８を形成する。ここで、サイドウォール１０８には、シリコン窒化膜に代えて、シリコン酸化膜又はシリコン酸窒化膜を用いてもよく、さらには、シリコン窒化膜、シリコン酸化膜及びシリコン酸窒化膜のうちの少なくとも２つの膜からなる積層膜を用いてもよい。

次に、図５（ｄ）に示すように、ゲート電極１０２及びサイドウォール１０８をマスクとして、半導体基板１００にＰ型の不純物であるボロンを注入エネルギーが２ｋｅＶ〜５ｋｅＶ及び注入ドーズ量が３×１０¹⁵／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００におけるサイドウォール１０８の両側方の領域にＰ型高濃度ソース・ドレイン注入層を形成する。その後、半導体基板１００に対して、約２００℃／ｓ〜２５０℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第３の急速熱処理（ＲＴＡ）を行なう。この第３の急速熱処理により、半導体基板１００におけるサイドウォール１０８の両側方の領域に、Ｐ型高濃度エクステンション拡散層１０６と接続され且つ該エクステンション拡散層１０６よりも深い接合面を持ち、高濃度ソース・ドレイン注入層のボロンイオンが拡散してなるＰ型高濃度ソース・ドレイン拡散層１０５を形成する。ここで、Ｐ型高濃度ソース・ドレイン拡散層１０５の接合面は、Ｎ型ポケット拡散層１０７の接合面よりも深く形成する。これにより、各サイドウォール１０８の下側にのみＰ型高濃度エクステンション拡散層１０６及びＮ型ポケット拡散層１０７がそれぞれ形成される。

なお、第２の実施形態に係るエクステンション領域におけるフッ素濃度は、図４（ｅ）に示すフッ素の注入直後と比べて、図５（ｄ）に示すＰ型高濃度ソース・ドレイン拡散層１０５を形成した後では、その間に行なわれる第２の急速熱処理等の熱処理によってフッ素が外方拡散することにより低減するものの、半導体基板１００の表面近傍には測定可能な量だけのフッ素原子が残存している。

図６（ａ）〜図６（ｃ）は第２の実施形態に係る半導体装置の製造方法の一部の工程における基板表面からの深さ方向の不純物の濃度プロファイルを表わしている。図６（ａ）はボロン及びフッ素のイオン注入後の不純物の濃度プロファイルであって、実線は図４（ｄ）のＰ型エクステンション注入層１０６Ａにおけるボロンの濃度分布を表わし、破線は図４（ｅ）のフッ素注入層１０９におけるフッ素の濃度分布を表わしている。

図６（ｂ）は極低温熱処理後の各不純物の濃度プロファイルであって、実線は図５（ａ）のＰ型エクステンション注入アニール層１０６Ｂにおけるボロンの濃度分布を表わし、破線は図５（ａ）のフッ素注入アニール層１０９Ｂにおけるフッ素の濃度分布を表わしている。

図６（ｃ）は、活性化熱処理後の各不純物の濃度プロファイルであって、実線は図５（ｂ）のＰ型高濃度エクステンション拡散層１０６のボロンの濃度分布を表わし、破線は図５（ｂ）の残留フッ素の濃度分布を表わしている。

第２の実施形態はその特徴として、図５（ａ）に示す工程においてフッ素イオンを注入した後に、温度が４００℃〜６００℃程度の極低温熱処理を行なうことにより、ヒ素、ボロン及びフッ素の各イオン注入により発生した結晶ダメージ層を回復する。ここで、半導体プロセスにおいて４００℃程度の温度領域である極低温領域は、半導体基板がアモルファス化している場合に、固相エピタキシャル再成長（Solid Phase Epitaxial Regrowth）として知られる固相再成長現象が起こる温度領域である。

図６（ａ）に示すイオン注入直後の不純物の濃度プロファイルに対し、図６（ｂ）に示す極低温熱処理後の不純物の濃度プロファイルは、通常用いられるドーパントの場合は、その拡散係数が点欠陥の拡散係数と比べて十分に小さいため、ほとんど拡散することがない。しかしながら、通常はドーパントとして用いられないフッ素が注入されたフッ素注入層１０９の場合は、４００℃程度の極低温領域でもフッ素が速やかに拡散するため、この極低温領域で熱処理を行なうと、点欠陥とフッ素とを選択的に拡散させることができる。すなわち、このとき、フッ素は点欠陥と相互作用して拡散するため、極低温熱処理工程において、イオン注入で生じた過剰点欠陥のほとんどを消滅させることができる。その上、前述したように極低温熱処理によって、Ｐ型エクステンション注入アニール層１０６Ｂの接合位置はイオン注入の直後とほとんど変化しない。

但し、極低温熱処理だけでは、注入されたリンやボロンの不純物の活性化が不十分であるため、極低温熱処理を行なった後に、図５（ｂ）に示す工程において、急速熱処理、例えば、スパイクＲＴＡやフラッシュランプアニール等を行なうことにより、不純物の活性化を図っている。第２の実施形態においては、極低温熱処理によって過剰点欠陥を十分に消滅させた後に第２の急速熱処理を行なうため、図６（ｃ）に示すようにＴＥＤに起因した不純物の異常拡散が抑制されるので、急峻な不純物プロファイルで且つ浅い接合を保ったまま、不純物の活性化を実現することができる。

このように、第２の実施形態に係る半導体装置の製造方法は、ボロンによるＰ型エクステンション注入層１０６Ａのイオン注入を１ｋｅＶの低エネルギーで行ない、さらにフッ素のイオン注入を５×１０¹³／ｃｍ² の比較的に低ドーズ量で行なってフッ素注入層１０９を形成した後、半導体基板１００に対して４００℃〜６００℃程度の極低温熱処理を行なうことにより、半導体基板１００に生じたイオン注入による注入ダメージを回復させる。その後、高温の第２の急速熱処理によって、Ｐ型エクステンション注入アニール層１０６Ｂにドープされたボロンを活性化するため、ボロンによるＴＥＤが抑制される。これにより、Ｐ型高濃度エクステンション拡散層１０６の接合面が深さ方向に広がることがなく、従って、該Ｐ型高濃度エクステンション拡散層１０６の接合面を浅く形成することができる。これと同時に、ボロンにおける半導体基板１００の表面方向への拡散も抑制されるためボロンのドーズロスが抑制される。例えばフッ素のドーズ量を１×１０¹⁴／ｃｍ² 以下に設定することにより、ボロンのドーズロスを抑制するという効果をも得ることができる。

以上のことから、ボロンによるＰ型エクステンション注入層１０６Ａを形成した後、半導体基板１００に対してドーズ量が１×１０¹³／ｃｍ² 以上で且つ半導体基板１００がアモルファス化しないドーズ量でフッ素を注入することにより、ボロンの不純物プロファイルが急峻で且つ浅い接合面を有し、ドーズロスによる抵抗値の増大が抑制された低抵抗なＰ型高濃度エクステンション拡散層１０６を確実に形成することができる。

また、フッ素をドープした状態で極低温熱処理を行ない、その後、高温の活性化熱処理を行なうため、イオン注入によるダメージ欠陥層が結晶層に回復されるので残留欠陥が減少する。その結果、注入ダメージによる残留欠陥に起因するリーク電流をも防止することもできる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。

図７（ａ）〜図７（ｅ）及び図８（ａ）〜図８（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。

まず、図７（ａ）に示すように、Ｐ型シリコンからなる半導体基板１００のチャネル形成領域に、Ｎ型の不純物であるヒ素（Ａｓ）イオンを注入エネルギーが７０ｋｅＶ及び注入ドーズ量が５×１０¹²／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００の上部にＮ型チャネル注入層１０３Ａを形成する。その後、半導体基板１００のＮ型ウェル形成領域に、Ｎ型の不純物であるリン（Ｐ）イオンを、注入エネルギーが２６０ｋｅＶ及び注入ドーズ量が１×１０¹³／ｃｍ² の第１の注入条件で１回目のイオン注入を行ない、続いて、注入エネルギーが５４０ｋｅＶ及び注入ドーズ量が１×１０¹³／ｃｍ² の第２の注入条件で２回目のイオン注入を行なうことにより、半導体基板１００のＮ型チャネル注入層１０３Ａの下側の領域にＮ型ウェル注入層（図示せず）を形成する。

次に、図７（ｂ）に示すように、Ｎ型チャネル注入層１０３Ａ及びＮ型ウェル注入層を形成した後に、半導体基板１００を、約１００℃／ｓ以上好ましくは約２００℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理（ＲＴＡ）を行なう。この第１の急速熱処理により、半導体基板１００の上部にＮ型チャネル注入層１０３Ａに注入されたヒ素が拡散してなるＮ型チャネル拡散層１０３が形成される。同時に、Ｎ型チャネル拡散層１０３の下側の領域に該チャネル拡散層１０３と接するように、Ｎ型ウェル注入層に注入されたリンが拡散してなるＮ型ウェル拡散層１０４が形成される。

次に、図７（ｃ）に示すように、半導体基板１００の上に、例えば、熱酸化により厚さが１．５ｎｍ程度のシリコン酸化膜を形成し、続いて、化学的気相堆積（ＣＶＤ）法によりシリコン酸化膜の上に厚さが１５０ｎｍ程度の多結晶シリコン膜を形成する。その後、フォトリソグラフィ及びドライエッチングにより、形成したシリコン酸化膜及び多結晶シリコン膜をパターニングして、シリコン酸化膜からゲート絶縁膜１０１を形成し、多結晶シリコン膜からゲート電極１０２を形成する。エッチングガスには、多結晶シリコン膜に対しては塩素を主成分とするガスを用い、シリコン酸化膜にはフルオロカーボンを主成分とするガスを用いる。また、ゲート絶縁膜１０１としてシリコン酸化膜を用いたが、シリコン酸化膜に代えて、シリコン酸窒化膜（ＳｉＯＮ膜）又はハフニウム酸化膜（ＨｆＯ_x ）等の高誘電体絶縁膜（ｈｉｇｈ−ｋ膜）を用いてもよい。また、ゲート電極１０２には、多結晶シリコン膜に代えてポリメタル膜を用いてもよい。

次に、図７（ｄ）に示すように、ゲート電極１０２をマスクとして、半導体基板１００にＰ型の不純物であるボロン（Ｂ）イオンを注入エネルギーが０．５ｋｅＶ及び注入ドーズ量が５×１０¹³／ｃｍ² の注入条件でイオン注入を行なうことにより、半導体基板１００の上部にＰ型注入層１０６ａを形成する。続いて、ゲート電極１０２をマスクとして、半導体基板１００に注入エネルギーが２ｋｅＶ及び注入ドーズ量が１×１０¹³／ｃｍ² の注入条件でフッ素（Ｆ）をイオン注入することにより、Ｐ型注入層１０６ａの上部にフッ素注入層１０９を形成する。

次に、図７（ｅ）に示すように、半導体基板１００に対して、約１００℃／ｓ以上好ましくは約２００℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないで約８０℃／ｓの降温レートで降温する第２の急速熱処理（ＲＴＡ）を行なう。この第２の急速熱処理（ＲＴＡ）により、注入されたフッ素イオンは、半導体基板１００の表面さらには外方に拡散し、且つ半導体基板１００におけるゲート電極１０２の両側方の領域に浅い接合面を持つＰ型拡散層１０６ｂが形成される。

第３の実施形態においては、図７（ｄ）及び図７（ｅ）に示す工程、すなわちボロン及びフッ素のイオン注入と第２の急速熱処理を１つの処理工程とみなし、該処理工程を複数回例えば６回繰り返す。この処理工程を行なうと、図８（ａ）に示すように、ｐ型注入層１０６ａにボロンを６回注入したことによって、所定の不純物濃度を有するＰ型エクステンション注入層１０６Ａを得ることができる。なお、この処理工程の繰り返しの回数は必ずしも６回には限られないが、１回のイオン注入においてボロン及びフッ素のイオン注入により半導体基板１００にアモルファス層が形成されない程度のドーズ量で行ない、且つ所定の不純物濃度を得られるまでは繰り返す必要がある。また、複数回に分けて行なうイオン注入の後には、注入ごとに高温で且つ短時間の急速熱処理を施す必要がある。便宜上、ここでは、複数回例えば６回の熱処理をまとめて第２の熱処理と呼ぶ。

次に、図８（ａ）に示すように、繰り返し処理工程における最後のフッ素注入によりフッ素注入層１０９を形成した後に、ゲート電極１０２をマスクとして、半導体基板１００にＮ型の不純物であるヒ素（Ａｓ）イオンを注入エネルギーが５０ｋｅＶ〜１５０ｋｅＶ、より好ましくは８０ｋｅＶ及び注入ドーズ量が４×１０¹³／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００におけるＰ型エクステンション注入層１０６Ａの下側の領域にＮ型ポケット不純物注入層１０７Ａを形成する。

次に、図８（ｂ）に示すように、繰り返し処理工程における最後の第２の急速熱処理を行なうことにより、半導体基板１００におけるゲート電極１０２の両側方の領域に、Ｐ型エクステンション注入層１０６Ａに含まれるボロンイオンが拡散してなる浅い接合面を持つＰ型高濃度エクステンション拡散層１０６と、各エクステンション拡散層１０６の下側の領域に該エクステンション拡散層１０６と接するように、Ｎ型ポケット不純物注入層１０７Ａに含まれるヒ素イオンが拡散してなるＮ型ポケット拡散層１０７とが形成される。

次に、図８（ｃ）に示すように、例えばＣＶＤ法により、半導体基板１００の上にゲート電極１０２を含む全面にわたって厚さが約５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対してフルオロカーボンを主成分とするガスを用いた異方性エッチングを行なうことにより、ゲート電極１０２の両側面上にシリコン窒化膜からなるサイドウォール１０８を形成する。ここで、サイドウォール１０８には、シリコン窒化膜に代えて、シリコン酸化膜又はシリコン酸窒化膜を用いてもよく、さらには、シリコン窒化膜、シリコン酸化膜及びシリコン酸窒化膜のうちの少なくとも２つの膜からなる積層膜を用いてもよい。

次に、図８（ｄ）に示すように、ゲート電極１０２及びサイドウォール１０８をマスクとして、半導体基板１００にＰ型の不純物であるボロンを注入エネルギーが２ｋｅＶ〜５ｋｅＶ及び注入ドーズ量が３×１０¹⁵／ｃｍ² の注入条件でイオン注入することにより、半導体基板１００におけるサイドウォール１０８の両側方の領域にＰ型高濃度ソース・ドレイン注入層を形成する。その後、半導体基板１００に対して、約２００℃／ｓ〜２５０℃／ｓの昇温レートで８５０℃〜１０５０℃程度の温度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第３の急速熱処理（ＲＴＡ）を行なう。この第３の急速熱処理により、半導体基板１００におけるサイドウォール１０８の両側方の領域に、Ｐ型高濃度エクステンション拡散層１０６と接続され且つ該エクステンション拡散層１０６よりも深い接合面を持ち、高濃度ソース・ドレイン注入層のボロンイオンが拡散してなるＰ型高濃度ソース・ドレイン拡散層１０５を形成する。ここで、Ｐ型高濃度ソース・ドレイン拡散層１０５の接合面は、Ｎ型ポケット拡散層１０７の接合面よりも深く形成する。これにより、各サイドウォール１０８の下側にのみＰ型高濃度エクステンション拡散層１０６及びＮ型ポケット拡散層１０７がそれぞれ形成される。

なお、第３の実施形態に係るエクステンション領域におけるフッ素濃度は、図７（ｄ）に示すフッ素の注入直後と比べて、図８（ｄ）に示すＰ型高濃度ソース・ドレイン拡散層１０５を形成した後では、その間に行なわれる第２の急速熱処理等の熱処理によってフッ素が外方拡散することにより低減するものの、半導体基板１００の表面近傍には測定可能な量だけのフッ素原子が残存している。

このように、第３の実施形態に係る半導体装置の製造方法によると、半導体基板１００におけるゲート電極１０２のサイドウォール１０８の下側の領域に、所定の不純物濃度を有するＰ型高濃度エクステンション拡散層１０６を形成できるように、ボロンの注入、フッ素の注入及び活性化の急速熱処理を１回の処理工程として、この処理工程を複数回繰り返す。このとき、１回分のイオン注入では、半導体基板１００がアモルファス化しない程度のドーズ量でボロン及びフッ素のイオン注入を行なう。その結果、浅い接合面を有し且つドーズロスによる抵抗値の増大を抑制された低抵抗なエクステンション拡散層１０６を確実に形成することができる。

第１の実施形態で説明したように、ボロンが起こすＴＥＤを抑制するために行なうフッ素の注入には、最適な注入条件がある。例えば、フッ素濃度が高く半導体基板がアモルファス化してしまう場合には、ボロンの接合深さが広がり且つボロンのドーズロスも増大する。この観点から、ボロンによる拡散層をより高濃度に形成する場合には、ボロンにおいても、半導体基板がアモルファス化するドーズ量以上でイオン注入を行なうと、たとえ半導体基板にフッ素を注入したとしても、ボロンによる浅い拡散層を形成することは困難である。

そこで、第３の実施形態においては、ボロン及びフッ素のイオン注入を複数回に分けて行なうことにより、ボロン及びフッ素のイオン注入によって半導体基板がアモルファス化するのを防ぐことができる。このため、活性化のための第２の急速熱処理時には、半導体基板が結晶状態を保ったままボロンとフッ素とが拡散するので、フッ素によるボロンの拡散を抑制する効果を発揮しながら、ｐ型高濃度エクステンション拡散層１０６を浅く形成することが可能になる。

また、Ｐ型高濃度エクステンション拡散層１０６の接合面をより浅くしようとして、ボロン注入の注入エネルギーを低くした場合は、アモルファス化が生じるドーズ量の値（しきい値）も低下するが、複数回に分割して１回のイオン注入を低ドーズ量でイオン注入し、注入ごとに急速熱処理を行なって半導体基板の結晶性を回復することにより、低注入エネルギーでアモルファス化が生じるという問題を回避することができる。

なお、第１〜第３の実施形態において、高濃度ソース点ドレイン拡散層１０５は、１回のボロン注入でＰ型高濃度ソース・ドレイン注入層を形成した後、第３の急速熱処理を行なうことにより形成したが、第３の実施形態におけるＰ型高濃度エクステンション拡散層１０６と形成方法と同様に、ボロン及びフッ素をアモルファス化しない程度のドーズ量でイオン注入する工程と、その後の第３の急速熱処理工程とを１つの処理工程とみなし、該処理工程を複数回繰り返すことによって形成してもよい。また、ボロンとフッ素とを複数回に分けてイオン注入する際に、イオン注入の角度、例えばツイスト角を注入ごとに変更する、いわゆる回転注入を行なってもよい。

また、第１〜第３の実施形態において、Ｎ型チャネル拡散層１０３の不純物イオンにヒ素イオンを用いたが、これに代えて、ヒ素イオンよりも質量数が大きいアンチモン（Ｓｂ）等のＮ型を示す元素イオン、又はヒ素イオンと該ヒ素イオンよりも質量数が大きいＮ型を示す元素イオンとの双方を用いてもよい。

また、半導体装置としてＰチャネルＭＩＳ型トランジスタを用いて説明したが、これに代えて、ＮチャネルＭＩＳ型トランジスタであってもよい。ＮチャネルＭＩＳ型トランジスタの場合には、エクステンション拡散層を構成するＮ型の不純物イオンとして、例えば、ヒ素（Ａｓ）イオン、又はアンチモン（Ｓｂ）イオン及びビスマス（Ｂｉ）イオン等のようにヒ素イオンよりも質量数が大きい５Ｂ族元素を用いることができる。

また、第１〜第３の各実施形態において、ゲート電極１０２の側面上に直接にサイドウォール１０８を形成したが、これに代えて、ゲート電極１０２とサイドウォール１０８との間に、エクステンション注入マスクとなる酸化シリコンからなるオフセットスペーサを形成してもよい。

また、サイドウォール１０８は単層膜に限られず、例えば、断面Ｌ字状シリコン酸化膜とその上に形成されたシリコン窒化膜からなる積層膜であってもよい。

本発明に係る半導体装置及びその製造方法は、エクステンション拡散層の不純物プロファイルが急峻で浅い接合を有し且つドーズロスによる抵抗値の増大が抑制された低抵抗なエクステンション拡散層を有するＭＩＳ型のトランジスタを備えた半導体装置を実現できるという効果を有し、微細化を達成できると共に接合面が浅く且つ低抵抗な拡散層を有する半導体装置等として有用である。

（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）は半導体基板に注入されたボロンの接合深さとアニール時間との関係を示すグラフであり、（ｂ）は半導体基板に注入されたボロンの密度とアニール時間との関係を示すグラフである。 （ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一部の工程における半導体基板の表面からの深さ方向の不純物プロファイルを示し、（ａ）はイオン注入直後の不純物プロファイルを示すグラフであり、（ｂ）は極低温熱処理直後の不純物プロファイルを示すグラフであり、（ｃ）は活性化熱処理直後の不純物プロファイルを示すグラフである。 （ａ）〜（ｅ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｅ）は従来の半導体装置の製造方法を示す工程順の断面図である。

符号の説明

１００ Ｐ型半導体基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ Ｎ型チャネル拡散層
１０３Ａ Ｎ型チャネル注入層
１０４ Ｎ型ウェル拡散層
１０５ Ｐ型高濃度ソース・ドレイン拡散層
１０６ Ｐ型高濃度エクステンション拡散層
１０６Ａ Ｐ型エクステンション注入層
１０６Ｂ Ｐ型エクステンション注入アニール層
１０６ａ Ｐ型注入層
１０６ｂ Ｐ型拡散層
１０７ Ｎ型ポケット拡散層
１０７Ａ Ｎ型ポケット不純物注入層
１０７Ｂ Ｎ型ポケット注入アニール層
１０８ サイドウォール
１０９ フッ素注入層
１０９Ｂ フッ素注入アニール層

Claims (15)

1. 第１導電型の半導体領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程（ａ）と、
   前記ゲート電極をマスクとして、前記半導体領域に第２導電型の第１の不純物を注入することにより、前記半導体領域にエクステンション注入層を形成する工程（ｂ）と、
   前記工程（ｂ）の後に、前記ゲート電極をマスクとして、前記半導体領域にフッ素を注入することにより、前記半導体領域にフッ素注入層を形成する工程（ｃ）と、
   前記工程（ｃ）の後に、第１の熱処理を行なうことにより、前記半導体領域の上部に前記第１の不純物が拡散してなる第２導電型のエクステンション拡散層を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記工程（ｃ）におけるフッ素のドーズ量は１×１０¹³／ｃｍ² 以上であって、前記半導体領域がアモルファス化しないドーズ量であることを特徴とする半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   前記工程（ｃ）におけるフッ素のドーズ量は３×１０¹⁴／ｃｍ² 未満であることを特徴とする半導体装置の製造方法。
4. 請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法において、
   前記工程（ｃ）におけるフッ素の注入飛程は、前記工程（ｂ）における第１の不純物の注入飛程と同等程度であることを特徴とする半導体装置の製造方法。
5. 請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法において、
   前記工程（ｂ）は、前記ゲート電極をマスクとして、前記半導体領域に第１導電型の第２の不純物を注入することにより、前記半導体領域にポケット注入層を形成する工程を含み、
   前記工程（ｄ）では、前記第１の熱処理により、前記半導体領域の前記エクステンション拡散層の下側に前記第２の不純物が拡散してなる第１導電型のポケット拡散層を形成することを特徴とする半導体装置の製造方法。
6. 請求項１〜５のうちのいずれか１項に記載の半導体装置の製造方法は、
   前記工程（ｄ）の後に、
   前記ゲート電極の側面上に絶縁膜からなるサイドウォールを形成する工程（ｅ）と、
   前記ゲート電極及びサイドウォールをマスクとして、前記半導体領域に第２導電型の第３の不純物を注入して、前記半導体領域にソース・ドレイン注入層を形成する工程（ｆ）と、
   前記工程（ｆ）の後に、第２の熱処理を行なうことにより、前記半導体領域における前記サイドウォールの側方の領域に前記第３の不純物が拡散してなる第２導電型のソース・ドレイン拡散層を形成する工程（ｇ）とをさらに備えていることを特徴とする半導体装置の製造方法。
7. 請求項１〜６のうちのいずれか１項に記載の半導体装置の製造方法において、
   前記工程（ｄ）では、前記フッ素注入層に注入されたフッ素が点欠陥と相互作用しながら拡散することにより、前記半導体領域に導入された過剰点欠陥を除去することを特徴とする半導体装置の製造方法。
8. 請求項１〜７のうちのいずれか１項に記載の半導体装置の製造方法は、
   前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、
   前記半導体領域に極低温熱処理を行なうことにより、前記エクステンション注入層における前記第１の不純物を実質的に拡散させることなく、前記第１の不純物及びフッ素の各注入により前記半導体領域に生じる結晶ダメージを回復させる工程をさらに備えていることを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記極低温熱処理は、加熱温度が４００℃〜６００℃の熱処理であることを特徴とする半導体装置の製造方法。
10. 請求項１〜９のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｄ）における第１の熱処理は、昇温レートを約１００℃／ｓ以上で且つ降温レートを約８０℃／ｓ以上とし、加熱温度を約８５０℃〜１０５０℃とし、該加熱温度のピーク温度を最大で約１０秒間保持するか又はピーク温度を保持しない急速熱処理であることを特徴とする半導体装置の製造方法。
11. 請求項１〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）における第１の不純物は、ボロン又はインジウムであることを特徴とする半導体装置の製造方法。
12. 請求項１〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）における第１の不純物はヒ素であることを特徴とする半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ｄ）における第１の熱処理時には、前記半導体領域の上部に形成された原子空孔をフッ素が捕獲した状態で、前記エクステンション注入層の第１の不純物が拡散することを特徴とする半導体装置の製造方法。
14. 請求項１〜１３のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）における前記第１の不純物注入のドーズ量は、前記半導体領域がアモルファス化しないドーズ量であり、
    前記工程（ｂ）における第１の不純物注入と、前記工程（ｃ）におけるフッ素の注入と、前記工程（ｄ）における第１の熱処理とからなる一連の処理工程を複数回繰り返すことにより、所定の不純物濃度を前記エクステンション拡散層を形成することを特徴とする半導体装置の製造方法。
15. 第１導電型の半導体領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、
    前記半導体領域における前記ゲート電極の側方の領域に形成された第２導電型のエクステンション拡散層とを備え、
    前記エクステンション拡散層は、フッ素を含み且つ残留欠陥を含まない結晶層であることを特徴とする半導体装置。

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