JP4607850B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に係り、特に、トランジスタのゲート電極形成工程に特徴を有する半導体装置の製造方法に関する。
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗などを電気回路として結びつけ、１チップ上に集積化して形成された大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。ＬＳＩ単体の性能向上は、集積度を高めること、すなわち、素子の微細化により実現できる。
素子の微細化は、ソース・ドレイン拡散層などの拡散層を形成する際のイオン注入と、その後の熱処理（アニール）とを最適化することによって可能となる。これにより、例えば０．２μｍ以下の浅いソース・ドレイン拡散層を有するＭＯＳトランジスタの実現が可能となる。
浅い拡散層を形成するためには、イオン注入の際に不純物原子を浅く分布させることが必要である。これに加えて、その後の熱処理で不純物が深く拡散しないように、少ない熱予算を組むことも要求される。しかしながら、熱予算を低減させた場合には、結晶欠陥を充分に回復することができずに残留してしまう。
一方、ＬＳＩの不良解析を行なうと、不良のＬＳＩではセルの一部でｐｎ接合リーク電流が大きく、電荷の保持特性が著しく悪い場合がある。ｐｎ接合リーク電流が大きい場合には、転位などの結晶欠陥が存在する場合が多い。
この種の結晶欠陥は、特に、半導体基板に種々の材料が埋め込まれた領域、具体的にはトレンチキャパシタやトレンチ分離素子などの近傍に見つかることが多い。通常、異種物質（埋め込み物質）と基板半導体との熱膨張率は異なるので、異種物質が半導体基板の中に埋め込まれている場合には、温度の昇降に伴って異種物質と半導体基板との界面を中心に熱応力が発生するからである。
半導体基板の強度は、ＬＳＩの工程を経るごとに次第に低下していく。本発明者らは、その原因を調べるためにＬＳＩの工程を経た際のＳｉ基板の機械的強度（Ｓｉ強度基板）の変化およびＳｉ基板内部の最大応力（Ｓｉ基板内最大応力）の変化を調べた。その結果、Ｓｉ基板内最大応力は、ＣＶＤ法によるＳｉ3Ｎ4膜やＳｉＯ2膜の成膜工程、あるいはイオン注入後の熱処理工程を経ると増加することがわかった。
その一方、Ｓｉ基板強度は、ＬＳＩの工程を経ることに概ね単調に減少する。スリップやｐｎ接合特性に大きく影響を及ぼす欠陥は、Ｓｉ基板内最大応力がＳｉ基板強度を上回った時点で、Ｓｉ基板に塑性変形が生じることにより発生する。Ｓｉ基板強度が低下する理由は以下のように考えられる。
イオン注入を行うと、Ｓｉ基板内に点欠陥（Ｆｒｅｎｋｅｌ ｄｅｆｅｃｔ型欠陥）が形成される。こうした点欠陥は、その後の熱処理により基本的に回復するものの、その一部は結合して転位になる。
しかしながら実際には、イオン注入の工程の間にも点欠陥が合体して、点欠陥よりも大きい欠陥（欠陥クラスタ）が生じている。欠陥クラスタは、点欠陥よりもエネルギー的に安定なので、イオン注入後の熱処理を施しても回復しがたく、より大きな転位として残りやすい。こうした大きな転位が存在することによってＳｉ基板強度は低下する。
イオン注入を行うことにより最初に生じる欠陥は、ＡｓイオンがＳｉ基板に打ち込まれた瞬間に生じる空孔や格子間原子のような点欠陥である。また、イオンの運動エネルギーの一部は熱エネルギーに代わるため、点欠陥には熱エネルギーが与えられる。
この結果、空孔と格子間原子とは、わずかに移動できるようになる。これにより、準非結晶状態にあるイオン注入層のボトム付近では、空孔と格子間原子との再結合によって点欠陥の回復が多少は生じる。しかしながら、それと同時に空孔同士の結合による欠陥クラスタや、格子間原子同士の結合による欠陥クラスタも生成される。
また、イオン注入分布の裾野（基板側）部分に位置する注入されたイオンは、イオン注入中においても、基板の奥の格子間に拡散しやすい。欠陥クラスタはこうした現象によっても形成される。このようにして、点欠陥よりも大きく、エネルギー的に安定な欠陥である欠陥クラスタからなる一次欠陥が形成される。
一次欠陥とＳｉ基板強度との間には、次のような相関関係があることが判明した。すなわち、一回目のイオン注入で一次欠陥が形成された段階で、Ｓｉ基板強度はいったん低下する。しかしながら、Ｓｉ基板強度は、その後の熱処理で一次欠陥が消滅した分だけ増加する。
引き続いて２回目のイオン注入を行なうことによって、一次欠陥が再び形成され、Ｓｉ基板強度は大きく低下する。この一次欠陥は、その後の熱処理により回復する。しかしながら、一回目のイオン注入の場合とは異なって二次欠陥が存在しているため、それが核になってより大きな二次欠陥が形成される。したがって、Ｓｉ基板強度はほとんど増加しない。
このような状態で、ある一定以上の大きさの応力が加われば、二次欠陥（大きな転位）により基板強度の変位が阻害される。このため、簡単に塑性変形が起こり、さらに大きな結晶欠陥に成長してｐｎ接合リーク電流の増加などに至ることになる。
すなわち、イオン注入と熱処理とを繰り返すことによって、Ｓｉ基板強度が低下し、やがてＳｉ基板に塑性変形を起こす応力が、Ｓｉ基板内最大応力よりも小さくなる。その結果、大きな結晶欠陥が生じ、これによりｐｎ接合リーク電流が増加するなどの問題が生じる。
上述したように従来の方法では、Ｓｉ基板にイオン注入を行った後、熱処理を施したところで、Ｓｉ基板内の結晶欠陥を効果的に低減することができない。結果として、イオン注入と熱処理を繰り返すほどＳｉ基板強度が大きく低下するという問題があった。
イオン注入中にウェハステージを低温にすると、原子空孔がイオン注入中に移動するのを抑制することができる。このため、イオン注入で導入された格子間原子を原子空孔と効率よく結合させて、欠陥を消滅させることが可能となる（例えば、特許文献１参照。）。
しかしながら、通常のリソグラフィーで用いられているフォトレジストを用いて、イオン注入を行う領域以外をマスクして、−１６０℃程度のイオン注入を行なうと、図１の断面図に示すようにレジストマスク１１８にクラック１２２が生じる。この原因の１つとして、フォトレジスト中の水分が凍結して体積膨張することが判明した。レジストにクラックが生じると、マスクを形成している領域においてもイオンが注入され、ｐｎ接合特性が劣化してしまうので所望の原子特性が得られない。最悪の場合には、レジストパターン中のクラックの発生した部分で、下地絶縁膜にも同時にクラックが入るという問題が生じる。フォトレジストパターンにクラックが生じると、所望しない領域にイオンが注入されるという問題を具体的に説明するために、図１を用いて説明する。
図１には、従来のフォトレジストをマスクとして用いてイオン注入を行なう際のＣＭＯＳ−ＦＥＴの構成を表す断面図を示す。
図示するＣＭＯＳ−ＦＥＴは、次のような工程で得られる。まず、半導体基板１１１に、ｎ型ウェル１１２、ｐ型ウェル１１３、および素子分離絶縁膜１１４を形成する。こうした半導体基板１１１の上に、ゲート絶縁膜１１５を形成した後、ゲート電極またはダミーゲート電極１１６を形成する。その後、半導体基板１１１にＢまたはＢＦ2を、１×１０14〜５×１０15ｃｍ-2程度の濃度でイオン注入して、ｐ型不純物導入層１１７を形成する。しかる後に、０．５μｍ〜１．５μｍの膜厚のフォトレジスト層を形成し、露光・現像処理を行なってフォトレジストパターン１１８を得る。このレジストパターン１１８は、ｎ型不純物導入層１２０を形成するためのマスクとして用いられる。
こうしてフォトレジストマスク１１８が形成された半導体基板１１１を−１５０℃以下に冷却しつつ、図１に示すように、ＡｓまたはＳｂなどのｎ型不純物１１９を、１×１０14〜５×１０15ｃｍ-2程度の濃度でイオン注入する。半導体基板１１１を冷却した段階でフォトレジストマスク１１８に亀裂（クラック）１２２が発生し、ｎ型不純物１１９はこのクラックを通過してｐ型不純物導入層１１７にもｎ型拡散層１２１が形成されてしまう。その結果、ｐｎ接合リーク電流が２桁以上大きくなり、良好な素子特性が得られない。
ところで、前述の素子の微細化は、例えばＭＯＳ電解効果トランジスタ（ＭＯＳトランジスタ）の場合であれば、ゲート長の短縮化およびソース・ドレイン領域の薄層化により実現できる。
浅いソース・ドレイン領域を形成する方法としては、低加速イオン注入法が広く用いられている。この方法により、０．１μｍ以下の浅いソース・ドレイン領域を形成することができる。しかしながら、低加速イオン注入法で形成された不純物拡散層は、シート抵抗が１００Ω／□以上と高く、このままでは微細化による高速化は期待できない。そこで、ＬＯＧＩＣ−ＬＳＩのように高速性を要求されるデバイスにおいては、ソース・ドレイン・ゲートの抵抗を低減するためにサリサイドが用いられている。このサリサイドは、ソース・ドレイン拡散層およびゲート電極（ｎ+またはｐ+多結晶Ｓｉ）表面に、自己整合的にシリサイド膜を形成するというものである。
デュアルゲート（同一層内でシリサイド層の下地として、ｎ+多結晶Ｓｉとｐ+多結晶Ｓｉとを用いる）を採用する場合には、サリサイド構造は単にゲート電極を低抵抗化するだけでなく、工程の簡略化にも有効である。これは、サリサイド構造を用いることによって、ソース・ドレインへの不純物ドーピングの際に、同時にゲート多結晶Ｓｉへのドーピングもできるためである。これに対して、Ｗポリサイドをゲート電極として用いる場合には、ゲート電極底部の多結晶Ｓｉをｎ+／ｐ+にドーピング分けする工程と、ソース・ドレインのｎ+／ｐ+ドーピング分けとを別のタイミングで行う必要がある。したがって、リソグラフィ工程が２回、イオン注入工程が２回、レジスト除去工程が２回増加することになる。
一方、メモリＬＳＩのように高密度素子設計を要求されるデバイスでは、ＳＡＣ（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）が必要である。ＳＡＣ構造では、ソースまたはドレイン上の絶縁膜にコンタクトホールを形成する際に、ゲート電極表面を露出させてはいけない。そのためには、Ｓｉ酸化膜を反応性イオンエッチング（ＲＩＥ）で加工する際にストッパー膜として作用するＳｉ窒化物膜を、ゲート電極表面に形成する必要がある。したがって、メモリＬＳＩの場合、ＬＯＧＩＣ−ＬＳＩで用いられるサリサイドをゲート電極に適用することができない。
メモリＬＳＩにおいては、従来から不純物をドープした多結晶Ｓｉがゲート電極として用いられており、低抵抗化の必要性から、その多結晶Ｓｉ上にＷシリサイドを積層させたＷサリサイド構造が用いられている。さらに低抵抗化する場合には、多結晶Ｓｉ上に超薄膜のバリアメタルを敷き、その上にＷ膜を積層させたポリメタル構造が用いられる。ポリメタル構造は、シリサイドを多結晶Ｓｉ上に積層させた構造よりも比抵抗が低いため、より薄い膜厚で所望のシート抵抗を実現できるものの、ＬＯＧＩＣ−ＬＳＩでは、デュアルゲートが必要とされる。このため、ゲートの多結晶Ｓｉとソース・ドレインとを別のタイミングでドーピングすることが必要になり、大幅なコストアップになる。
ＬＯＧＩＣとＤＲＡＭとを混載させたＬＳＩの場合には、ＤＲＡＭでは、ソース・ドレインにサリサイドを貼り付けるとメモリーセル部でｐｎ接合リーク電流が大きくなり、保持特性が低下する。また、上述したようなＳＡＣ構造の必要性から、ゲート電極にはＷサリサイドが用いられる。一方、ＬＯＧＩＣでは、低電圧でできる限り多くの電流を流すため、ＭＯＳＦＥＴのしきい値電圧を低くする必要がある。そのために、ポリサイドの多結晶Ｓｉは、ｎチャネルＭＯＳＦＥＴではＰまたはＡｓをドープしてｎ+−Ｓｉとして用いられ、ｐチャネルＭＯＳＦＥＴではＢＦ2をイオン注入してｐ+−Ｓｉとして用いられる。
なお、ＤＲＡＭでは、ゲート電流を形成後の熱予算が大きい。このため、多結晶Ｓｉを最下層にしたゲート電極構造を用いた場合には、ゲート電極形成後の熱工程で次のような２つの問題が生じる。
第一に、Ａｓ、Ｐなどの不純物原子が多結晶ＳｉからＷシリサイドに外方拡散して、多結晶Ｓｉ中の不純物濃度が低下する。その結果、電圧を印加した際にゲート電極内に空乏層が広がって、ゲートの空乏化が生じる。したがってゲート容量は、実際のゲート絶縁膜で決まる値よりも小さくなってしまう。
第二に、多結晶Ｓｉ中のＢがゲート絶縁膜を突き抜けてＳｉ基板に達して、チャネル領域の不純物濃度分布を変化させ、その結果、ＭＯＳＦＥＴのしきい値電圧が変化する。Ｂの突き抜け（Ｂの内方拡散）は、Ｆや水素がＢと共存する場合に促進される。なお、ゲート酸化膜に窒素を添加した場合には、Ｂ−Ｎ結合が強いために多結晶Ｓｉとゲート絶縁膜との界面にＢ−Ｎ結合が形成されて、Ｂの内方拡散が抑制される。
したがって、問題は次の２つに整理される。（１）ＬＯＧＩＣ−ＬＳＩおよびメモリＬＳＩのゲート電極は二極化しているので共通化できないこと、（２）ポリサイドやポリメタル構造を用いた場合に起こる、ゲート空乏化とＢの突き抜けである。
こうした問題を解決するために、種々の方法が提案されている。例えば、半導体材料ではなく、金属材料をゲート絶縁膜上に直接形成した、いわゆるメタルゲートが挙げられる（例えば、特許文献２参照。）。メタルゲートを用いることによって、不純物の不活性化や不純物の拡散による上述の問題点は解決できるものの、精密なゲート加工が困難である。
さらに、ダミーゲートを用いる方法も提案されている。この方法においては、まず、Ｓｉ窒化膜／多結晶Ｓｉ膜からなるダミーゲートを最初に形成し、引き続いて、ソース・ドレインの形成および層間絶縁膜を形成する。その後、ダミーゲートの表面を露出させ、ダミーゲートを除去した後に、新たにメタルゲート膜を形成する。
しかしながら、ダマシンゲートＭＯＳＦＥＴでは、従来のＭＯＳＦＥＴと比較して高性能のトランジスタが実現可能であるが、製造プロセスが長くなってしまう。ＲＰＴ（ｒａｗ ｐｒｏｃｅｓｓ ｔｉｍｅ）で計算すると、Ｔｉサリサイドをソース・ドレイン・ゲートに形成した従来のトランジスタに比較して、２２Ｈ程度長くなることがわかっている。その理由は、ダマシンゲートＭＯＳＦＥＴでは、Ｓｉ3Ｎ4（Ｓｉ窒化膜）／ｐｏｌｙ−Ｓｉ／ダミーゲートを形成して、それを除去してからゲート電極材料を埋め込むというプロセスを用いているためである。ＲＰＴの短縮のためには、ダミーゲートを簡略化することが必要であり、これまでに何種類かのダミーゲートが提案されている。
しかしながら、いずれも何らかの問題を伴っている。例えば、ＳｉＯＨ（Ｈ：１０〜２０％）をダミーゲートとして用いた場合には、ソース・ドレイン工程を通過した後に、ＳｉＯ2と膜質が近づいてしまう。このため、選択エッチングが困難になる。また、スパッタカーボン膜は加工が困難であるのみならず、スパッタの際にパーティクルが多量に発生する。このため、微細パターンの形成が困難であった。しかも、熱工程を経ると、下地酸化膜上から膜はがれが起こるという問題があった。また、カーボン膜は、酸素の存在により容易に酸化されてＣＯやＣＯ2として蒸発する。したがって、ダミーゲートを加工した後に、ゲートエッチおよびソース・ドレインを酸化することが不可能であった。
なお、半導体基板にソース・ドレイン拡散領域の延長部を形成するためのイオン注入は、これまでは５ｎｍ程度の薄いシリコン酸化膜を介して行う方法が主であったが、最近では、３０ｎｍ以下の浅い接合が求められつつある。このためには、薄いシリコン酸化膜なしで不純物イオン注入することが要求される。しかしながら、上述したようなＳｉ3Ｎ4（Ｓｉ窒化膜）／ｐｏｌｙ−Ｓｉからなるダミーゲート構造においては、ソース・ドレイン拡散領域の延長部の薄いシリコン酸化膜を剥離すると、後のダミーゲート除去のためのｐｏｌｙ−Ｓｉエッチング時にチャネル部分もエッチングされてしまうという問題がある。
特開平１０−２６１５９３号公報 特開平１１−２２４９４７号公報
そこで本発明は、ダミーゲートを用いた半導体装置の製造方法において、ＲＰＴを大幅に短縮するとともに、ゲート寸法の加工精度を向上させることのできる半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明は、半導体基板上にダミーゲートを形成する工程、前記ダミーゲートをマスクとして前記半導体基板に不純物を導入して、ソース・ドレイン拡散領域を形成する工程、前記ダミーゲートの周囲に絶縁膜を形成する工程、前記ダミーゲートを除去して開口部を形成する工程、および前記開口部にゲート絶縁膜を介してゲート電極を形成する工程を具備し、前記ダミーゲートは、前記半導体基板上に、炭素と水素との原子比（Ｃ／Ｈ）が１以上であり、かつ炭素の絶対量が５０％以上である炭素過剰の組成のポリマーを塗布してポリマー膜を形成する工程、前記ポリマー膜上にフォトレジストパターンを形成する工程、および前記フォトレジストパターンを前記ポリマー膜に転写する工程により形成されることを特徴とする半導体装置の製造方法を提供する。
前記ダミーゲートを除去する工程は、酸素プラズマまたは活性酸素を用いて行なうことができる。
また、前記ダミーゲートを形成する工程の後、ソース・ドレイン拡散領域の表面層を選択的に酸化する工程を具備することができる。
さらに、前記ソース・ドレイン拡散領域を形成した後には、熱処理を行なって前記不純物を電気的に活性化する工程を具備してもよい。
前記ダミーゲートを形成する工程から、前記ダミーゲートを除去する工程までは、６００℃以下の温度で行なうことが好ましい。
前記ダミーゲートを除去する工程の後には、６００℃を越える温度で熱処理を行なうことができる。
また、前記ダミーゲートを除去する工程の後、前記６００℃を越える温度での熱処理を行なう工程の前に、前記ソース・ドレイン拡散領域の表面層にモノシリサイドを形成する工程、および前記ダミーゲートが除去された半導体基板表面にチャネル不純物を導入する工程を具備してもよい。この場合には、前記６００℃を越える温度で熱処理を行なうことによって、前記ソース・ドレイン拡散領域に導入された不純物の活性化、前記モノシリサイドのダイシリサイド化、および前記チャネル不純物の活性化の少なくとも２つを同時に行なうことができる。
さらに、前記ダミーゲートを前記半導体基板上に形成する工程の前に、薄いシリコン酸化膜を前記半導体基板上に形成する工程を具備し、前記ダミーゲートをマスクとして用いて前記半導体基板に不純物を注入する工程の前に、前記薄いシリコン酸化膜の露出領域を除去する工程を具備することもできる。
本発明の半導体装置の製造方法に用いられる前記炭素過剰組成のポリマーは、炭素の含有量が水素の含有量の１．１倍より大きく、かつポリマー中の炭素の原子比が５５％以上であることがより好ましい。
本発明の半導体装置の製造方法に用いられる前記炭素過剰の組成のポリマー膜は、５０℃／ｍｉｎ以下の昇温速度で、６００〜９００℃の熱処理に供されることが好ましい。
前記昇温速度は、１０℃／ｍｉｎであることがより好ましい。
本発明によれば、ダミーゲートを用いた半導体装置の製造方法において、ＲＰＴを大幅に短縮するとともに、ゲート寸法の加工精度を向上させることのできる半導体装置の製造方法が提供される。
以下、図面を参照して本発明の半導体装置の製造方法を詳細に説明する。
（実施例Ｉ）
（実施例Ｉ−１）
図２に、本実施例の方法でイオン注入を行なう際のＣＭＯＳ−ＦＥＴの構成を表す断面模式図を示す。
図示するＣＭＯＳ−ＦＥＴは、次のような工程で得られる。まず、半導体基板１１上に、ｎ型ウェル１２、ｐ型ウェル１３、および素子分離絶縁膜１４を形成する。こうした半導体基板１１の上に、ゲート絶縁膜１５を形成した後、ゲート電極またはダミーゲート電極１６を形成する。その後、半導体基板１１にＢまたはＢＦ2を１×１０14〜５×１０15ｃｍ-2程度の濃度でイオン注入して、ｐ型不純物導入層１７を形成する。
ｎ型不純物１９をイオン注入するためのマスク１８は、炭素が水素よりも多く含まれるポリマーを用いて、次のような手法で形成することができる。用い得るポリマーとしては、例えば、炭素が原子比で約６０％、酸素が１〜２％、水素が４０％以下のポリマーが挙げられる。また、下記化学式で表されるポリマーを用いることもできる。
Figure 0004607850
上記化学式中、ＸはＣＨ＝ＣＨ2等の架橋点を表し、ｎは整数である。
こうしたポリマーを含有する溶液を、前述の半導体基板１１上に少なくとも１つ以上のノズルから滴下し、半導体基板ウェハを回転させながら均一に塗布する等により塗布し、３００〜３５０℃でベーキングしてポリマー膜を形成する。この加熱は、酸素を含んだ雰囲気中で、３０〜６０分間行なうことが好ましい。また、ポリマー膜の膜厚は、０．５μｍ〜１．５μｍとすることが好ましい。
その後、炭素過剰の組成のポリマー膜の上に１〜３μｍの厚みのフォトレジストのパターンを形成する。
フォトレジストパターンをマスクとして、酸素イオンを用いてポリマー膜を加工した後、フォトレジストパターンをエチレングリコールまたはレジスト用のシンナーを用いて除去する。最後に、Ｎ2またはＡｒ、または真空雰囲気中で１０分以内６００〜９００℃、好ましくは６００〜８００℃の熱処理を行なって、イオン注入マスクとなるポリマーマスク１８が形成される。この熱処理時の昇温速度は、５０℃／ｍｉｎ以下であることが好ましく、１０℃／ｍｉｎ以下であることがより好ましい。このような速度で昇温することによって、最上層が硬化する前にポリマーマスクから余分なガスを放出させることができる。このため、ブリスタ（ひぶくれ状の突起）を生じることなくポリマーマスク全体を硬化することができる。また、ブリスタを発生させないために、塗布状態におけるポリマーの分子量は、５０００以上、さらには１００００以上であることが望ましい。
なお、ポリマー膜を加工する前に、こうした６００℃以上の熱処理を行なうこともできる。あるいは、熱処理は、２００〜４００℃の基板温度で、電子ビームまたはフラッシュランプを用いて行なうこともできる。この熱処理は、ポリマー膜の加工前、または加工後のいずれに施してもよいが、加工後に施した場合にはポリマー膜の寸法が体積収縮により減少するために、加工前に行なう方が好ましい。
こうしてポリマーマスク１８が形成された半導体基板１１を冷却しつつ、図２に示すように、ＡｓまたはＳｂなどのｎ型不純物１９を１×１０14〜５×１０15ｃｍ-2程度の濃度でイオン注入する。半導体基板１１を冷却する温度は、０℃以下とすることが好ましく、−１００℃以下とすることがより好ましい。最も好ましくは、半導体基板の冷却温度は−１５０℃以下である。
本実施例の場合には、半導体基板１１を冷却した状態でポリマーマスク１８に亀裂（クラック）が発生しないことが、図２の断面図から明らかである。
イオン注入を完了後は、ポリマー膜１８を酸素プラズマまたは活性な酸素を用いて除去し、９００〜１０００℃、１０〜３０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒａｍｌ Ａｎｅａｌｉｎｇ）熱処理を施す。この熱処理によって、イオン注入された不純物の活性化が行われる。なお、半導体基板表面に凹凸がある半導体基板の場合には、このＲＴＡ熱処理を行なう前に、５５０℃前後で１〜４時間の熱処理を行ってもよい。
熱処理後にｐｎ接合リーク電流を測定したところ、従来のフォトレジストマスクを用いてイオン注入を行った場合に比較して、２桁以上低減することが確認された。
（実施例Ｉ−２）
ポリマー中における炭素と水素との原子比（Ｃ／Ｈ）、炭素の絶対量、および硬化条件等を変えて、ポリマー膜のクラックを評価し、得られた結果を、下記表１にまとめる。
Figure 0004607850
表１中、ポリマー膜の表面状態が“ＯＫ”とは、クラックが全く発生しないことを表しており、わずかでもクラックが発生した場合を“ＮＧ”とした。
表１に示すように、炭素と水素との原子比が１未満の場合には、クラックが頻発することが判明した。これに対して、炭素と水素との原子比が１以上、さらには１．１以上で、炭素の絶対量が５０％以上、さらには５５％以上の場合には、クラックは確実に抑制されることが確認された。
したがって、本発明において用いられる炭素過剰の組成のポリマーは、炭素と水素との原子比（Ｃ／Ｈ）が１以上であり、かつ炭素の絶対量が５０％以上であることが望ましく、原子比が１．１以上であり、かつ炭素の絶対量が５５％以上であることがより好ましい。また硬化は、３００℃以上の条件で行なうことが好ましい。
なお、本発明は上記実施例に限定されるものではない。例えば、素子製造工程によっては、イオン注入後にポリマー膜を除去せずに熱処理を行ってもよく、本発明の技術範囲において種々変形して実施できる。
以上説明したように、本実施例によれば、半導体基板に塑性変形が起こる臨界応力が、半導体基板内の最大応力よりも大きくなる条件で、少なくともイオン注入を行うことにより、イオン注入工程に起因する半導体基板の機械的強度を効果的に防止できる半導体装置の製造方法が提供される。
また本実施例によれば、イオン注入時における半導体基板の表面を低温に保持できるので、本実施例に係る半導体装置の製造方法を容易に実施できる半導体製造装置を実現できる。
（実施例II）
以下、図面を参照して、本実施例および比較例を説明する。
（実施例II−１）
図３は、本実施例に用いられるポリマー膜の炭素と水素の原子比率を変えて加熱を行ない、耐熱性を調べた結果である。熱処理時間は１時間で、耐熱性は膜の熱分解（脱ガス）変形、膜はがれ、またはクラックが起こらない温度を可能温度にしている。ポリマー膜中には、炭素と水素以外に酸素が２％以下で存在している。
図３から明らかなように、Ｃ／Ｈ比を１以上にすることによって、８００℃以上の熱処理に対して耐えることが可能である。
（実施例II−２）
図４〜図６に本実施例のトランジスタの製造方法を示す。
まず、図４（ａ）に示す構造を作製する。こうした構造は、次のような手順で得ることができる。Ｓｉ半導体基板３１表面にドライエッチングで溝を形成した後、その内部に堆積または塗布によって絶縁膜を形成する。絶縁膜としては、Ｓｉ酸化膜を用いることができる。あるいは、Ｓｉ熱膨張係数（約３ｐｐｍ／Ｋ）に近いＳｉＮＯなどを用いてもよい。形成された絶縁膜の表面を、化学機械的研磨法（ＣＭＰ）または機械研磨法（ＭＰ）により研磨して、素子分離絶縁膜３２を形成する。
素子分離絶縁膜に挟まれた素子領域上には、ダミーゲート用の３〜１０ｎｍ程度の酸化膜３３を熱酸化により形成し、ダミーゲート３４を２００〜３００ｎｍの膜厚で酸化膜３３上に形成する。ダミーゲートは、炭素が水素よりも多く含まれるポリマー、具体的には、すでに実施例Ｉで説明したポリマーを用いて、前述と同様にして形成することができる。
こうしたポリマーを含有する溶液を、酸化膜３３が形成された半導体基板３１上に少なくとも１つ以上のノズルを利用して滴下法、および半導体基板の回転等により塗布し、３００〜３５０℃で加熱することによりポリマー膜を形成する。この加熱は、酸素を含んだ雰囲気中で３０〜６０分間行なうことが好ましい。
次いで、得られたポリマー膜上にフォトレジストパターンまたはＥＢレジストマスクを形成して、露光を施す。さらに、酸素プラズマを用いたＲＩＥ（反応性イオンエッチング）によりポリマー膜を加工した後、フォトレジストパターンを除去する。最後に、Ｎ2またはＡｒまたは真空雰囲気中で１０分以内６００〜８００℃、好ましくは６００〜９００℃の熱処理を行なって、ダミーゲートパターン３４が形成される。この熱処理時の昇温速度は、５０℃／ｍｉｎ以下であることが好ましく、１０℃／ｍｉｎ以下であることがより好ましい。このような速度で昇温することによって、最上層が硬化する前にポリマーマスクから余分なガスを放出させることができる。このため、ブリスタ（ひぶくれ状の突起）を生じることなくポリマーマスク全体を硬化することができる。また、ブリスタを発生させないために、塗布状態におけるポリマーの分子量は、５０００以上、さらには１００００以上であることが望ましい。
なお、ポリマー膜を加工する前に、こうした６００℃以上の熱処理を行なうこともできる。特に、ポリマー膜の体積収縮による寸法の減少を避けるために、ダミーゲートは、こうして形成することが好ましい。
あるいは、熱処理は、２００〜４００℃の基板温度で、電子ビームまたはフラッシュランプを用いて行なうこともできる。この熱処理は、ポリマー膜の加工前、または加工後のいずれに施してもよいが、加工後に施した場合にはポリマー膜の寸法が体積収縮により減少するために、加工前に行なう方が好ましい。
場合によっては、このポリマー膜上にＳＯＧのような膜を介在させて、ポリマー膜を加工する際にエッチング選択比を大きくしてもよい。
このダミーゲートパターン３４をマスクとして用いて、Ａｓ、Ｓｂ，Ｉｎ、ＢおよびＰなどのイオンを注入して、ソース・ドレインの延長部３５をＳｉ半導体基板３１に形成する。延長部３５は、プラズマドーピングまたは気相拡散の方法を用いて形成することもできる。さらに、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて８００〜９００℃で３０秒以下の熱処理を施して、電気的な活性化を行う。
次いで、図４（ｂ）に示すような構造を作製する。まず、Ｓｉ窒化膜またはＳｉ窒化酸化膜からなる側壁絶縁膜３６を、ダミーゲート３４の側壁に５〜３０ｎｍの厚みで形成する。この側壁絶縁膜３６とダミーゲート３４との間には、ダミーゲート除去時に側壁絶縁膜が横方向に後退しないように、１０ｎｍ以下の酸化膜（図示せず）が介在していることが望まれる。
その後、イオン注入またはプラズマドーピングまたは気相拡散の方法を用いてソース・ドレインの深い部分３７を、Ｓｉ半導体基板３１に形成する。電気的な活性化は、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理を施すことにより行うことができる。
こうして形成されたソース・ドレインの深い部分３７における活性化不純物濃度を高めるために、電子ビームを用いて１０００℃以上で１秒間の熱処理を行なってもよい。あるいは、紫外線領域の波長を有するレーザー、水銀ランプまたはキセノンランプを用いて、同様の条件で熱処理を行うことにより、活性化不純物濃度を高めることもできる。
ソース・ドレイン拡散層形成後、第１の層間絶縁膜３８および第２の層間絶縁膜３９を順次形成する。第１の層間絶縁膜３８および第２の層間絶縁膜３９は、それぞれＳｉ窒化膜およびＳｉ酸化膜を、ＣＶＤ法により堆積することによって形成することができる。
その後、第１および第２の層間絶縁膜３８および３９をＣＭＰにより平坦し、図４（ｃ）に示すようにダミーゲート３４の表面を露出させる。
次いで、酸素プラズマまたは活性な酸素を用いて、図５（ａ）に示すようにダミーゲート３４を除去する。さらに、下地のＳｉ半導体基板３１に結晶欠陥を形成しないように、薄い酸化膜３３をエッチング除去して、開口部３４’を形成する。
その後、図５（ｂ）に示すように、開口部３４’にチャネル不純物イオン４０をイオン注入して、ドーピング層４１を形成する。例えば、Ａｓ、Ｓｂ、Ｉｎ、ＢおよびＧｅなどのイオンを、５〜５０ｋｅＶ、１×１０10〜１×１０14ｃｍ-2の条件で注入することができる。この際、半導体基板を冷却しつつ低温でイオン注入を行なうと、原子空孔の集合化を抑制することができる。したがって、熱処理により完全に結晶欠陥を回復することが可能となる。具体的には、−６０℃以下、さらには−１００℃以下になるように半導体基板を冷却しながらイオン注入を行うことがより好ましい。
次いで、図５（ｃ）に示すように、チャネル上の酸化膜などの絶縁膜を、希釈したフッ酸または希釈したフッ化アンモニウムまたはこれらの混合液により除去する。
その後、１ｎｍ以下の酸化膜３３”を、酸素ラジカルまたはオゾンを用いて開口部の半導体表面に形成する。さらに、図６（ａ）に示すように、Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜４２、金属導電性の膜４３、および金属膜４４を順次形成する。Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜４２としては、Ｔａ2Ｏ5、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2およびＹ2Ｏ3などを用いることができる。このような大きな比誘電率を有する絶縁膜４２は、ＳｉＯxＮy膜を２〜３ｎｍの膜厚で半導体基板表面に堆積することによって形成することもできる。あるいは窒素ラジカルなどを用いて、５００℃以下の温度で酸化膜の表面を窒化することによって、絶縁膜４２を形成してもよい。
金属導電性の膜４３は、ゲートの仕事関数を決定する金属窒化物などを用いて、１０ｎｍ以下の膜厚で堆積することができる。
多結晶金属材料は、結晶面によって仕事関数が変化するという性質を有している。このため、３０ｎｍ以下の微小な結晶粒の多結晶金属、またはアモルファスの導電性材料を用いることが好ましい。
仕事関数を決める材料としては、具体的には、Ｔａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、金属炭化物、金属ホウ化物、金属−Ｓｉ窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などが挙げられる。Ｔｉ窒化物は、Ｔｉと窒素との組成比が１：１の場合には、仕事関数が４．６ｅＶ程度である。こうしたＴｉ窒化物の仕事関数は、結晶面方位を制御して、仕事関数の低い面方位になるように制御することによって４．５ｅＶ以下に設定することが可能である。あるいは、ＴｉＮにＣを添加してアモルファスにする場合には、その組成を制御することにより仕事関数を４．５ｅＶ以下に設定することもできる。
望ましくは、これらの材料とゲート絶縁膜との熱的な安定性のために、導電率を５０％以上低下させない範囲内で酸素を添加するのが有効である。またこれらの電極材料は、Ｔａ酸化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｃｅ酸化物との界面の熱的な安定性も優れている。
続いてＡｌやＷなどの比抵抗が低い金属膜４４を堆積し、ＣＭＰまたはＭＰを用いて平坦化しながらエッチングを行なって、図６（ｂ）に示すようにゲート電極４４’を完成させる。
なお、ソース・ドレイン領域を低抵抗化する必要がある場合には、ダミーゲート３４をマスクとして用いて、ＣｏＳｉ2、ＴｉＳｉ2などの金属シリサイドを、ソース・ドレイン領域に形成してもよい。拡散層３７の深さが１００ｎｍ以下の場合には、シリサイドで侵食される層をｐｎ接合から５ｎｍ以上遠ざけることが望まれる。例えば、Ｓｉ層、Ｓｉ−Ｇｅ層またはＳｉ−Ｇｅ−Ｃ層をソース・ドレインレイン領域上にエピタキシャル成長させるなどの手法によって、これを達成することができる。
（実施例II−３）
図７〜図９に、本実施例のトランジスタの製造方法を示す。前述の実施例（II−２）と異なる点は、ダミーゲートを形成した後に、半導体表面だけ酸化または酸化膜を成長させる点である。
まず、図７（ａ）に示す構造を作製する。こうした構造は、次のような手順で得ることができる。Ｓｉ半導体基板３１表面にドライエッチングで溝を形成した後、その内部に堆積または塗布によって絶縁膜を形成する。絶縁膜としては、Ｓｉ酸化膜を用いることができる。あるいは、Ｓｉ熱膨張係数（約３ｐｐｍ／Ｋ）に近いＳｉＮＯなどを用いてもよい。形成された絶縁膜の表面を、化学機械的研磨法（ＣＭＰ）または機械研磨法（ＭＰ）により研磨して、素子分離絶縁膜３２を形成する。
素子分離絶縁膜に挟まれた素子領域上には、ダミーゲート用の３〜１０ｎｍ程度の酸化膜３３を熱酸化により形成し、ダミーゲート３４を２００〜３００ｎｍの膜厚で酸化膜３３上に形成する。ダミーゲートは、炭素が水素よりも多く含まれるポリマー具体的には、すでに実施例Ｉで説明したポリマーを用いて、前述の実施例（II−２）と同様にして形成することができる。
場合によっては、前記ポリマー膜上にＳＯＧのような膜を介在させて、ポリマー膜を加工する際にエッチング選択比を大きくしてもよい。
その後、所定の条件でＳｉ基板表面のみを選択的に酸化して、ダミーゲートの絶縁膜より大きな膜厚を有する酸化膜また酸窒化膜３３’を形成する。具体的には、図１０に示す斜線の範囲の酸化条件を用いることができる。典型的な酸化温度は７５０℃から９００℃で、水蒸気と水素の比率（Ｈ2Ｏ／Ｈ2）は１００ｐｐｍから５０％の範囲で行う。
このダミーゲートパターン３４をマスクとして用いて、Ａｓ、Ｓｂ，Ｉｎ、ＢおよびＰなどのイオンを注入して、ソース・ドレインの延長部３５をＳｉ半導体基板３１に形成する。延長部３５は、プラズマドーピングまたは気相拡散の方法を用いて形成することもできる。さらに、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて８００〜９００℃で３０秒以下の熱処理を施して、電気的な活性化を行う。
次いで、図７（ｂ）に示すような構造を作製する。まず、Ｓｉ窒化膜またはＳｉ窒化酸化膜からなる側壁絶縁膜３６を、ダミーゲート３４の側壁に５〜３０ｎｍの厚みで形成する。この側壁絶縁膜３６と前述のダミーゲートとの間には、ダミーゲート除去時に側壁絶縁膜が横方向に後退しないように、１０ｎｍ以下の酸化膜（図示せず）が介在していることが好ましい。
その後、イオン注入またはプラズマドーピングまたは気相拡散の方法を用い、ソース・ドレインの深い部分３７を、Ｓｉ半導体基板３１に形成する。電気的な活性化は、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理の熱処理を施すことにより行なうことができる。
こうして形成されたソース・ドレインの深い部分３７における活性化不純物濃度を高めるために、電子ビームを用いて１０００℃以上で１秒以下の熱処理を行なってもよい。あるいは、紫外領域の波長を有するレーザー、水銀ランプまたはキセノンランプを用いて、同様の条件で熱処理を行なうことにより、活性化不純物の濃度を高めることもできる。
ソース・ドレイン拡散層形成後、第１の層間絶縁膜３８および第２の層間絶縁膜３９を順次形成する。第１の層間絶縁膜３８および第２の層間絶縁膜３９は、それぞれＳｉ窒化膜およびＳｉ酸化膜を、ＣＶＤ法により堆積することによって形成することができる。
その後、第１および第２の層間絶縁膜３８および３９をＣＭＰにより平坦し、図７（ｃ）に示すようにダミーゲート３４の表面を露出させる。
次いで、酸素プラズマまたは活性な酸素を用いて、図８（ａ）に示すようにダミーゲート３４を除去する。最後に、下地のＳｉ半導体基板３１に結晶欠陥を形成しないように、薄い酸化膜３３をエッチング除去して、開口部３４’を形成する。
その後、図８（ｂ）に示すように開口部３４’にチャネル不純物イオン４０をイオン注入して、ドーピング層４１を形成する。例えば、Ａｓ、Ｓｂ、Ｉｎ、ＢおよびＧｅなどのイオンを、５〜５０ｋｅＶ、１×１０10〜１×１０14ｃｍ-2の条件で注入することができる。この際、半導体基板を冷却しつつ低温でイオン注入を行なうと、原子空孔の集合化を抑制することができる。したがって、熱処理により完全に結晶欠陥を回復することが可能となる。具体的には、−６０℃以下、望ましくは−１００℃以下になるように半導体基板を冷却しながらイオン注入を行うことが望ましい。また、前述と同様の理由から、半導体基板に対して垂直、または垂直から５°以内のほぼ垂直方向からイオン注入を行なうことが好ましい。さらに、上述したような手法によって、水素の混入を抑制することができる。
次いで、図８（ｃ）に示すように、チャネル上の酸化膜などの絶縁膜を、希釈したフッ酸または希釈したフッ化アンモニウムまたはこれらの混合液により除去する。
その後、１ｎｍ以下の酸化膜３３”を、酸素ラジカルまたはオゾンを用いて開口部の半導体表面に形成する。さらに、図９（ａ）に示すように、Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜４２、金属導電性の膜４３、および金属膜４４を順次形成する。Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜４２としては、Ｔａ2Ｏ5、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2、およびＹ2Ｏ3などを用いることができる。このような大きな比誘電率を有する絶縁膜４２は、ＳｉＯxＮy膜を２〜３ｎｍの膜厚で半導体基板表面に堆積することによって形成することもできる。あるいは、窒素ラジカルなどを用いて、５００℃以下の温度で酸化膜の表面を窒化することによって、絶縁膜４２を形成してもよい。
金属導電性の膜４３は、ゲートの仕事関数を決定する金属窒化物などを用いて１０ｎｍ以下の膜厚で堆積することができる。
多結晶金属材料は、結晶面によって仕事関数が変化するという性質を有している。このため、３０ｎｍ以下の微小な結晶粒の多結晶金属、またはアモルファスの導電性材料をバリアメタル膜として用いることが好ましい。
仕事関数を決める材料としては、具体的には、Ｔａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、金属炭化物、金属ホウ化物、金属−Ｓｉ窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などが挙げられる。Ｔｉ窒化物は、Ｔｉと窒素との組成比が１：１の場合には、仕事関数が４．６ｅＶ程度である。こうしたＴｉ窒化物の仕事関数は、結晶面方位を制御して、仕事関数の低い面方位になるように制御することによって４．５ｅＶ以下に設定することが可能である。あるいは、ＴｉＮにＣを添加してアモルファスにする場合には、その組成を制御することにより仕事関数を４．５ｅＶ以下に設定することもできる。
望ましくは、これらの材料とゲート絶縁膜との熱的な安定性のために、導電率を５０％以上低下させない範囲内で酸素を添加するのが有効である。またこれらの電極材料は、Ｔａ酸化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｃｅ酸化物との界面の熱的な安定性も優れている。
続いてＡｌやＷなどの比抵抗が低い金属膜４４を堆積し、ＣＭＰまたはＭＰを用いて平坦化しながらエッチングを行なって、図９（ｂ）に示すようにゲート電極４４’を完成させる。
なお、ソース・ドレイン領域を低抵抗化する必要がある場合には、ダミーゲート３４をマスクとして用いて、ＣｏＳｉ2、ＴｉＳｉ2などの金属シリサイドを、ソース・ドレイン領域に形成してもよい。拡散層３７の深さが１００ｎｍ以下の場合には、シリサイドで侵食される層をｐｎ接合から５ｎｍ以上遠ざけることが望まれる。例えば、Ｓｉ層、Ｓｉ−Ｇｅ層またはＳｉ−Ｇｅ−Ｃ層をソース・ドレインレイン領域上にエピタキシャル成長させるなどの手法によって、これを達成することができる。
（比較例II−１）
図１１および図１２に、比較例として、従来法によるダミーゲートを用いたトランジスタの製造方法を示す。
まず、図１１（ａ）に示す構造を作製する。こうした構造は、次のような手順で得ることができる。Ｓｉ半導体基板５１表面にドライエッチングで溝を形成した後、その内部に堆積または塗布によって絶縁膜を形成する。絶縁膜としては、Ｓｉ酸化膜を用いることができる。あるいは、Ｓｉの熱膨張係数（約３ｐｐｍ／Ｋ）に近いＳｉＮＯなどを用いてもよい。形成された絶縁膜の表面を、化学機械的研磨法（ＣＭＰ）または機械研磨法（ＭＰ）により研磨して、素子分離絶縁膜５２を形成する。
素子分離絶縁膜に挟まれた素子領域上には、ダミーゲート用の３〜１０ｎｍ程度の酸化膜５３を熱酸化により形成し、その上にはダミーゲート用の膜を形成する。ダミーゲート用の膜は、例えば、Ｓｉ窒化膜／アモルファスＳｉまたはＳｉ窒化膜／ｐｏｌｙ−Ｓｉを堆積して形成することができる。こうして形成されたダミーゲート用の膜を、異方性エッチングにより加工して、ゲートと同じパターン５４を形成する。図１１（ａ）においては、５４ａがアモルファスＳｉまたはｐｏｌｙ−Ｓｉであり、５４ｂがＳｉ酸化膜である。
このダミーゲートは、後で形成する層間絶縁膜の平坦化研磨プロセスを考慮して積層されている。すなわち、層間絶縁膜より研磨速度の遅い膜を表面層に形成し、下層には薄い絶縁膜５３に対してエッチングの選択比が大きいＳｉ系の膜を設置している。
ダミーゲートパターン５４を形成した後、熱酸化により多結晶Ｓｉの側壁部が酸化され、ソース・ドレイン部の酸化膜５３’は厚膜化する。このダミーゲートパターン５４をマスクとして用いて、イオン注入、プラズマドーピングまたは気相拡散の方法を用いて、ソース・ドレインの延長部５５を形成する。さらに、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理を施して、電気的な活性化を行う。
次いで、図１１（ｂ）に示すような構造を作製する。まず、Ｓｉ窒化膜またはＳｉ窒化酸化膜からなる側壁絶縁膜５６を、ダミーゲート５４の側壁に５〜３０ｎｍの厚みで形成する。この側壁絶縁膜５６とダミーゲートとの間には、ダミーゲート除去時に側壁絶縁膜が横方向に後退しないように、１０ｎｍ以下の酸化膜（図示せず）が介在していることが好ましい。
その後、イオン注入またはプラズマドーピングまたは気相拡散の方法を用いてソース・ドレインの深い部分５７を、Ｓｉ半導体基板５１に形成する。電気的な活性化は、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理を施すことにより行うことができる。
こうして形成されたソース・ドレインの深い部分５７における活性化不純物濃度を高めるために、電子ビームを用いて１０００℃以上で１秒間の熱処理を行なってもよい。あるいは、紫外線領域の波長を有するレーザー、水銀ランプまたはキセノンランプを用いて、同様の条件で熱処理を行うことにより、活性化不純物濃度を高めることもできる。
ソース・ドレイン拡散層形成後に、Ｓｉ窒化膜のような第１の層間絶縁膜５８と、Ｓｉ酸化膜のような第２の層間絶縁膜５９を、ＣＶＤ法により形成する。
その後、第１および第２の層間絶縁膜５８および５９をＣＭＰにより平坦して図１１（ｃ）に示すようにダミーゲート５４の表面を露出させる。
次いで、図１２（ａ）に示すように、Ｓｉ窒化膜５４ｂを加熱したリン酸により除去する。続いて、図１２（ｂ）に示すように、ＣＦ4／Ｏ2混合ガスを用いた化学的ドライエッチングによってＳｉ膜５４ａを除去し、さらに、ダミーゲート下の薄い酸化膜５３を、希釈したフッ酸または希釈したフッ化アンモンまたはこれらの混合液を用いて除去する。
図１２（ｃ）には、ゲート絶縁膜５３”を熱酸化により新たに形成した状態を示す。従来の製造方法では、ダミーゲートの成膜には多結晶Ｓｉ膜のＣＶＤとＳｉ窒化膜のＣＶＤとが必要なので、合計１０ｈ程度のＲＰＴになっている。またダミーゲートを除去する際には、Ｓｉ窒化膜の除去に約１ｈ、多結晶Ｓｉ膜の除去には、約１ｈ要する。
比較例の結果から明らかなように、本発明による炭素含有量が多いダミーゲートを用いることによってＲＰＴが約１０Ｈ短縮されるため、製造効率を大幅に向上させることができる。また、ゲート寸法の加工精度は、ｐｏｌｙ−Ｓｉを加工する場合に比較して１０％以上向上する。
（実施例III）
以下、図面を参照しながら、本実施例および従来例を説明する。
（従来例III−１）
図１３〜図１５に、従来法によるダミーゲートを用いたトランジスタの製造方法を示す。
まず、図１３（ａ）に示す構造を作製する。こうした構造は、次のような手順で得ることができる。Ｓｉ半導体基板７１表面にドライエッチングで溝を形成した後、その内部に堆積または塗布によって絶縁膜を形成する。絶縁膜としては、Ｓｉ酸化膜を用いることができる。あるいは、Ｓｉの熱膨張係数（約３ｐｐｍ／Ｋ）に近いＳｉＮＯなどを用いてもよい。形成された絶縁膜の表面を、化学機械的研磨法（ＣＭＰ）または機械研磨法（ＭＰ）により研磨して、素子分離絶縁膜７２を形成する。
素子分離絶縁膜に挟まれた素子領域上には、ダミーゲート用の３〜１０ｎｍ程度の酸化膜７３を熱酸化により形成し、その上にはダミーゲート用の膜を形成する。ダミーゲート用の膜は、例えば、Ｓｉ窒化膜／アモルファスＳｉまたはＳｉ窒化膜／ｐｏｌｙ−Ｓｉを堆積して形成することができる。こうして形成されたダミーゲート用の膜を、異方性エッチングにより加工して、ゲートと同じパターン９０を形成する。図１３（ａ）においては、９０ａがアモルファスＳｉまたはｐｏｌｙ−Ｓｉであり、９０ｂがＳｉ酸化膜である。
このダミーゲートは、後で形成する層間絶縁膜の平坦化研磨プロセスを考慮して積層されている。すなわち、層間絶縁膜より研磨速度の遅い膜を表面層に形成し、下層には薄い絶縁膜７３に対してエッチングの選択比が大きいＳｉ系の膜を設置している。
ダミーゲートパターン９０を形成した後、熱酸化により多結晶Ｓｉ９０ａの側壁部を酸化し、ソース・ドレイン部の酸化膜７３を厚膜化してもよい。このダミーゲートパターン９０をマスクとして用いて、イオン注入、プラズマドーピングまたは気相拡散の方法を用いて、ソース・ドレインの延長部７５を形成する。さらに、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理を施して、電気的な活性化を行う。
次いで、図１３（ｂ）に示すような構造を作製する。まず、Ｓｉ窒化膜またはＳｉ窒化酸化膜からなる側壁絶縁膜７６を、ダミーゲート９０の側壁に５〜３０ｎｍの厚みで形成する。その後、イオン注入またはプラズマドーピングまたは気相拡散の方法を用いて、ソース・ドレインの深い部分７７を、Ｓｉ半導体基板７１に形成する。電気的な活性化は、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理を施すことにより行うことができる。
続いて、フッ酸処理などでソース・ドレイン部の酸化膜７３を除去する。次いで、抵抗率が２０Ωｃｍ程度あるいはそれ以下の抵抗率を有しシリサイドを形成可能な金属を全面に堆積して金属膜を形成する。具体的には、Ｃｏ膜などを、スパッタ法により１０〜２０ｎｍ程度の膜厚で堆積する。このとき、Ｃｏ等のようなシリコン酸化膜を還元しない金属を用いる場合は、Ｃｏ膜の上にさらにＴｉ等シリコン酸化膜を還元できる金属を堆積することが望ましい。後の熱工程でＴｉがＣｏ膜中を拡散することによって、ＣｏとＳｉ基板と界面の除去しきれなかったシリコン酸化膜を還元することができるためである。
また、Ｃｏ表面、あるいはその上に堆積したＴｉ膜などが後の窒素雰囲気中の熱処理で窒化されるのを防止するため、窒素等に対するバリア膜を全面に堆積してもよい。バリア膜としては、例えばＴｉＮ膜を用いることができる。
その後、例えば窒素雰囲気中で熱処理を行なうことにより、Ｓｉが露出しているソース・ドレイン上に堆積されたＣｏのみがシリサイド反応を起こして、このソース・ドレイン上のみにモノシリサイド層が選択的に形成される。
この熱処理の温度は、堆積された金属に応じて決定することができるが、例えばＣｏの場合には、５００℃程度の熱処理でＣｏモノシリサイドが形成される。一方、素子分離絶縁膜７２、側壁絶縁膜７６、およびダミーゲート９０上部のＳｉ窒化膜９０ｂの上に堆積されたＣｏはシリサイド反応を起こさずに未反応のまま残る。このような未反応のＣｏは、硫酸と過酸化水素水の混合液などを用いて選択的に除去することができる。これにより、図１３（ｃ）に示すようにソース・ドレイン上のみに選択的にＣｏモノシリサイド７８ａが形成される。その後、８００℃程度の熱処理を加えることで、Ｃｏモノシリサイド７８ａは、Ｓｉと反応してＣｏダイシリサイド７８ｂとなる。
続いて、Ｓｉ酸化膜などの層間絶縁膜７９をＣＶＤ法等により形成する。この際、Ｓｉ窒化膜のようなＣｏの拡散を抑制する膜を２０ｎｍ程度に薄く堆積してから、層間絶縁膜を形成してもよい。
さらに、ＣＭＰ等により層間絶縁膜７９の表面を平坦化して、図１４（ａ）に示すように、ダミーゲート９０の表面を露出させた後、Ｓｉ窒化膜９０ｂを加熱したリン酸により除去して、図１４（ｂ）に示すようにＳｉ膜９０ａを露出させる。
続いて、ＣＦ4／Ｏ2混合ガスを用いた化学的ドライエッチングによってＳｉ膜９０ａを除去する。その後、図１４（ｃ）に示すように、ダミーゲート９０下の薄い酸化膜７３を、希釈したフッ酸または希釈したフッ化アンモンまたはこれらの混合液を用いて除去して、開口部９０’を形成する。
その後、１ｎｍ以下の酸化膜８１を開口部９０’の表面に形成する。さらに、Ｓｉ酸化膜よりも比誘電率が大きな絶縁膜８２、および金属導電性の膜８３を堆積する。絶縁膜８２としては、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、およびＣｅＯ2などを用いることができる。また、金属導電性の膜８３は、ゲートの仕事関数を決定するものであり、金属窒化物などを用いて１０ｎｍ以下の膜厚で形成することができる。金属導電性の膜８３の上には、ＡｌやＷなどの比抵抗の低い金属膜を堆積する。この金属膜を、ＣＭＰまたはＭＰを用いて平坦化しながらエッチングを行なって、図１５に示すように、ゲート電極８４を完成させる。
上述の製造方法では、ダミーゲート９０を成膜するために、多結晶Ｓｉ膜９０ａのＣＶＤとＳｉ窒化膜９０ｂのＣＶＤとを行なっているので、合計１０ｈ程度のＲＰＴになっている。またダミーゲート９０を除去する際には、Ｓｉ窒化膜９０ｂの除去に約１ｈ、多結晶Ｓｉ膜９０ａの除去に約１ｈが必要である。
なお、上述した従来例では、ソース・ドレインの延長部７５を形成する際には、酸化膜７３を介してイオン注入を行っているが、３０ｎｍ以下の延長部の接合深さを実現するには、酸化膜７３を介さずにイオン注入することが望ましい。しかしながら、従来例のＳｉ窒化膜／ｐｏｌｙ−Ｓｉのダミーゲート構造では次のような問題が生じるために不可能である。それは、ダミーゲート形成後に水で希釈したフッ酸などによりソース・ドレイン上の酸化膜７３を除去した場合には、図１６に示されるように、ダミーゲートであるｐｏｌｙ−Ｓｉ９０ａの下層においても、酸化膜７３もゲートエッジの部分が除去されてしまう。このゲートエッジの部分は、エッチングストッパーとなる下層の酸化膜７３が除去されたことになる。したがって、ダミーゲートとしてのｐｏｌｙ−Ｓｉ９０ａをエッチングにより除去する際には、ゲートエッジの部分において、図１７に示すようにＳｉ基板７１がエッチングされた領域９１が形成される。これによって、トランジスタ形成が不可能になる。
（実施例III−１）
図１８〜図２０に、本実施例のトランジスタの製造方法を示す。
まず、図１８（ａ）に示す構造を作製する。こうした構造は、次のような手順で得ることができる。Ｓｉ半導体基板７１表面にドライエッチングで溝を形成した後、その内部に堆積または塗布によって絶縁膜を形成する。絶縁膜としては、Ｓｉ酸化膜を用いることができる。あるいは、Ｓｉ熱膨張係数（約３ｐｐｍ／Ｋ）に近いＳｉＮＯなどを用いてもよい。形成された絶縁膜の表面を、化学機械的研磨法（ＣＭＰ）または機械研磨法（ＭＰ）により研磨して、素子分離絶縁膜７２を形成する。
素子分離絶縁膜に挟まれた素子領域上には、ダミーゲート用の３〜１０ｎｍ程度の酸化膜７３を熱酸化により形成し、ダミーゲート７４を２００〜３００ｎｍの膜厚で酸化膜７３上に形成する。ダミーゲートは７４、炭素が水素よりも多く含まれるポリマーを用いて、すでに実施例IIにおいて説明したような手法で形成することができる。場合によっては、ポリマー膜上にＳＯＧのような膜を介在させて、ポリマー膜を加工する際にエッチング選択比を大きくしてもよい。
このダミーゲートパターン７４をマスクとして用いて、Ａｓ、Ｓｂ，Ｉｎ、ＢまたはＰなどのイオン注入を行なうことにより、図１８（ｂ）に示すようにソース・ドレインの延長部７５が形成される。
なお、従来の方法では、イオン注入後には、６００℃より高温の熱工程、例えば１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理で行なうことによりソース・ドレインの延長部が形成される。これに対して、本実施例の方法では、Ａｓ、Ｓｂ，Ｉｎ、Ｂ、Ｐなどのイオン注入を行った後は６００℃を越える高温での熱処理を行わないことが好ましい。これによって、工程を簡略化するとともに、より浅い接合を形成することが可能となった。本実施例の方法において熱処理を施す場合には、イオン注入によりアモルファス化したＳｉ基板の結晶性を回復させるために、６００℃以下の熱工程を行うにとどめておくことが望まれる。
また、３０ｎｍ以下の延長部接合深さを実現するには、酸化膜７３を介さずにイオン注入することが望ましい。これを達成するためには、図１８（ｃ）に示すように、ソース・ドレイン領域上の酸化膜７３を、水で希釈したフッ酸などで除去した後にイオン注入を行なって、ソース・ドレインの延長部７５を形成する。ソース・ドレイン領域上の酸化膜７３を除去すると、図１８（ｃ）に示されるようにダミーゲート７４の下層部分においても、酸化膜７３ゲートエッジの部分が除去される。
なお、従来の方法においては、上述したようにトランジスタの形成が不可能になるので、ソース・ドレイン領域上の酸化膜７３を除去することはできなかったが、本発明の方法においては、何等問題は生じない。特定の材料によりダミーゲートを形成していることに起因するものであり、これに関しては後に詳細に説明する。
次いで、図１９（ａ）に示すような構造を作製する。まず、Ｓｉ窒化膜またはＳｉ窒化酸化膜からなる側壁絶縁膜７６を、ダミーゲート７４の側壁に５〜３０ｎｍの厚みで形成する。しかる後に、Ａｓ、Ｓｂ，Ｉｎ、Ｂ、またはＰなどのイオン注入を行って、ソース・ドレインの深い部分７７を形成する。
なお、従来の方法では、イオン注入後には、６００℃より高温の熱工程、例えば１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理で行うことにより、ソース・ドレインの深い部分が形成されていた。これに対して本実施例の方法では、Ａｓ、Ｓｂ，Ｉｎ、Ｂ、またはＰなどのイオン注入を行なった後には、６００℃より高温の熱工程は行なわないことが望ましい。これによって、工程を簡略化することが可能になる。本実施例の方法において熱処理を施す場合には、イオン注入によりアモルファス化したＳｉ基板の結晶性を回復させるために、６００℃以下の熱処理を行うにとどめておくことが望まれる。
ソース・ドレイン拡散領域を形成後には、フッ酸処理などを施して、ソース・ドレイン部の酸化膜７３または自然酸化膜を除去する。次いで、抵抗率が２０Ωｃｍ程度あるいはそれ以下の抵抗率を有しシリサイドを形成可能な金属を全面に堆積して金属膜を形成する。具体的には、Ｃｏ膜などを、スパッタ法により１０〜２０ｎｍ程度の膜厚で堆積する。このとき、Ｃｏ等のようなシリコン酸化膜を還元しない金属を用いる場合は、Ｃｏ膜の上にさらにＴｉ等シリコン酸化膜を還元できる金属を堆積することが望ましい。後の熱工程でＴｉがＣｏ膜中を拡散することによって、ＣｏとＳｉ基板と界面の除去しきれなかったシリコン酸化膜を還元することができるためである。
また、Ｃｏ表面、あるいはその上に堆積したＴｉ膜などが後の窒素雰囲気中の熱処理で窒化されるのを防止するため、窒素等に対するバリア膜を全面に堆積してもよい。バリア膜としては、例えばＴｉＮ膜を用いることができる。
その後、例えば、窒素雰囲気中で熱処理を行なうことにより、Ｓｉが露出しているソース・ドレイン上に堆積されたＣｏのみがシリサイド反応を起こして、このソース・ドレイン上のみにモノシリサイド層が選択的に形成される。
この熱処理の温度は堆積された金属により異なるが、例えばＣｏの場合には、５００℃程度の熱処理でＣｏモノシリサイドが形成される。一方、素子分離絶縁膜７２、側壁絶縁膜７６、およびダミーゲート７４上に堆積されたＣｏはシリサイド反応を起こさずに未反応のまま残る。このような未反応のＣｏは、硫酸と過酸化水素水との混合液などを用いて選択的に除去することができる。これにより、図１９（ｂ）に示すように、ソース・ドレイン上のみに選択的にＣｏモノシリサイド７８ａが形成される。
続いて、８００℃程度の熱工程を加えることで、Ｃｏモノシリサイド７８ａは基板のＳｉと反応して、比抵抗が２０μΩ／ｃｍ程度の低抵抗なＣｏダイシリサイドが形成される。
また、延長部領域やソース・ドレインの深い部分の活性化を行なわなかった場合、具体的には、６００℃以下の熱処理のみ行った場合には、本工程においてそれらの活性化も同時に行うことができる。なお、本実施例の方法においては、Ｃｏモノシリサイド７８ａをＣｏダイシリサイドにする８００℃程度の熱工程は省略してもよい。それは、後のチャネル形成の熱工程において行うこともできるためである。
続いて、Ｓｉ酸化膜などの層間絶縁膜７９をＣＶＤ法等により形成する。この際、Ｓｉ窒化膜のようなＣｏの拡散を抑制する膜を２０ｎｍ程度に薄く堆積してから、層間絶縁膜を形成してもよい。
その後、ＣＭＰ等により層間絶縁膜７９の表面を平坦化して、図１９（ｃ）に示すように、ダミーゲート７４の表面を露出させる。
次いで、酸素プラズマまたは活性な酸素を用いて、図２０（ａ）に示すようにダミーゲート７４を除去する。さらに、下地のＳｉ半導体基板７１に結晶欠陥を形成しないように、薄い酸化膜７３をエッチング除去して、開口部７４’を形成する。
この際、従来技術においてはソース・ドレイン上の酸化膜７３を除去して延長部のイオン注入を行なった場合には、図１６に示したようにダミーゲートであるポリシリコン９０ａの下層の酸化膜７３も一部エッチングされてしまう。このため、このポリシリコン９０ａを除去するエッチング工程において、エッチングストッパーとなる酸化膜７３がない部分は、図１７に示したようにシリコン基板７１までエッチングされてしまうという問題があった。
しかしながら、本発明においては、ダミーゲートは炭素が水素よりも多く含まれるポリマー膜７４により形成されているので、そのエッチングには酸素プラズマまたは活性な酸素が用いられる。この酸素プラズマまたは活性な酸素は、シリコン基板７１をエッチングすることがないため、ダミーゲート除去の際にダミーゲート下層の酸化膜７３が一部エッチング除去されていても、従来技術のようにシリコン基板７１までエッチングされてしまうことはない。したがって、本発明により、ソース・ドレイン上の酸化膜７３を除去して延長部のイオン注入を行なうことが可能となり、より浅い接合を実現することが可能となった。
その後、開口部７４’にチャネル不純物イオン４０をイオン注入して、図２０（ｂ）に示すようにドーピング層８０を形成する。例えば、Ａｓ、Ｓｂ、Ｉｎ、ＢおよびＧｅなどのイオンを、５〜５０ｋｅＶ、１×１０10〜１×１０14ｃｍ-2の条件で注入することができる。この際、半導体基板を冷却しつつ低温でイオン注入を行なうと、原子空孔の集合化を抑制することができる。したがって、熱処理により完全に結晶欠陥を回復することが可能となる。また、前述と同様の理由から、半導体基板に対して垂直、または垂直から５°以内のほぼ垂直方向からイオン注入を行なうことが好ましい。さらに、上述したような手法によって、水素の混入を抑制することができる。
活性化のための熱処理は、１００℃／ｓｅｃ以上の昇温速度で昇温可能なＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて、８００〜９００℃で３０秒以下の熱処理が好ましい。これにより、急峻な深さ方向のプロファイルであるレトログレードチャネル構造の形成がより容易になる。
さらには、このチャネル層８０の活性化の工程において、延長部拡散層７５とソース・ドレインの深い部分７７の不純物の活性化、そして、Ｃｏモノシリサイド７８ａのＣｏダイシリサイド化も同時に行なってもよい。具体的には、延長部７５やソース・ドレインの深い部分７７を形成するためのイオン注入を行なった後、すぐに不純物の活性化のための熱工程を行なわなかった場合、あるいはＳｉの結晶性回復のための６００℃以下の熱工程のみを行なっていた場合には、本工程であるチャネル層８０の活性化の熱工程において、延長部７５とソース・ドレインの深い部分７７も同時に活性化される。さらには、図１９（ｂ）に示したソース・ドレイン上のみで選択的にＣｏモノシリサイド７８ａを形成した後、このＣｏモノシリサイド７８ａをＣｏダイシリサイド７８ｂに変化させる熱工程を、すぐに行なわなかった場合も、チャネル層８０の活性化の熱工程において、同時にＣｏモノシリサイドのＣｏダイシリサイド化が行われる。
このように、チャネル層８０の活性化の熱工程において、延長部７５とソース・ドレインの深い部分７７の不純物の活性化、そしてＣｏモノシリサイド７８ａのＣｏダイシリサイド化を同時に行なうことにより、次の２つのメリットが得られる。
まず一つは、延長部７５を形成するためのイオン注入の後、不純物活性化のための６００℃という高い温度の熱工程が一回になるため、イオン注入でシリコン基板に導入された不純物の熱拡散を極力抑えることが可能になる。その結果、より浅い接合を実現することができる。これに対し、従来技術では、延長部７５のイオン注入後に加わる６００℃より高温の熱工程は、延長部のイオン注入直後に行われる活性化工程、ソース・ドレインの深い部分７７の活性化工程、Ｃｏモノシリサイド７８ａをＣｏダイシリサイド７８ｂにする熱工程、およびチャネル層８０の活性化工程の計４回にもなる。したがって、浅い接合の延長部７５の形成が困難であることは明白である。
二つ目のメリットは、ダミーゲートの材料に関することである。すなわち、本発明では、ダミーゲートの材料として炭素が水素よりも多く含まれるポリマー膜７４を用いているが、この材料の中には製法などの違いにより、６００℃より高い温度で形状変化等を引き起こす材料も存在し得る。このような６００℃より高い温度の耐熱性の低い材料を用いても、本発明の方法ではトランジスタを形成することができる。すなわち、チャネル層８０を活性化する熱工程の際に、延長部７５およびソース・ドレインの深い部分７７の不純物の活性化、さらにはＣｏモノシリサイド７８ａのＣｏダイシリサイド７８ｂ化を同時に行なうことが可能である。これによって、ダミーゲートであるポリマー膜７４を成膜して、チャネル層形成前にそのポリマー膜７４を除去するまでの熱工程は、全て６００℃以下で行なうことができる。したがって、６００℃より高い温度の耐熱性のない材料を用いても、全く問題はない。
次いで、図２０（ｂ）に示すように、チャネル上の酸化膜などの絶縁膜を、希釈したフッ酸または希釈したフッ化アンモニウムまたはこれらの混合液により除去する。
その後、１ｎｍ以下の酸化膜８１を、酸素ラジカルまたはオゾンを用いて開口部の半導体表面に形成する。さらに、Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜８２、および金属導電性の膜８３を堆積する。絶縁膜８２としては、Ｔａ2Ｏ5、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2およびＹ2Ｏ3などを用いることができる。このような大きな比誘電率を有する絶縁膜８２は、ＳｉＯxＮy膜を２〜３ｎｍの膜厚で半導体基板表面に堆積することにより形成することもできる。あるいは、窒素ラジカルなどを用いて、５００℃以下の温度で酸化膜の表面を窒化することによって、絶縁膜８２を形成してもよい。
金属導電性の膜８３は、ゲートの仕事関数を決定する金属窒化物などを用い、１０ｎｍ以下の膜厚で堆積することができる。
多結晶金属材料は、結晶面によって仕事関数が変化するという性質を有している。このため、３０ｎｍ以下の微小な結晶粒の多結晶金属、またはアモルファスの導電性材料をバリアメタル膜として用いることが好ましい。
仕事関数を決める材料としては、具体的には、Ｔａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、金属炭化物、金属ホウ化物、金属−Ｓｉ窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などが挙げられる。Ｔｉ窒化物は、Ｔｉと窒素との組成比が１：１の場合には、仕事関数が４．６ｅＶ程度である。こうしたＴｉ窒化物の仕事関数は、結晶面方位を制御して、仕事関数の低い面方位になるように制御することによって４．５ｅＶ以下に設定することが可能である。あるいは、ＴｉＮにＣを添加してアモルファスにする場合には、その組成を制御することにより仕事関数を４．５ｅＶ以下に設定することもできる。
続いてＡｌやＷなどの比抵抗が低い金属膜を堆積し、ＣＭＰまたはＭＰを用いて平坦化しながらエッチングを行なって、図２０（ｃ）に示すようにゲート電極８４を完成させる。
本実施例のように炭素含有量が多いポリマーにより構成されたダミーゲートを用いことによって、ＲＰＴが約１０ｈ短縮される。また、ｐｏｌｙ−Ｓｉを加工する場合に比較して、ゲート寸法の加工精度が１０％以上向上する。さらに、シリコン基板上のシリコン酸化膜を除去した後に、ソース・ドレイン拡散領域を形成するためのイオン注入を行なうことができるので、浅い接合が実現することが可能となる。しかも、チャネル領域を形成するための熱工程、ソース・ドレイン拡散層領域を形成するための熱工程、およびシリサイドをダイシリサイド化する熱工程の３つの熱工程を１工程にすることが可能となるので、ＲＰＴを４ｈ程度短縮することができる。
本発明は、ＬＯＧＩＣとＤＲＡＭとを混載させたＬＳＩを製造するために特に有効に用いられ、その工業的価値は絶大である。
従来例を説明するためのＣＭＯＳ−ＦＥＴの断面模式図。 本発明の半導体装置の製造方法の一例を説明するためのＣＭＯＳ−ＦＥＴの断面模式図。 ポリマーの組成（Ｃ／Ｈ比）と温度との関係を表すグラフ図。 本発明の半導体装置の製造方法を表わす工程断面図。 本発明の半導体装置の製造方法を表わす工程断面図。 本発明の半導体装置の製造方法を表わす工程断面図。 本発明の半導体装置の製造方法を表わす工程断面図。 本発明の半導体装置の製造方法を表わす工程断面図。 本発明の半導体装置の製造方法を表わす工程断面図。 水蒸気／水素分圧比と温度との関係を表すグラフ図。 従来の半導体装置の製造方法を表わす工程断面図。 従来の半導体装置の製造方法を表わす工程断面図。 従来の半導体装置の製造方法を表わす工程断面図。 従来の半導体装置の製造方法を表わす工程断面図。 従来の半導体装置の製造方法を表わす工程断面図。 従来の方法により製造される工程の半導体装置の断面図。 従来の方法により製造される工程の半導体装置の断面図。 本発明の半導体装置の製造方法を表す工程断面図。 本発明の半導体装置の製造方法を表す工程断面図。 本発明の半導体装置の製造方法を表す工程断面図。
符号の説明
１１…半導体基板； １２…ｎ型ウェル； １３…ｐ型ウェル
１４…素子分離絶縁膜； １５…ゲート絶縁膜
１６…ゲート電極またはダミーゲート； １７…ｐ型不純物層
１８…イオン注入マスクパターン； １９…ｎ型不純物； ２０…ｎ型不純物層
３１…半導体基板： ３２…素子分離絶縁膜； ３３…酸化膜； ３４…ダミーゲート
３４’…開口部； ３５…ソース・ドレインの延長部； ３６…側壁絶縁膜
３７…ソース・ドレインの深い部分； ３８…第１の層間絶縁膜
３９…第２の層間絶縁膜； ４０…チャネル不純物イオン； ４１…ドーピング層
４２…Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜
４３…金属導電性の膜； ４４…金属膜； ４４’…ゲート電極； ５１…半導体基板
５２…素子分離絶縁膜； ５３…酸化膜； ５４…ダミーゲート
５４ａ…アモルファスＳｉまたはポリシリコン； ５４ｂ…Ｓｉ窒化膜
５５…ソース・ドレインの延長部； ５６…側壁絶縁膜
５７…ソース・ドレインの深い部分； ５８…第１の層間絶縁膜
５９…第２の層間絶縁膜； ６０…ドーピング層； ７１…半導体基板
７２…素子分離絶縁膜； ７３…酸化膜； ７４…ダミーゲート
７５…ソース・ドレインの延長部； ７６…側壁絶縁膜
７７…ソース・ドレインの深い部分； ７８ａ…モノシリサイド
７８ｂ…ダイシリサイド； ７９…層間絶縁膜； ８０…チャネル層； ８１…酸化膜
８２…Ｓｉ酸化膜よりも比誘電率の大きな絶縁膜； ８３…金属導電性の膜
８４…ゲート電極； ９０…ダミーゲートパターン； ９０’…開口部
９０ａ…アモルファスＳｉまたはポリシリコン； ９０ｂ…Ｓｉ窒化膜
９１…エッチングされた基板の領域； １１１…半導体基板； １１２…ｎ型ウェル
１１３…ｐ型ウェル； １１４…素子分離絶縁膜； １１５…ゲート絶縁膜
１１６…ゲート電極またはダミーゲート； １１７…ｐ型不純物層
１１８…フォトレジストパターン； １１９…ｎ型不純物
１２０，１２１…ｎ型不純物層；１２２…クラック。

Claims (11)

  1. 半導体基板上にダミーゲートを形成する工程、
    前記ダミーゲートをマスクとして前記半導体基板に不純物を導入して、ソース・ドレイン拡散領域を形成する工程、
    前記ダミーゲートの周囲に絶縁膜を形成する工程、
    前記ダミーゲートを除去して開口部を形成する工程、および
    前記開口部にゲート絶縁膜を介してゲート電極を形成する工程を具備し、
    前記ダミーゲートは、
    前記半導体基板上に、炭素と水素との原子比（Ｃ／Ｈ）が１以上であり、かつ炭素の絶対量が５０％以上である炭素過剰の組成のポリマーを塗布してポリマー膜を形成する工程、
    前記ポリマー膜上にフォトレジストパターンを形成する工程、および
    前記フォトレジストパターンを前記ポリマー膜に転写する工程
    により形成されることを特徴とする半導体装置の製造方法。
  2. 前記ダミーゲートを除去する工程は、酸素プラズマまたは活性酸素を用いて行われる請求項１に記載の半導体装置の製造方法。
  3. 前記ダミーゲートを形成する工程の後、ソース・ドレイン拡散領域の表面層を選択的に酸化する工程を具備する請求項１または２に記載の半導体装置の製造方法。
  4. 前記ソース・ドレイン拡散領域を形成した後、熱処理を行なって前記不純物を電気的に活性化する工程を具備する請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記ダミーゲートを形成する工程から、前記ダミーゲートを除去する工程までは、６００℃以下の温度で行われる請求項４に記載の半導体装置の製造方法。
  6. 前記ダミーゲートを除去する工程の後、６００℃を越える温度で熱処理を行なう工程を具備する請求項５に記載の半導体装置の製造方法。
  7. 前記ダミーゲートを除去する工程の後、前記６００℃を越える温度での熱処理を行なう工程の前に、前記ソース・ドレイン拡散領域の表面層にモノシリサイドを形成する工程、および前記ダミーゲートが除去された半導体基板表面にチャネル不純物を導入する工程を具備し、
    前記６００℃を越える温度で熱処理を行なうことによって、前記ソース・ドレイン拡散領域に導入された不純物の活性化、前記モノシリサイドのダイシリサイド化、および前記チャネル不純物の活性化の少なくとも２つを同時に行なう請求項６に記載の半導体装置の製造方法。
  8. 前記ダミーゲートを前記半導体基板上に形成する工程の前に、薄いシリコン酸化膜を前記半導体基板上に形成する工程を具備し、前記ダミーゲートをマスクとして用いて前記半導体基板に不純物を注入する工程の前に、前記薄いシリコン酸化膜の露出領域を除去する工程を具備する請求項１に記載の半導体装置の製造方法。
  9. 前記炭素過剰組成のポリマーは、炭素の含有量が水素の含有量の１．１倍より大きく、かつポリマー中の炭素の原子比が５５％以上である請求項１ないし８のいずれか1項に記載の半導体装置の製造方法。
  10. 前記炭素過剰の組成のポリマー膜パターンは、５０℃／ｍｉｎ以下の昇温速度で、６００〜９００℃の熱処理に供される請求項１ないし９のいずれか1項に記載の半導体装置の製造方法。
  11. 前記昇温速度は、１０℃／ｍｉｎである請求項１０に記載の半導体装置の製造方法。
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