JP2002184984A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 ホウ素基盤のｐ型ソース／ドレインの抵抗特
性を向上させることのできる半導体素子の製造方法を提
供する。 【解決手段】 シリコン基板６１のｐ型ソース／ドレイ
ン領域にフッ素及びホウ素を含む第１ドーパントをイオ
ン注入して、前記ｐ型ソース／ドレイン領域に第１非晶
質層を形成するステップと、前記ｐ型ソース／ドレイン
領域の前記第１非晶質層にホウ素を含む第２ドーパント
をイオン注入するステップと、前記第１及び第２ドーパ
ントの活性化のための熱処理を実施して、ｐ型ソース／
ドレイン６９を形成するステップとを含む。
性を向上させることのできる半導体素子の製造方法を提
供する。 【解決手段】 シリコン基板６１のｐ型ソース／ドレイ
ン領域にフッ素及びホウ素を含む第１ドーパントをイオ
ン注入して、前記ｐ型ソース／ドレイン領域に第１非晶
質層を形成するステップと、前記ｐ型ソース／ドレイン
領域の前記第１非晶質層にホウ素を含む第２ドーパント
をイオン注入するステップと、前記第１及び第２ドーパ
ントの活性化のための熱処理を実施して、ｐ型ソース／
ドレイン６９を形成するステップとを含む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子製造技
術に関し、特に半導体素子製造工程の中、ソース／ドレ
インイオン注入工程及び熱処理工程に関する。
術に関し、特に半導体素子製造工程の中、ソース／ドレ
インイオン注入工程及び熱処理工程に関する。
【０００２】
【従来の技術】半導体素子は、複数のＭＯＳトランジス
タを含むようになり、ＭＯＳトランジスタの特性に応じ
て素子の動作特性が大きく変わる。一方、殆どの全工程
ステップがＭＯＳトランジスタの特性に影響を及ぼすと
言えるが、その中でもソース／ドレインを形成するため
のソース／ドレインイオン注入工程が、ＭＯＳトランジ
スタの特性を決定する核心の工程であると言える。
タを含むようになり、ＭＯＳトランジスタの特性に応じ
て素子の動作特性が大きく変わる。一方、殆どの全工程
ステップがＭＯＳトランジスタの特性に影響を及ぼすと
言えるが、その中でもソース／ドレインを形成するため
のソース／ドレインイオン注入工程が、ＭＯＳトランジ
スタの特性を決定する核心の工程であると言える。
【０００３】図１及び図２は、従来の技術にかかる半導
体素子のＭＯＳトランジスタ形成工程を示すものであっ
て、以下、これを参照しながら説明する。従来の技術に
よれば、まず図１に示すように、ＳＴＩ（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を実施し
てシリコン基板１に素子分離膜２を形成し、高エネルギ
ーイオン注入を実施して、シリコン基板１にｐ−ｗｅｌ
ｌ（図示しない）及びｎ−ｗｅｌｌ３を形成した後、通
常のゲート形成工程を実施して、ゲート酸化膜４及びゲ
ート電極５を形成する。この場合、ゲート電極６の上部
には、マスク酸化膜６が形成され、ゲート電極５の側壁
には、酸化膜／窒化膜スペーサ７が形成される。説明し
ない図面符号８は、ｐ＋ソース／ドレインイオン注入マ
スク工程を経て形成されてｐ＋ソース／ドレイン領域を
選択的にオープンさせるフォトレジストパターンであ
る。
体素子のＭＯＳトランジスタ形成工程を示すものであっ
て、以下、これを参照しながら説明する。従来の技術に
よれば、まず図１に示すように、ＳＴＩ（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を実施し
てシリコン基板１に素子分離膜２を形成し、高エネルギ
ーイオン注入を実施して、シリコン基板１にｐ−ｗｅｌ
ｌ（図示しない）及びｎ−ｗｅｌｌ３を形成した後、通
常のゲート形成工程を実施して、ゲート酸化膜４及びゲ
ート電極５を形成する。この場合、ゲート電極６の上部
には、マスク酸化膜６が形成され、ゲート電極５の側壁
には、酸化膜／窒化膜スペーサ７が形成される。説明し
ない図面符号８は、ｐ＋ソース／ドレインイオン注入マ
スク工程を経て形成されてｐ＋ソース／ドレイン領域を
選択的にオープンさせるフォトレジストパターンであ
る。
【０００４】次いで、図２に示すように、フォトレジス
トパターン８をイオン注入マスクに用いて、ｐ＋ソース
／ドレイン領域に７３Ｇｅイオン注入を実施してその領
域に非晶質層を形成し、１１Ｂイオン注入を実施する。
次いで、フォトレジストパターン８を除去し、ｎ＋ソー
ス／ドレインイオン注入工程及び後続工程を実施する。
図面符号９は、所定の熱処理を経て形成されたｐ＋ソー
ス／ドレインを示すものである。ここで、ｐ＋ソース／
ドレインイオンを注入する際に７３Ｇｅイオン注入を実
施して予め非晶質層を形成することは、イオン注入する
際のチャネリング現象を防止するためのものであるが、
最近ではドーパントとして１１Ｂイオンに代えて分子量
が大きい４９ＢＦ２イオンを用いることにより、非晶質
層形成のための７３Ｇｅイオン注入を省略している。
トパターン８をイオン注入マスクに用いて、ｐ＋ソース
／ドレイン領域に７３Ｇｅイオン注入を実施してその領
域に非晶質層を形成し、１１Ｂイオン注入を実施する。
次いで、フォトレジストパターン８を除去し、ｎ＋ソー
ス／ドレインイオン注入工程及び後続工程を実施する。
図面符号９は、所定の熱処理を経て形成されたｐ＋ソー
ス／ドレインを示すものである。ここで、ｐ＋ソース／
ドレインイオンを注入する際に７３Ｇｅイオン注入を実
施して予め非晶質層を形成することは、イオン注入する
際のチャネリング現象を防止するためのものであるが、
最近ではドーパントとして１１Ｂイオンに代えて分子量
が大きい４９ＢＦ２イオンを用いることにより、非晶質
層形成のための７３Ｇｅイオン注入を省略している。
【０００５】一方、半導体素子の超高集積化によるコン
タクトの大きさの減少によってコンタクト抵抗が増加し
ており、ビットラインコンタクト、または金属配線コン
タクト工程を実施する際に、コンタクト抵抗を減らすた
めの努力の一環として、コンタクト孔形成後に露出され
たソース／ドレインに対して追加的なドーパントイオン
注入を実施している。特に、シリコンに対してｐ型ドー
パントの１１Ｂイオンの固溶度（ｓｏｌｉｄ ｓｏｌｕ
ｂｉｌｉｔｙ）がｎ型ドーパントの３１Ｐや７ ５Ａｓに
比べて、同一温度で約１オーダ（ｏｒｄｅｒ）ほど低い
ことにより、ｐ ＋ソース／ドレインコンタクト抵抗が常
に問題となっているので、ｐ＋ソース／ドレインコンタ
クト領域にのみ局部的に追加的な４９ＢＦ２イオン注入
を実施している。
タクトの大きさの減少によってコンタクト抵抗が増加し
ており、ビットラインコンタクト、または金属配線コン
タクト工程を実施する際に、コンタクト抵抗を減らすた
めの努力の一環として、コンタクト孔形成後に露出され
たソース／ドレインに対して追加的なドーパントイオン
注入を実施している。特に、シリコンに対してｐ型ドー
パントの１１Ｂイオンの固溶度（ｓｏｌｉｄ ｓｏｌｕ
ｂｉｌｉｔｙ）がｎ型ドーパントの３１Ｐや７ ５Ａｓに
比べて、同一温度で約１オーダ（ｏｒｄｅｒ）ほど低い
ことにより、ｐ ＋ソース／ドレインコンタクト抵抗が常
に問題となっているので、ｐ＋ソース／ドレインコンタ
クト領域にのみ局部的に追加的な４９ＢＦ２イオン注入
を実施している。
【０００６】このような追加的な４９ＢＦ２イオン注入
をする場合、抵抗特性は、ある程度は改善できるが、
１１Ｂイオンのシリコンに対する低い固溶限界によって
その改善度が大きくないのみでなく、かえってＥＯＲ
（ｅｎｄ ｏｆ ｒａｎｇｅ）欠陥を過多に誘発して漏
れ電流を増加させるという問題点がある。
をする場合、抵抗特性は、ある程度は改善できるが、
１１Ｂイオンのシリコンに対する低い固溶限界によって
その改善度が大きくないのみでなく、かえってＥＯＲ
（ｅｎｄ ｏｆ ｒａｎｇｅ）欠陥を過多に誘発して漏
れ電流を増加させるという問題点がある。
【０００７】図３は、ｐ＋ソース／ドレインと金属のコ
ンタクト部分との透過電子顕微鏡（ＴＥＭ）写真であっ
て、ｐ＋ソース／ドレインイオン注入及び追加的な４９
ＢＦ ２イオン注入によりｐ＋ソース／ドレイン２０にＥ
ＯＲ欠陥（ｐ＋ソース／ドレイン２０で周囲に比べて黒
く現れた部分）２２が多く発生した状態を示すものであ
る。図面符号２１は、コンタクトを示すものである。
ンタクト部分との透過電子顕微鏡（ＴＥＭ）写真であっ
て、ｐ＋ソース／ドレインイオン注入及び追加的な４９
ＢＦ ２イオン注入によりｐ＋ソース／ドレイン２０にＥ
ＯＲ欠陥（ｐ＋ソース／ドレイン２０で周囲に比べて黒
く現れた部分）２２が多く発生した状態を示すものであ
る。図面符号２１は、コンタクトを示すものである。
【０００８】また、４９ＢＦ２イオン注入時、Ｆイオン
のドーズ（ｄｏｓｅ）が常にＢイオンの２倍に相当する
が、ＦイオンはＢイオンのＴＥＤ（Ｔｒａｎｓｉｅｎｔ
Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）を抑制する
効果があって、浅い接合（ｓｈａｌｌｏｗ ｊｕｎｃｔ
ｉｏｎ）を得ることに有利な長所を有する。しかし、こ
のＦイオンの量が多すぎると、Ｂイオンの活性化（ａｃ
ｔｉｖａｔｉｏｎ）を抑制して、むしろコンタクト抵抗
を増加させる問題を引き起こすこともある。
のドーズ（ｄｏｓｅ）が常にＢイオンの２倍に相当する
が、ＦイオンはＢイオンのＴＥＤ（Ｔｒａｎｓｉｅｎｔ
Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）を抑制する
効果があって、浅い接合（ｓｈａｌｌｏｗ ｊｕｎｃｔ
ｉｏｎ）を得ることに有利な長所を有する。しかし、こ
のＦイオンの量が多すぎると、Ｂイオンの活性化（ａｃ
ｔｉｖａｔｉｏｎ）を抑制して、むしろコンタクト抵抗
を増加させる問題を引き起こすこともある。
【０００９】一方、図４に示すように、ｐ＋ソース／ド
レインの活性化のための高温急速熱処理（ＲＴＡ）工程
後に行われる後続熱工程は、大部分相対的に低温工程
（６００〜８５０℃）で実施されている。これは、ソー
ス／ドレイン形成後に実行される後続工程、即ち、ビッ
トライン形成工程、キャパシタ形成工程、金属配線形成
工程などの安全性を考慮したものであって、このような
低温工程を経ると、ｐ＋ソース／ドレインのドーパント
が非活性化（ｎｏｎ−ａｃｔｉｖａｔｉｏｎ）されてコ
ンタクト抵抗を増加させるという問題を引き起こしてい
る。このようなドーパント非活性化現象は、高温ＲＴＡ
工程を経て活性化されたｐ＋ソース／ドレインのドーパ
ント（過飽和状態）が転位（ｄｉｓｌｏｃａｔｉｏｎ）
欠陥の形成の容易な６００〜８５０℃の低温領域帯を経
ながら、転位欠陥、またはその近くに沈殿（ｐｒｅｃｉ
ｐｉｔａｔｉｏｎ）されて、活性化率が減少することに
起因するものと知られている［Ｗｏｌｆ，Ｓｉｌｉｃｏ
ｎ Ｐｒｏｃｅｓｓｉｎｇｆｏｒ ｔｈｅ ＶＬＳＩ
Ｅｒａ，Ｖｏｌ．１，ｐ．３０４］。
レインの活性化のための高温急速熱処理（ＲＴＡ）工程
後に行われる後続熱工程は、大部分相対的に低温工程
（６００〜８５０℃）で実施されている。これは、ソー
ス／ドレイン形成後に実行される後続工程、即ち、ビッ
トライン形成工程、キャパシタ形成工程、金属配線形成
工程などの安全性を考慮したものであって、このような
低温工程を経ると、ｐ＋ソース／ドレインのドーパント
が非活性化（ｎｏｎ−ａｃｔｉｖａｔｉｏｎ）されてコ
ンタクト抵抗を増加させるという問題を引き起こしてい
る。このようなドーパント非活性化現象は、高温ＲＴＡ
工程を経て活性化されたｐ＋ソース／ドレインのドーパ
ント（過飽和状態）が転位（ｄｉｓｌｏｃａｔｉｏｎ）
欠陥の形成の容易な６００〜８５０℃の低温領域帯を経
ながら、転位欠陥、またはその近くに沈殿（ｐｒｅｃｉ
ｐｉｔａｔｉｏｎ）されて、活性化率が減少することに
起因するものと知られている［Ｗｏｌｆ，Ｓｉｌｉｃｏ
ｎ Ｐｒｏｃｅｓｓｉｎｇｆｏｒ ｔｈｅ ＶＬＳＩ
Ｅｒａ，Ｖｏｌ．１，ｐ．３０４］。
【００１０】図５は、ホウ素（Ｂ）の等時性（ｉｓｏｃ
ｈｒｏｎａｌ）熱処理特性を示したものであって、ホウ
素のイオン注入量に応じた熱処理温度に対する自由−キ
ャリヤの比（ＰＨａｌｌ）を示している。図５を参照す
れば、６００〜７００℃の温度においてドーパント非活
性化現象が最も活発であることを示しているが、実験結
果では８００℃近くの温度において最も大きい抵抗増加
を示すことを確認することができる。
ｈｒｏｎａｌ）熱処理特性を示したものであって、ホウ
素のイオン注入量に応じた熱処理温度に対する自由−キ
ャリヤの比（ＰＨａｌｌ）を示している。図５を参照す
れば、６００〜７００℃の温度においてドーパント非活
性化現象が最も活発であることを示しているが、実験結
果では８００℃近くの温度において最も大きい抵抗増加
を示すことを確認することができる。
【００１１】図６は、ｐ＋ソース／ドレインに対する後
続熱処理条件による面抵抗値の推移を示す特性図であ
る。図６において、ＲＴＡ（１０００℃−１０ｓ）は、
１０００℃の温度で１０秒の間ＲＴＡを実施した場合で
あり、ＦＡ（８００℃−２０ｓ）は、８００℃温度で２
０秒の間ファーネス（ｆｕｒｎａｃｅ）熱処理を実施し
た場合であり、ＲＴＡ（８５０℃−２０ｓ）は、８５０
℃温度で２０秒の間ＲＴＡを実施した場合であり、ＦＡ
（７００℃−３ｈ）は、７００℃温度で３時間の間ファ
ーネス熱処理を実施した場合であり、ＦＡ（８００℃−
１０ｍ）は、８００℃温度で１０分の間ファーネス熱処
理を実施した場合を各々示すものであって、各熱処理工
程は、順次進行したものである。
続熱処理条件による面抵抗値の推移を示す特性図であ
る。図６において、ＲＴＡ（１０００℃−１０ｓ）は、
１０００℃の温度で１０秒の間ＲＴＡを実施した場合で
あり、ＦＡ（８００℃−２０ｓ）は、８００℃温度で２
０秒の間ファーネス（ｆｕｒｎａｃｅ）熱処理を実施し
た場合であり、ＲＴＡ（８５０℃−２０ｓ）は、８５０
℃温度で２０秒の間ＲＴＡを実施した場合であり、ＦＡ
（７００℃−３ｈ）は、７００℃温度で３時間の間ファ
ーネス熱処理を実施した場合であり、ＦＡ（８００℃−
１０ｍ）は、８００℃温度で１０分の間ファーネス熱処
理を実施した場合を各々示すものであって、各熱処理工
程は、順次進行したものである。
【００１２】図６を参照すれば、８００℃での熱処理Ｆ
Ａ（８００℃−２０ｓ）（図６のＡ部分）により面抵抗
値（Ｒｓ）が大きく増加することを確認することがで
き、これは８００℃での熱処理によりドーパント（ホウ
素）の非活性化現象が深化することを証明している。
Ａ（８００℃−２０ｓ）（図６のＡ部分）により面抵抗
値（Ｒｓ）が大きく増加することを確認することがで
き、これは８００℃での熱処理によりドーパント（ホウ
素）の非活性化現象が深化することを証明している。
【００１３】ｎ＋ソース／ドレインの場合、シリコンに
対するドーパントの固溶限界が極めて大きいため、ドー
パント非活性化現象が深化された場合であっても、８５
０℃領域帯の後続熱処理によりドーパント活性化率が容
易に回復されることができる。一方、一応ドーパント非
活性化現象が深化されたｐ＋ソース／ドレインは、以後
８５０℃領域帯の熱処理を行っても、ドーパントの活性
化率が大きく増加されないという問題があった。
対するドーパントの固溶限界が極めて大きいため、ドー
パント非活性化現象が深化された場合であっても、８５
０℃領域帯の後続熱処理によりドーパント活性化率が容
易に回復されることができる。一方、一応ドーパント非
活性化現象が深化されたｐ＋ソース／ドレインは、以後
８５０℃領域帯の熱処理を行っても、ドーパントの活性
化率が大きく増加されないという問題があった。
【００１４】
【発明が解決しようとする課題】本発明は、上記のよう
な従来の半導体素子の製造方法における問題点を解決す
るために提案されたものであって、本発明の目的は、ホ
ウ素基板のｐ型ソース／ドレインの抵抗特性を向上させ
ることのできる半導体素子の製造方法を提供することに
ある。
な従来の半導体素子の製造方法における問題点を解決す
るために提案されたものであって、本発明の目的は、ホ
ウ素基板のｐ型ソース／ドレインの抵抗特性を向上させ
ることのできる半導体素子の製造方法を提供することに
ある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体素子の製造方法は、シ
リコン基板のｐ型ソース／ドレイン領域にフッ素及びホ
ウ素を含む第１ドーパントをイオン注入して、前記ｐ型
ソース／ドレイン領域に第１非晶質層を形成するステッ
プと、前記ｐ型ソース／ドレイン領域の前記第１非晶質
層にホウ素を含む第２ドーパントをイオン注入するステ
ップと、前記第１及び第２ドーパントの活性化のための
熱処理を実施して、ｐ型ソース／ドレインを形成するス
テップとを含むことを特徴とする。
になされた、本発明による半導体素子の製造方法は、シ
リコン基板のｐ型ソース／ドレイン領域にフッ素及びホ
ウ素を含む第１ドーパントをイオン注入して、前記ｐ型
ソース／ドレイン領域に第１非晶質層を形成するステッ
プと、前記ｐ型ソース／ドレイン領域の前記第１非晶質
層にホウ素を含む第２ドーパントをイオン注入するステ
ップと、前記第１及び第２ドーパントの活性化のための
熱処理を実施して、ｐ型ソース／ドレインを形成するス
テップとを含むことを特徴とする。
【００１６】また、上記目的を達成するためになされ
た、本発明による半導体素子の製造方法は、シリコン基
板のｐ型ソース／ドレイン領域にフッ素及びホウ素を含
む第１ドーパントをイオン注入して、前記ｐ型ソース／
ドレイン領域に非晶質層を形成するステップと、前記ｐ
型ソース／ドレイン領域の前記非晶質層内にホウ素を含
む第２ドーパントをイオン注入するステップと、熱工程
を伴う複数の後続工程を行うステップと、前記第１及び
第２ドーパントを活性化させるための第１急速熱処理工
程を行うステップとを含むことを特徴とする。
た、本発明による半導体素子の製造方法は、シリコン基
板のｐ型ソース／ドレイン領域にフッ素及びホウ素を含
む第１ドーパントをイオン注入して、前記ｐ型ソース／
ドレイン領域に非晶質層を形成するステップと、前記ｐ
型ソース／ドレイン領域の前記非晶質層内にホウ素を含
む第２ドーパントをイオン注入するステップと、熱工程
を伴う複数の後続工程を行うステップと、前記第１及び
第２ドーパントを活性化させるための第１急速熱処理工
程を行うステップとを含むことを特徴とする。
【００１７】
【作用】本発明は、ホウ素基盤のｐ型ソース／ドレイン
を形成することにおいて、従来の４９ＢＦ２単独イオン
注入を改善した混合イオン注入方式を提案している。混
合イオン注入は、まず４９ＢＦ２（または３０ＢＦ）イ
オン注入を実施してソース／ドレイン領域に非晶質層を
形成し、続いて１１Ｂ（または３０ＢＦ）イオンを注入
する過程でなり、フッ素（Ｆ）のドーズ量を制御するこ
とによってｐ型ソース／ドレインの抵抗及びＥＯＲ欠陥
を減少させる。本発明は、前記のような混合イオン注入
を適用することにおいて、従来は、Ｐ型ソース／ドレイ
ンの活性化のため、イオン注入後急速熱処理を行ってい
たが、本発明では前記急速熱処理をイオン注入以後の後
続工程に伴う６００〜８５０℃の熱処理工程の直後に行
うことによって、ｐ型ソース／ドレインのドーパント
（ホウ素）の活性化率を高める。また、本発明は、前記
のような混合イオン注入を適用することにおいて、６０
０〜８５０℃帯の後続熱処理工程の中、最終的に行われ
る熱処理工程を９００〜１１００℃帯のＲＴＡ方式で実
施することによって、ｐ型ソース／ドレインのドーパン
ト（ホウ素）の活性化率を高める。
を形成することにおいて、従来の４９ＢＦ２単独イオン
注入を改善した混合イオン注入方式を提案している。混
合イオン注入は、まず４９ＢＦ２（または３０ＢＦ）イ
オン注入を実施してソース／ドレイン領域に非晶質層を
形成し、続いて１１Ｂ（または３０ＢＦ）イオンを注入
する過程でなり、フッ素（Ｆ）のドーズ量を制御するこ
とによってｐ型ソース／ドレインの抵抗及びＥＯＲ欠陥
を減少させる。本発明は、前記のような混合イオン注入
を適用することにおいて、従来は、Ｐ型ソース／ドレイ
ンの活性化のため、イオン注入後急速熱処理を行ってい
たが、本発明では前記急速熱処理をイオン注入以後の後
続工程に伴う６００〜８５０℃の熱処理工程の直後に行
うことによって、ｐ型ソース／ドレインのドーパント
（ホウ素）の活性化率を高める。また、本発明は、前記
のような混合イオン注入を適用することにおいて、６０
０〜８５０℃帯の後続熱処理工程の中、最終的に行われ
る熱処理工程を９００〜１１００℃帯のＲＴＡ方式で実
施することによって、ｐ型ソース／ドレインのドーパン
ト（ホウ素）の活性化率を高める。
【００１８】
【発明の実施の形態】次に、本発明による半導体素子の
製造方法の実施の形態の具体例を図面を参照しながら説
明する。図７及び図８は、本発明の一実施例にかかる半
導体素子の製造方法で、トランジスタ形成工程を示すも
のであって、以下これを参照しながら説明する。本実施
例によれば、まず図７に示すように、ＳＴＩ工程を実施
してシリコン基板６１に素子分離膜６２を形成し、高エ
ネルギーイオン注入を介してシリコン基板６１にｐ−ｗ
ｅｌｌ（図示せず）及びｎ−ｗｅｌｌ６３を形成した
後、通常のゲート形成工程を実施してゲート酸化膜６４
及びゲート電極６５を形成する。この場合、ゲート電極
６５の上部には、マスク酸化膜６６が形成され、ゲート
電極６５の側壁には、酸化膜／窒化膜スペーサ６７が形
成される。説明しない図面符号６８は、ｐ＋ソース／ド
レインイオン注入マスク工程によって形成された、ｐ ＋
ソース／ドレイン領域を選択的にオープンさせるフォト
レジストパターンである。
製造方法の実施の形態の具体例を図面を参照しながら説
明する。図７及び図８は、本発明の一実施例にかかる半
導体素子の製造方法で、トランジスタ形成工程を示すも
のであって、以下これを参照しながら説明する。本実施
例によれば、まず図７に示すように、ＳＴＩ工程を実施
してシリコン基板６１に素子分離膜６２を形成し、高エ
ネルギーイオン注入を介してシリコン基板６１にｐ−ｗ
ｅｌｌ（図示せず）及びｎ−ｗｅｌｌ６３を形成した
後、通常のゲート形成工程を実施してゲート酸化膜６４
及びゲート電極６５を形成する。この場合、ゲート電極
６５の上部には、マスク酸化膜６６が形成され、ゲート
電極６５の側壁には、酸化膜／窒化膜スペーサ６７が形
成される。説明しない図面符号６８は、ｐ＋ソース／ド
レインイオン注入マスク工程によって形成された、ｐ ＋
ソース／ドレイン領域を選択的にオープンさせるフォト
レジストパターンである。
【００１９】次に、図８に示すように、フォトレジスト
パターン６８をイオン注入マスクに用いて、４９ＢＦ２
（または３０ＢＦ）イオン注入を実施してソース／ドレ
イン領域に非晶質層を形成し、次いで１１Ｂ（または
３０ＢＦ）イオン注入を実施する。ｐ＋ソース／ドレイ
ン６９は、ドーパントを活性化させるための別途の熱処
理、または後続工程に伴う熱処理を経て形成される。
パターン６８をイオン注入マスクに用いて、４９ＢＦ２
（または３０ＢＦ）イオン注入を実施してソース／ドレ
イン領域に非晶質層を形成し、次いで１１Ｂ（または
３０ＢＦ）イオン注入を実施する。ｐ＋ソース／ドレイ
ン６９は、ドーパントを活性化させるための別途の熱処
理、または後続工程に伴う熱処理を経て形成される。
【００２０】イオンを注入する際、総ｐ＋ソース／ドレ
インイオン注入ドーズターゲットから４９ＢＦ２イオン
注入ドーズ量を引いた値を１１Ｂイオン注入ドーズとし
て設定する。好ましくは、４９ＢＦ２イオンを注入する
際のドーズ量は、１×１０１ ５ｉｏｎｓ／ｃｍ２〜２×
１０１５ｉｏｎｓ／ｃｍ２、１１Ｂイオンを注入する際
のドーズ量は、２×１０１５ｉｏｎｓ／ｃｍ２〜１×１
０１５ｉｏｎｓ／ｃｍ ２にする。
インイオン注入ドーズターゲットから４９ＢＦ２イオン
注入ドーズ量を引いた値を１１Ｂイオン注入ドーズとし
て設定する。好ましくは、４９ＢＦ２イオンを注入する
際のドーズ量は、１×１０１ ５ｉｏｎｓ／ｃｍ２〜２×
１０１５ｉｏｎｓ／ｃｍ２、１１Ｂイオンを注入する際
のドーズ量は、２×１０１５ｉｏｎｓ／ｃｍ２〜１×１
０１５ｉｏｎｓ／ｃｍ ２にする。
【００２１】また、４９ＢＦ２イオンを注入する際に、
１０〜３０ｋｅＶのイオン注入エネルギーを用いて浅い
接合形成を図り、１１Ｂイオンを注入する際には、３〜
４．５ｋｅＶのイオン注入エネルギーを用いて、４９Ｂ
Ｆ２イオン注入による射影飛程（Ｒｐ）と同じ射影飛程
（Ｒｐ）を保持するようにする。
１０〜３０ｋｅＶのイオン注入エネルギーを用いて浅い
接合形成を図り、１１Ｂイオンを注入する際には、３〜
４．５ｋｅＶのイオン注入エネルギーを用いて、４９Ｂ
Ｆ２イオン注入による射影飛程（Ｒｐ）と同じ射影飛程
（Ｒｐ）を保持するようにする。
【００２２】以後、フォトレジストパターン６８を除去
し、ｎ＋ソース／ドレインイオン注入工程及び後続工程
を実施する。後続工程を実施することにおいて、ビット
ラインコンタクト（または金属配線コンタクト）工程で
コンタクト孔が形成されて、ｐ＋ソース／ドレイン６９
が露出された状態で、追加的なソース／ドレインイオン
注入を行うことができる。この場合、追加的なソース／
ドレインイオン注入は、１次的に４９ＢＦ２（または
３０ＢＦ）イオン注入を実施してｐ＋ソース／ドレイン
領域に非晶質層を形成し、次いで２次的に１１Ｂ（また
は３０ＢＦ）イオン注入を実施する。
し、ｎ＋ソース／ドレインイオン注入工程及び後続工程
を実施する。後続工程を実施することにおいて、ビット
ラインコンタクト（または金属配線コンタクト）工程で
コンタクト孔が形成されて、ｐ＋ソース／ドレイン６９
が露出された状態で、追加的なソース／ドレインイオン
注入を行うことができる。この場合、追加的なソース／
ドレインイオン注入は、１次的に４９ＢＦ２（または
３０ＢＦ）イオン注入を実施してｐ＋ソース／ドレイン
領域に非晶質層を形成し、次いで２次的に１１Ｂ（また
は３０ＢＦ）イオン注入を実施する。
【００２３】この場合も、イオン注入エネルギーは、ｐ
＋ソース／ドレインイオン注入時と同一に適用して、射
影飛程（Ｒｐ）が保持されるようにし、別途の熱処理を
実施するか、後続熱処理によりイオン注入されたドーパ
ントが活性化されるようにする。
＋ソース／ドレインイオン注入時と同一に適用して、射
影飛程（Ｒｐ）が保持されるようにし、別途の熱処理を
実施するか、後続熱処理によりイオン注入されたドーパ
ントが活性化されるようにする。
【００２４】図９は、ｐ＋ソース／ドレイン形成のため
の４９ＢＦ２イオン注入及び１１Ｂイオン注入の適用に
よる、１９Ｆのドーズ量制御によるコンタクト領域ドー
パント活性化率（ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ
ｒａｔｉｏ）をＢＦ２の単独イオン注入時と比較して
示した特性図であって、２種類のイオン注入工程で用い
られるＢの総ドーズ量は同一であるのにもかかわらず、
ドーパント活性化に寄与するキャリヤ（ｃａｒｒｉｅ
ｒ）の濃度（ＳＲＰ， ｓｐｒｅａｄｉｎｇ ｒｅｓｉ
ｓｔａｎｃｅ ｐｒｏｆｉｌｅ）は、ＢＦ２／Ｂイオン
注入は、コンタクトが形成される領域である２００〜６
００Åの深さにおいて１０２０ｉｏｎｓ／ｃｍ３以上で
あるに対し、ＢＦ２の単独イオン注入は、それに及ばな
い３〜５×１０１９ｉｏｎｓ／ｃｍ３程度である。
の４９ＢＦ２イオン注入及び１１Ｂイオン注入の適用に
よる、１９Ｆのドーズ量制御によるコンタクト領域ドー
パント活性化率（ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ
ｒａｔｉｏ）をＢＦ２の単独イオン注入時と比較して
示した特性図であって、２種類のイオン注入工程で用い
られるＢの総ドーズ量は同一であるのにもかかわらず、
ドーパント活性化に寄与するキャリヤ（ｃａｒｒｉｅ
ｒ）の濃度（ＳＲＰ， ｓｐｒｅａｄｉｎｇ ｒｅｓｉ
ｓｔａｎｃｅ ｐｒｏｆｉｌｅ）は、ＢＦ２／Ｂイオン
注入は、コンタクトが形成される領域である２００〜６
００Åの深さにおいて１０２０ｉｏｎｓ／ｃｍ３以上で
あるに対し、ＢＦ２の単独イオン注入は、それに及ばな
い３〜５×１０１９ｉｏｎｓ／ｃｍ３程度である。
【００２５】周知公知のように、１０１９ｉｏｎｓ／ｃ
ｍ３以上のドーパント濃度では、オーミックコンタクト
（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を得ることができる
が、１０２０ｉｏｎｓ／ｃｍ３以上の濃度を有する場合
には、電界放出トンネルリングコンタクト（ｆｉｅｌｄ
ｅｍｉｓｓｉｏｎ ｔｕｎｎｅｌｉｎｇ ｃｏｎｔａ
ｃｔ）形成が可能であるので、図１０に示すように、変
化（ｖａｒｉａｔｉｏｎ）が少ないコンタクト抵抗（Ｒ
ｃ）特性を有することになる。
ｍ３以上のドーパント濃度では、オーミックコンタクト
（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を得ることができる
が、１０２０ｉｏｎｓ／ｃｍ３以上の濃度を有する場合
には、電界放出トンネルリングコンタクト（ｆｉｅｌｄ
ｅｍｉｓｓｉｏｎ ｔｕｎｎｅｌｉｎｇ ｃｏｎｔａ
ｃｔ）形成が可能であるので、図１０に示すように、変
化（ｖａｒｉａｔｉｏｎ）が少ないコンタクト抵抗（Ｒ
ｃ）特性を有することになる。
【００２６】図１０は、ＢＦ２／Ｂイオン注入とＢＦ２
単独イオン注入によるコンタクト抵抗（Ｒｃ）特性図で
あって、各々０．２μｍサイズのコンタクトに対する抵
抗値を測定した結果を示すものである。
単独イオン注入によるコンタクト抵抗（Ｒｃ）特性図で
あって、各々０．２μｍサイズのコンタクトに対する抵
抗値を測定した結果を示すものである。
【００２７】一方、図１１は、ＢＦ２単独イオン注入
（従来の技術）によって形成されたｐ ＋ソース／ドレイ
ンの透過電子顕微鏡（ＴＥＭ）写真であり、図１２は、
本発明で提示したＢＦ２／Ｂイオン注入により形成され
たｐ＋ソース／ドレインのＴＥＭ写真である。両図を比
較すれば、ＢＦ２／Ｂイオン注入を用いた場合、質量の
少ない１１Ｂイオンの適用によってＥＯＲ欠陥が大きく
減ることが確認できる。図において周囲に比べて黒く現
れた部分がＥＯＲ欠陥である。
（従来の技術）によって形成されたｐ ＋ソース／ドレイ
ンの透過電子顕微鏡（ＴＥＭ）写真であり、図１２は、
本発明で提示したＢＦ２／Ｂイオン注入により形成され
たｐ＋ソース／ドレインのＴＥＭ写真である。両図を比
較すれば、ＢＦ２／Ｂイオン注入を用いた場合、質量の
少ない１１Ｂイオンの適用によってＥＯＲ欠陥が大きく
減ることが確認できる。図において周囲に比べて黒く現
れた部分がＥＯＲ欠陥である。
【００２８】ｐ＋ソース／ドレイン形成のためのイオン
注入以後に実施される後続熱工程としては、層間絶縁膜
（ＢＰＳＧ）フロー工程、ビットライン障壁金属（Ｔｉ
／ＴｉＮ）ＲＴＡ、電荷貯蔵電極用の半球型シリコング
レーン（ＨＳＧ）熱処理、プレート電極用ポリシリコン
熱処理（ポリシリコンのドーパント活性化）などがあっ
て、これらは、６００〜８５０℃温度の範囲で行われ
る。
注入以後に実施される後続熱工程としては、層間絶縁膜
（ＢＰＳＧ）フロー工程、ビットライン障壁金属（Ｔｉ
／ＴｉＮ）ＲＴＡ、電荷貯蔵電極用の半球型シリコング
レーン（ＨＳＧ）熱処理、プレート電極用ポリシリコン
熱処理（ポリシリコンのドーパント活性化）などがあっ
て、これらは、６００〜８５０℃温度の範囲で行われ
る。
【００２９】図１３を参照すると、本発明の他の実施例
にかかる、ｐ＋ソース／ドレイン形成以後に実施される
後続熱工程フローを示した。ＢＰＳＧフローのため約８
００℃温度で熱処理を実施した直後にｐ＋ソース／ドレ
インのドーパント活性化のためのソース／ドレインＲＴ
Ａを行う。従って、ｐ＋ソース／ドレインイオン注入直
後には、ドーパント活性化のためのソース／ドレインＲ
ＴＡを行わなくてもよい。本実施例において、ＲＴＡ
は、９００〜１１００℃温度で５〜６０秒の間行い、雰
囲気ガスとしては、Ｎ２ガス（１〜２０ｓｌｍ）を用
い、昇温速度は、２０〜２５０℃／秒、冷却速度は、２
０〜１００℃／秒が好ましい。
にかかる、ｐ＋ソース／ドレイン形成以後に実施される
後続熱工程フローを示した。ＢＰＳＧフローのため約８
００℃温度で熱処理を実施した直後にｐ＋ソース／ドレ
インのドーパント活性化のためのソース／ドレインＲＴ
Ａを行う。従って、ｐ＋ソース／ドレインイオン注入直
後には、ドーパント活性化のためのソース／ドレインＲ
ＴＡを行わなくてもよい。本実施例において、ＲＴＡ
は、９００〜１１００℃温度で５〜６０秒の間行い、雰
囲気ガスとしては、Ｎ２ガス（１〜２０ｓｌｍ）を用
い、昇温速度は、２０〜２５０℃／秒、冷却速度は、２
０〜１００℃／秒が好ましい。
【００３０】上記のようにソース／ドレインＲＴＡを行
う場合、低温熱工程を経ながら非活性化されたｐ＋ソー
ス／ドレインのドーパントを再活性化させることがで
き、これにより接合の抵抗及びコンタクト抵抗の増加を
防止することができる。また、図１３では、ＢＰＳＧフ
ロー工程直後に９００〜１１００℃温度でソース／ドレ
インＲＴＡを行うことを一例として説明したが、層間絶
縁膜（ＢＰＳＧ）フロー工程、ビットライン障壁金属
（Ｔｉ／ＴｉＮ）ＲＴＡ、電荷貯蔵電極用の半球型シリ
コングレーン（ＨＳＧ）熱処理、プレート電極用ポリシ
リコン熱処理などのような後続工程は勿論、６００〜８
５０℃内外の全ての低温熱工程を実施した直後に高温ソ
ース／ドレインＲＴＡを行う場合にも、ドーパント再活
性化の効果を得ることができる。
う場合、低温熱工程を経ながら非活性化されたｐ＋ソー
ス／ドレインのドーパントを再活性化させることがで
き、これにより接合の抵抗及びコンタクト抵抗の増加を
防止することができる。また、図１３では、ＢＰＳＧフ
ロー工程直後に９００〜１１００℃温度でソース／ドレ
インＲＴＡを行うことを一例として説明したが、層間絶
縁膜（ＢＰＳＧ）フロー工程、ビットライン障壁金属
（Ｔｉ／ＴｉＮ）ＲＴＡ、電荷貯蔵電極用の半球型シリ
コングレーン（ＨＳＧ）熱処理、プレート電極用ポリシ
リコン熱処理などのような後続工程は勿論、６００〜８
５０℃内外の全ての低温熱工程を実施した直後に高温ソ
ース／ドレインＲＴＡを行う場合にも、ドーパント再活
性化の効果を得ることができる。
【００３１】通常的なＤＲＡＭ製造工程において、ｐ＋
ソース／ドレイン形成以後に実施される後続熱工程の
中、６００〜８５０℃帯の温度範囲で最終的に行われる
熱工程は、プレート電極用ポリシリコン熱処理である。
現在、プレート電極用ポリシリコン熱処理は、ファーネ
スで約８００℃の温度で行っている。
ソース／ドレイン形成以後に実施される後続熱工程の
中、６００〜８５０℃帯の温度範囲で最終的に行われる
熱工程は、プレート電極用ポリシリコン熱処理である。
現在、プレート電極用ポリシリコン熱処理は、ファーネ
スで約８００℃の温度で行っている。
【００３２】本発明のさらに他の実施例として、プレー
ト電極用ポリシリコン熱処理のように、該当素子の製造
工程において、ｐ＋ソース／ドレイン形成以後に行われ
る後続熱工程の中、最終的に行われる６００〜８５０℃
帯の低温熱工程を９００〜１１００℃の高温ＲＴＡに代
替することができる。従って、ｐ＋ソース／ドレインイ
オン注入直後には、ドーパント活性化のためのソース／
ドレインＲＴＡを行わなくても良い。本実施例におい
て、ＲＴＡは、９００〜１１００℃温度で５秒〜１０分
の間行い、雰囲気ガスにはＮ２ガス（１〜２０ｓｌｐ
ｍ）を用いるし、昇温速度は２０〜２５０℃／秒、冷却
速度は２０〜１００℃／秒が好ましい。一方、ＤＲＡＭ
ではない他の素子では、プレート電極用ポリシリコン熱
処理を行わないこともあり得る。この場合には、最終的
に行われる低温熱工程を前記のような高温ＲＴＡ工程に
代替すれば良い。
ト電極用ポリシリコン熱処理のように、該当素子の製造
工程において、ｐ＋ソース／ドレイン形成以後に行われ
る後続熱工程の中、最終的に行われる６００〜８５０℃
帯の低温熱工程を９００〜１１００℃の高温ＲＴＡに代
替することができる。従って、ｐ＋ソース／ドレインイ
オン注入直後には、ドーパント活性化のためのソース／
ドレインＲＴＡを行わなくても良い。本実施例におい
て、ＲＴＡは、９００〜１１００℃温度で５秒〜１０分
の間行い、雰囲気ガスにはＮ２ガス（１〜２０ｓｌｐ
ｍ）を用いるし、昇温速度は２０〜２５０℃／秒、冷却
速度は２０〜１００℃／秒が好ましい。一方、ＤＲＡＭ
ではない他の素子では、プレート電極用ポリシリコン熱
処理を行わないこともあり得る。この場合には、最終的
に行われる低温熱工程を前記のような高温ＲＴＡ工程に
代替すれば良い。
【００３３】上記のような工程を行うと、低温ファーネ
ス熱処理を高温ＲＴＡに代替することによって、全般的
な熱的負担（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を増加さ
せずに、後続熱工程が意図する熱処理効果が得られる。
また、６００〜８５０℃帯の低温熱工程を経ながら非活
性化された、ｐ＋ソース／ドレインのドーパントを再活
性化させることによって、活性化率を増大させることが
でき、これによりｐ＋ソース／ドレインの接合抵抗及び
コンタクト抵抗の増加を防止することができる。
ス熱処理を高温ＲＴＡに代替することによって、全般的
な熱的負担（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）を増加さ
せずに、後続熱工程が意図する熱処理効果が得られる。
また、６００〜８５０℃帯の低温熱工程を経ながら非活
性化された、ｐ＋ソース／ドレインのドーパントを再活
性化させることによって、活性化率を増大させることが
でき、これによりｐ＋ソース／ドレインの接合抵抗及び
コンタクト抵抗の増加を防止することができる。
【００３４】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００３５】
【発明の効果】上述のように本発明の半導体素子の製造
方法によれば、ｐ型ソース／ドレインイオンを注入する
際にフッ素（Ｆ）のドーズ量を制御することによって、
ｐ型ソース／ドレインの抵抗及びＥＯＲ欠陥を減少させ
る効果がある。また、ｐ型ソース／ドレインの後続熱処
理工程を変更してｐ型ソース／ドレインのドーパント
（ホウ素）の活性化率を高めることによって、接合抵抗
及びコンタクト抵抗をさらに減らす効果がある。
方法によれば、ｐ型ソース／ドレインイオンを注入する
際にフッ素（Ｆ）のドーズ量を制御することによって、
ｐ型ソース／ドレインの抵抗及びＥＯＲ欠陥を減少させ
る効果がある。また、ｐ型ソース／ドレインの後続熱処
理工程を変更してｐ型ソース／ドレインのドーパント
（ホウ素）の活性化率を高めることによって、接合抵抗
及びコンタクト抵抗をさらに減らす効果がある。
【図１】従来の技術にかかる半導体素子のトランジスタ
形成の中、ソースドレインイオン注入以前の工程を示す
断面図である。
形成の中、ソースドレインイオン注入以前の工程を示す
断面図である。
【図２】従来の技術にかかる半導体素子のトランジスタ
形成の中、ソースドレインイオン注入工程を示す断面図
である。
形成の中、ソースドレインイオン注入工程を示す断面図
である。
【図３】ｐ＋ソース／ドレインと金属のコンタクト部分
との透過電子顕微鏡（ＴＥＭ）写真である。
との透過電子顕微鏡（ＴＥＭ）写真である。
【図４】従来の技術にかかるｐ＋ソース／ドレイン形成
以後に実施される後続熱工程フローを示す図である。
以後に実施される後続熱工程フローを示す図である。
【図５】ホウ素（Ｂ）の等時性（ｉｓｏｃｈｒｏｎａ
ｌ）熱処理の特性図である。
ｌ）熱処理の特性図である。
【図６】ｐ＋ソース／ドレインに対する後続熱処理条件
にかかる面抵抗値の推移を示す特性図である。
にかかる面抵抗値の推移を示す特性図である。
【図７】本発明の一実施例にかかる半導体素子の製造方
法で、トランジスタ形成の中、ソースドレインイオン注
入以前の工程を示す断面図である。
法で、トランジスタ形成の中、ソースドレインイオン注
入以前の工程を示す断面図である。
【図８】本発明の一実施例にかかる半導体素子の製造方
法で、トランジスタ形成の中、ソースドレインイオン注
入工程を示す断面図である。
法で、トランジスタ形成の中、ソースドレインイオン注
入工程を示す断面図である。
【図９】ｐ＋ソース／ドレイン形成のための４９ＢＦ２
イオン注入及び１１Ｂイオン注入の適用により、１９Ｆ
のドーズ量制御によるコンタクト領域ドーパント活性化
率（ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ ｒａｔｉ
ｏ）をＢＦ２単独イオン注入時と比較して示した特性図
である。
イオン注入及び１１Ｂイオン注入の適用により、１９Ｆ
のドーズ量制御によるコンタクト領域ドーパント活性化
率（ｄｏｐａｎｔ ａｃｔｉｖａｔｉｏｎ ｒａｔｉ
ｏ）をＢＦ２単独イオン注入時と比較して示した特性図
である。
【図１０】ＢＦ２／Ｂイオン注入とＢＦ２単独イオン注
入とによるコンタクト抵抗（Ｒｃ）の特性図である。
入とによるコンタクト抵抗（Ｒｃ）の特性図である。
【図１１】ＢＦ２単独イオン注入（従来の技術）によっ
て形成されたｐ＋ソース／ドレインの透過電子顕微鏡
（ＴＥＭ）の写真である。
て形成されたｐ＋ソース／ドレインの透過電子顕微鏡
（ＴＥＭ）の写真である。
【図１２】ＢＦ２／Ｂイオン注入（本発明）によって形
成されたｐ＋ソース／ドレインのＴＥＭ写真である。
成されたｐ＋ソース／ドレインのＴＥＭ写真である。
【図１３】本発明の他の実施例にかかる、ｐ＋ソース／
ドレイン形成以後に実施される後続熱工程フローを示し
た図面である。
ドレイン形成以後に実施される後続熱工程フローを示し
た図面である。
６１ シリコン基板 ６２ 素子分離膜 ６３ ｎ−ｗｅｌｌ ６４ ゲート酸化膜 ６５ ゲート電極 ６６ マスク酸化膜 ６７ 酸化膜／窒化膜スペーサ ６８ フォトレジストパターン ６９ ｐ＋ソース／ドレイン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA00 AA10 AC01 AC32 BA01 BG09 BG12 BG14 BH13 BH22 BH49 BK13 BK21 BK25 CB04 CC07 CC20
Claims (17)
- 【請求項１】 シリコン基板のｐ型ソース／ドレイン領
域にフッ素及びホウ素を含む第１ドーパントをイオン注
入して、前記ｐ型ソース／ドレイン領域に第１非晶質層
を形成するステップと、 前記ｐ型ソース／ドレイン領域の前記第１非晶質層にホ
ウ素を含む第２ドーパントをイオン注入するステップ
と、 前記第１及び第２ドーパントの活性化のための熱処理を
実施して、ｐ型ソース／ドレインを形成するステップと
を含むことを特徴とする半導体素子の製造方法。 - 【請求項２】 前記ｐ型ソース／ドレインを露出させる
コンタクト孔を形成するステップと、 露出された前記ｐ型ソース／ドレインにフッ素及びホウ
素を含む第３ドーパントをイオン注入して、前記ｐ型ソ
ース／ドレインに第２非晶質層を形成するステップと、 前記ｐ型ソース／ドレインの前記第２非晶質層にホウ素
を含む第４ドーパントをイオン注入するステップと、 熱処理を実施して前記第３及び第４ドーパントを活性化
させるステップとをさらに含むことを特徴とする請求項
１に記載の半導体素子の製造方法。 - 【請求項３】 前記第１及び第３ドーパントは、各々、
ＢＦ２又はＢＦの内のいずれか一つであることを特徴と
する請求項１又は２に記載の半導体素子の製造方法。 - 【請求項４】 前記第２及び第４ドーパントは、各々、
ＢＦ又はＢの内のいずれか一つであることを特徴とする
請求項１又は２に記載の半導体素子の製造方法。 - 【請求項５】 前記第１ドーパントはＢＦ２であり、前
記第２ドーパントはＢであることを特徴とする請求項１
に記載の半導体素子の製造方法。 - 【請求項６】 前記第１ドーパントのイオン注入ドーズ
量は、１×１０１５ｉｏｎｓ／ｃｍ２〜２×１０１５ｉ
ｏｎｓ／ｃｍ２であり、前記第２ドーパントのイオン注
入ドーズ量は、１×１０１５ｉｏｎｓ／ｃｍ２〜２×１
０１５ｉｏｎｓ／ｃｍ２であることを特徴とする請求項
５に記載の半導体素子の製造方法。 - 【請求項７】 前記第１ドーパントのイオン注入エネル
ギーは、１０〜３０ｋｅＶであり、前記第２ドーパント
のイオン注入エネルギーは、３〜４．５ｋｅＶであるこ
とを特徴とする請求項６に記載の半導体素子の製造方
法。 - 【請求項８】 シリコン基板のｐ型ソース／ドレイン領
域にフッ素及びホウ素を含む第１ドーパントをイオン注
入して、前記ｐ型ソース／ドレイン領域に非晶質層を形
成するステップと、 前記ｐ型ソース／ドレイン領域の前記非晶質層内にホウ
素を含む第２ドーパントをイオン注入するステップと、 熱工程を伴う複数の後続工程を行うステップと、 前記第１及び第２ドーパントを活性化させるための第１
急速熱処理工程を行うステップとを含むことを特徴とす
る半導体素子の製造方法。 - 【請求項９】 前記複数の後続工程に伴う熱工程は、６
００〜８５０℃温度で行うことを特徴とする請求項８に
記載の半導体素子の製造方法。 - 【請求項１０】 前記第１急速熱処理工程は、９００〜
１１００℃温度で行うことを特徴とする請求項８に記載
の半導体素子の製造方法。 - 【請求項１１】 前記第２ドーパントをイオン注入する
ステップの後、 前記第１及び第２ドーパントを活性化させるための第２
急速熱処理工程を行って、ｐ型ソース／ドレインを形成
するステップをさらに含むことを特徴とする請求項８に
記載の半導体素子の製造方法。 - 【請求項１２】 前記第１急速熱処理工程は、前記複数
の後続工程に伴う熱工程の直後に行うことを特徴とする
請求項８又は１０に記載の半導体素子の製造方法。 - 【請求項１３】 前記複数の後続工程の内の一つは、層
間絶縁膜の形成工程であって、後続工程に伴う前記熱工
程は、前記層間絶縁膜フロー工程であることを特徴とす
る請求項８に記載の半導体素子の製造方法。 - 【請求項１４】 前記第１急速熱処理工程は、Ｎ２ガス
雰囲気下で５秒〜６０秒の間行うことを特徴とする請求
項８又は１０に記載の半導体素子の製造方法。 - 【請求項１５】 前記Ｎ２ガスの流量は、１〜２０ｓｌ
ｍ（ｓｔａｎｄａｒｄ ｌｉｔｅｒ／ｍｉｎ）であるこ
とを特徴とする請求項１４に記載の半導体素子の製造方
法。 - 【請求項１６】 前記第１急速熱処理工程は、２０〜２
５０℃／秒の昇温速度条件と２０〜１００℃／秒の冷却
速度条件で行うことを特徴とする請求項１４に記載の半
導体素子の製造方法。 - 【請求項１７】 前記複数の後続工程の内の一つは、ポ
リシリコンを用いたプレート電極形成工程であって、後
続工程に伴う前記熱工程は、前記プレート電極をなすポ
リシリコン内のドーパント活性化のための熱工程である
ことを特徴とする請求項８に記載の半導体素子の製造方
法。
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| KR2001-065604 | 2001-10-24 | ||
| KR2000-063159 | 2001-10-24 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP2005005406A (ja) * | 2003-06-10 | 2005-01-06 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| JP2009064955A (ja) * | 2007-09-06 | 2009-03-26 | Mitsubishi Electric Corp | 炭化珪素半導体装置の製造方法 |
| JP2021034408A (ja) * | 2019-08-15 | 2021-03-01 | 信越半導体株式会社 | シリコン基板の熱処理方法 |
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-
2001
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- 2001-10-26 US US09/984,030 patent/US6730583B2/en not_active Expired - Fee Related
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