KR100424707B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소오스/드레인 이온주입 공정 및 열처리 공정에 관한 것이다. 본 발명은 붕소 기반의 p형 소오스/드레인의 저항 특성을 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 붕소 기반의 p형 소오스/드레인을 형성함에 있어서, 기존의49BF2단독 이온주입을 개선한 혼합 이온주입 방식을 제안한다. 혼합 이온주입은 먼저49BF2(또는30BF) 이온주입을 실시하여 소오스/드레인 영역을 선비정질화하고 이어서11B(또는30BF) 이온주입을 실시하는 방식으로 수행하며, 불소(F)의 도즈량을 제어함으로써 p형 소오스/드레인의 저항 및 EOR 결함을 감소시킨다. 한편, 본 발명은 상기와 같은 혼합 이온주입을 적용함에 있어서, p형 소오스/드레인의 도펀트 활성화를 위한 급속열처리를 600∼850℃ 대의 후속 열처리 공정 수행 직후에 실시함으로써 p형 소오스/드레인의 도펀트(붕소)의 활성화율을 높인다. 또한, 본 발명은 상기와 같은 혼합 이온주입을 적용함에 있어서, 600∼850℃ 대의 후속 열처리 공정 중 최종적으로 수행되는 열처리 공정을 900∼1100℃ 대의 RTA 방식으로 진행함으로써 p형 소오스/드레인의 도펀트(붕소)의 활성화율을 높인다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중소오스/드레인 이온주입 공정 및 열처리 공정에 관한 것이다.
반도체 메모리를 비롯한 반도체 소자는 수 많은 모스 트랜지스터를 포함하게 되며, 모스 트랜지스터의 특성에 따라 소자의 동작 특성이 크게 좌우된다. 한편, 거의 모든 공정 단계가 모스 트랜지스터의 특성에 영향을 미친다고 할 수 있지만, 그 중에서도 소오스/드레인을 형성하기 위한 소오스/드레인 이온주입 공정이야말로 모스 트랜지스터의 특성을 결정하는 핵심 공정이라 할 수 있을 것이다.
첨부된 도면 도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 모스 트랜지스터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따르면, 우선 도 1a에 도시된 바와 같이 STI(Shallow Trench Isolation) 공정을 실시하여 실리콘 기판(1)에 소자분리막(2)을 형성하고, 고에너지 이온주입을 통해 실리콘 기판(1)에 p-웰(도시되지 않음) 및 n-웰(3)을 형성한 다음, 통상의 게이트 형성 공정을 실시하여 게이트 산화막(4) 및 게이트 전극(5)을 형성한다. 이때, 게이트 전극(5) 상부에는 마스크 산화막(6)이 형성되며, 게이트 전극(5) 측벽에는 산화막/질화막 스페이서(7)가 형성된다. 미설명 도면 부호 '8'은 p+소오스/드레인 이온주입 마스크 공정을 통해 형성된, p+소오스/드레인 영역을 선택적으로 오픈시키는 포토레지스트 패턴(8)이다.
다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(8)을 이온주입 마스크로 사용하여 p+소오스/드레인 영역에73Ge 이온주입을 실시하여 그 영역을 선비정질층(pre-amorphous layer)화하고,11B 이온주입을 실시한다. 이후, 포토레지스트패턴(8)을 제거하고, n+소오스/드레인 이온주입 공정 및 후속 공정을 진행한다. 도면 부호 '9'는 소정의 열처리를 통해 형성된 p+소오스/드레인을 나타낸 것이다. 여기서, p+소오스/드레인 이온주입시73Ge 이온주입을 실시하여 선비정질층을 형성하는 것은 이온주입시 채널링 현상을 방지하기 위한 것으로, 최근에는 도펀트로11B 이온을 대신하여 분자량이 큰49BF2이온을 사용함으로써 선비정질화를 위한73Ge 이온주입을 생략하고 있다.
한편, 반도체 소자의 초고집적화에 따른 콘택 크기의 감소로 인하여 콘택 저항이 증가하고 있으며, 비트라인 콘택 또는 금속 콘택 공정 진행시 이러한 콘택 저항을 줄이기 위한 노력의 일환으로 콘택홀(소오스/드레인 영역을 오픈시키도록 층간절연막을 식각하여 형성함) 형성후 노출된 소오스/드레인에 대해 추가적인 도펀트 이온주입을 실시하고 있다. 특히, p+소오스/드레인 콘택 저항은 도펀트인11B 이온의 낮은 고용(solid solubility)한계 - 실리콘에 대한 고용 한계가 n형 도펀트인31P나75As에 비해 동일 온도에서 약 1 차수(order) 정도 낮음 - 로 인하여 저항(면저항 및 콘택 저항) 이슈(issue)가 늘 제기되고 있어, 콘택 영역에만 국부적으로 추가적인49BF2이온주입을 실시함으로써 콘택 저항을 줄이고 있다.
이러한 추가적인49BF2이온주입을 수행하는 경우, 저항 특성은 어느 정도 개선할 수 있으나, 역시11B 이온의 실리콘에 대한 낮은 고용한계로 인하여 그 개선 정도가 크지 않을 뿐만 아니라, 오히려 EOR(end of range) 결함을 과다하게 유발하여 누설전류를 증가시키는 문제점을 유발하고 있다.
첨부된 도면 도 2는 p+소오스/드레인과 금속의 콘택 부분의 투과전자현미경(TEM) 사진으로, p+소오스/드레인 이온주입 및 추가적인49BF2이온주입에 의해 p+소오스/드레인(20)에 EOR 결함(p+소오스/드레인(20)에서 주위에 비해 검게 나타난 부분)(22)이 많이 발생한 상태를 나타내고 있다. 도면 부호 '21'은 콘택을 나타낸 것이다.
또한,49BF2이온주입시 F 이온의 이온주입 도즈(dose)가 항상 B 이온의 2배에 해당하는 바, F 이온은 B 이온의 TED(Transient Enhanced Diffusion)를 억제하는 효과가 있어 얕은 접합(shallow junction)을 얻는데 도움이 되는 장점을 가진다. 그러나, 이 F 이온의 양이 너무 많을 경우 B 이온의 활성화(activation)를 억제하여 오히려 콘택 저항을 증가시키는 문제를 야기하기도 한다.
한편, p+소오스/드레인의 활성화를 위한 고온 급속열처리(RTA) 공정 후에 수행되는 후속 열공정이 도 3에 도시된 바와 같이 대부분 상대적으로 저온 공정(600∼850℃)으로 진행되고 있다. 이는 후속 공정(예컨대, 비트라인 공정, 캐패시터 공정, 금속배선 공정 등)의 안정성을 고려한 것으로, 이러한 저온 공정을거치면서 활성화된 p+소오스/드레인의 도펀트가 비활성화(de-activation) 되어 콘택 저항을 증가시키는 문제점을 유발하고 있다. 이러한 도펀트 비활성화 현상은 고온 RTP 공정을 통해 활성화된 p+소오스/드레인의 도펀트(과포화 상태)가 전위(dislocation) 결함의 형성이 용이한 600∼850℃의 저온 영역대를 거치면서 전위 결함이나 그 근처에 침전(precipitation)되어 활성화율이 감소하는데 기인하는 것으로 알려져 있다[Wolf, Silicon Processing for the VLSI Era, Vol. 1, p.304].
도 4는 붕소(B)의 등시성(isochronal) 열처리 특성을 도시한 것으로, 붕소의 도즈에 따른 열처리 온도에 대한 자유-캐리어의 비(PHall/φ)를 나타내고 있다. 도 4를 참조하면, 600∼700℃의 온도에서 도펀트 비활성화 현상이 가장 활발한 것으로 나타나 있으나, 실험 결과 800℃ 부근의 온도에서 가장 큰 저항 증가를 나타냄을 확인할 수 있었다. 각 도즈 조건에 대해 붕소의 이온주입 에너지는 150 keV이다.
도 5는 p+소오스/드레인에 대한 후속 열처리 조건에 따른 면저항값의 추이를 나타낸 특성도이다. 도 5에서 RTA(1000℃-10S)는 1000℃ 온도에서 10초 동안 RTA를 실시한 경우이며, FA(800℃-20S)는 800℃ 온도에서 20초 동안 퍼니스 열처리를 실시한 경우이며, RTA(850℃-20S)는 850℃ 온도에서 20초 동안 RTA를 실시한 경우이며, FA(700℃-3h)는 700℃ 온도에서 3시간 동안 퍼니스 열처리를 실시한 경우이며, FA(800℃-10m)는 800℃ 온도에서 10분 동안 퍼니스 열처리를 실시한 경우를 각각 나타낸 것으로, 각 열처리 공정은 순차적으로 진행된 것이다. 도 5를 참조하면, 800℃에서의 열처리 FA(800℃-20S)에 의해 면저항값(Rs)이 크게 증가함을 확인할 수 있으며, 이는 800℃에서의 열처리에 의해 도펀트(붕소)의 비활성화 현상이 심화됨을 방증하고 있다. 한편, 일단 도펀트 비활성화 현상이 심화된 p+소오스/드레인은 이후 850℃ 영역대의 열처리를 수행하더라도 도펀트의 활성화율이 크게 증가되지는 않게 된다. 참고적으로, n+소오스/드레인의 경우, 실리콘에 대한 도펀트의 고용한계가 매우 크기 때문에 도펀트 비활성화 현상이 심화된 경우라도 850℃ 영역대의 후속 열처리에 의해 도펀트 활성화율이 쉽게 회복될 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 붕소 기반의 p형 소오스/드레인의 저항 특성을 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 트랜지스터 형성 공정도.
도 2는 p+소오스/드레인과 금속의 콘택 부분의 투과전자현미경(TEM) 사진.
도 3은 종래기술에 따른, p+소오스/드레인 형성 이후에 진행되는 후속 열공정 플로우를 도시한 도면.
도 4는 붕소(B)의 등시성(isochronal) 열처리 특성도.
도 5는 p+소오스/드레인에 대한 후속 열처리 조건에 따른 면저항값의 추이를 나타낸 특성도.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 공정도.
도 7은 p+소오스/드레인 형성을 위한49BF2이온주입 및11B 이온주입의 적용으로19F의 도즈량 제어에 의한 콘택 영역 도펀트 활성화율(dopant activation ratio)을 BF2단독 이온주입시와 비교하여 나타낸 특성도.
도 8은 BF2/B 이온주입과 BF2단독 이온주입에 따른 콘택 저항(Rc) 특성도.
도 9a는 BF2단독 이온주입(종래기술)에 따라 형성된 형성된 p+소오스/드레인의 투과전자현미경(TEM) 사진.
도 9b는 BF2/B 이온주입(본 발명)에 따라 형성된 p+소오스/드레인의 TEM 사진.
도 10은 본 발명의 다른 실시예에 따른, p+소오스/드레인 형성 이후에 진행되는 후속 열공정 플로우를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 소자분리막
23 : n-웰 24 : 게이트 산화막
25 : 게이트 전극 26 : 마스크 산화막
27 : 산화막/질화막 스페이서 28 : 포토레지스트 패턴
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 측면에 따르면, 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하여 상기 p형 소오스/드레인 영역을 선비정질층화하는 단계; 선비정질층화된 상기 p형 소오스/드레인 영역에 붕소를 포함하는 제2 도펀트를 이온주입하는 단계; 및 상기 제1 및 제2 도펀트의 활성화를 위한 열처리를 실시하여 p형 소오스/드레인을형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명의 다른 측면에 따르면, 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하여 상기 p형 소오스/드레인 영역을 선비정질층화하는 단계; 선비정질층화된 상기 p형 소오스/드레인 영역에 붕소를 포함하는 제2 도펀트를 이온주입하는 단계; 후속 공정을 위한 열공정을 수행하는 단계; 및 상기 제1 및 제2 도펀트를 활성화시키기 위한 제1 급속열처리 공정을 수행하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명의 또 다른 측면에 따르면, 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하여 상기 p형 소오스/드레인 영역을 선비정질층화하는 단계; 선비정질층화된 상기 p형 소오스/드레인 영역에 붕소를 포함하는 제2 도펀트를 이온주입하는 단계; 및 후속 공정을 위한 다수의 열공정을 수행하는 단계를 포함하며, 상기 후속 공정을 위한 다수의 열공정 중 최종적으로 수행되는 열공정을 900∼1100℃ 온도에서 급속열처리 방식으로 수행하여 상기 제1 및 제2 도펀트를 활성화시키는 것을 특징으로 하는 반도체 소자 제조방법이 제공된다.
본 발명은 붕소 기반의 p형 소오스/드레인을 형성함에 있어서, 기존의49BF2단독 이온주입을 개선한 혼합 이온주입 방식을 제안한다. 혼합 이온주입은 먼저49BF2(또는30BF) 이온주입을 실시하여 소오스/드레인 영역을 선비정질화하고 이어서11B(또는30BF) 이온주입을 실시하는 방식으로 수행하며, 불소(F)의 도즈량을 제어함으로써 p형 소오스/드레인의 저항 및 EOR 결함을 감소시킨다. 한편, 본 발명은 상기와 같은 혼합 이온주입을 적용함에 있어서, p형 소오스/드레인의 도펀트 활성화를 위한 급속열처리를 600∼850℃ 대의 후속 열처리 공정 수행 직후에 실시함으로써 p형 소오스/드레인의 도펀트(붕소)의 활성화율을 높인다. 또한, 본 발명은 상기와 같은 혼합 이온주입을 적용함에 있어서, 600∼850℃ 대의 후속 열처리 공정 중 최종적으로 수행되는 열처리 공정을 900∼1100℃ 대의 RTA 방식으로 진행함으로써 p형 소오스/드레인의 도펀트(붕소)의 활성화율을 높인다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따르면, 우선 도 6a에 도시된 바와 같이 STI 공정을 실시하여 실리콘 기판(21)에 소자분리막(22)을 형성하고, 고에너지 이온주입을 통해 실리콘 기판(21)에 p-웰(도시되지 않음) 및 n-웰(23)을 형성한 다음, 통상의 게이트 형성 공정을 실시하여 게이트 산화막(24) 및 게이트 전극(25)을 형성한다. 이때, 게이트 전극(25) 상부에는 마스크 산화막(26)이 형성되며, 게이트 전극(25) 측벽에는 산화막/질화막 스페이서(27)가 형성된다. 미설명 도면 부호 '28'은 p+소오스/드레인 이온주입 마스크 공정을 통해 형성된, p+소오스/드레인 영역을 선택적으로 오픈시키는 포토레지스트 패턴이다.
다음으로, 도 6b에 도시된 바와 같이 포토레지스트 패턴(28)을 이온주입 마스크로 사용하여49BF2(또는30BF) 이온주입을 실시하여 소오스/드레인 영역을 선비정질화하고 이어서11B(또는30BF) 이온주입을 실시한다. 이때, 총 p+소오스/드레인 이온주입 도즈 타겟에서49BF2이온주입 도즈량을 뺀 값을11B 이온주입 도즈로 설정한다. 바람직하게, BF2이온주입시 도즈량은 1×1015ions/㎠∼2×1015ions/㎠, B 이온주입시 도즈량은 1×1015ions/㎠∼2×1015ions/㎠로 한다. 또한,49BF2이온주입시 10~30keV의 이온주입 에너지를 사용하여 얕은 접합 형성을 도모하고,11B 이온주입시에는 3~4.5keV의 이온주입 에너지를 사용하여49BF2이온주입에 의한 사영비정(Rp)과 동일한 사영비정(Rp)을 유지하도록 한다. 미설명 도면 부호 '29'는 열처리를 통해 도펀트가 활성화된 p+소오스/드레인을 나타낸 것이다.
이후, 포토레지스트 패턴(28)을 제거하고, n+소오스/드레인 이온주입 공정 및 후속 공정을 진행한다. 후속 공정(층간절연막 증착 공정을 포함함)을 진행함에 있어서, 비트라인 콘택(또는 금속배선 콘택) 공정에서 콘택홀(층간절연막을 식각하여 형성함)이 형성되어 p+소오스/드레인(29)이 노출된 상태에서 추가적인 소오스/드레인 이온주입을 수행할 수 있다(이 공정은 경우에 따라 생략해도 됨). 이때, 추가적인 소오스/드레인 이온주입은 1차적으로49BF2(또는30BF) 이온주입을 실시하여 p+소오스/드레인 영역을 선비정질화하고 이어서 2차적으로11B(또는30BF) 이온주입을 실시한다. 이 경우에도, 이온주입 에너지는 p+소오스/드레인 이온주입시와 동일하게 적용하여 사영비정(Rp)이 유지되도록 하며, 별도의 열처리를 실시하거나 후속 열처리에 의해 이온주입된 도펀트가 활성화되도록 한다. 이와 같은 추가적인 소오스/드레인 이온주입을 실시하면 콘택 부분에 도펀트 농도가 높아지기 때문에 콘택 저항을 줄일 수 있다.
첨부된 도면 도 7은 p+소오스/드레인 형성을 위한49BF2이온주입 및11B 이온주입의 적용으로19F의 도즈량 제어에 의한 콘택 영역 도펀트 활성화율(dopant activation ratio)을 BF2단독 이온주입시와 비교하여 나타낸 특성도로서, 두 가지 이온주입 공정에서 사용되는 B의 총 도즈는 동일함에도 불구하고, 도펀트 활성화에 기여하는 캐리어(carrier)의 농도(SRP, spreading resistance profile)를 비교하면, BF2/B 이온주입은 콘택이 형성되는 영역인 200~600Å 깊이에서 1020ions/㎤ 이상인 반면, BF2단독 이온주입은 그에 못미치는 3~5×1019ions/㎤ 정도이다. 잘 알려진 바와 같이 1019ions/㎤ 이상의 도펀트 농도에서는 오믹 콘택(ohmic contact)을 얻을 수 있으나, 1020ions/㎤ 이상 농도를 갖는 경우에는 전계방출터널링 콘택(field emission tunneling contact) 형성이 가능하므로, 첨부된 도면 도 8에 도시된 바와 같이 변화(variation)가 적은 콘택 저항(Rc) 특성을 갖게 된다. 도 8은 BF2/B 이온주입과 BF2단독 이온주입에 따른 콘택 저항(Rc) 특성도로서, 각각 0.2㎛ 크기의 콘택에 대한 저항값을 측정한 결과를 나타낸 것이다.
한편, 첨부된 도면 도 9a는 BF2단독 이온주입(종래기술)에 따라 형성된 형성된 p+소오스/드레인의 투과전자현미경(TEM) 사진이며, 도 9b는 BF2/B 이온주입(본 발명)에 따라 형성된 p+소오스/드레인의 TEM 사진이다. 두 도면을 비교하면 BF2/B 이온주입을 사용한 경우 질량이 적은11B 이온의 적용을 통해 EOR 결함이 크게 줄어듦을 확인할 수 있다. 도면에서 주위에 비해 검게 나타난 부분이 EOR 결함이다.
도 10은 본 발명의 다른 실시예에 따른, p+소오스/드레인 형성 이후에 진행되는 후속 열공정 플로우를 도시한 것이다. 도시된 바와 같이 p+소오스/드레인 형성 이후에 진행되는 후속 열공정으로는 층간절연막(BPSG) 플로우 공정, 비트라인 장벽금속(Ti/TiN) RTA, 전하저장전극용 반구형실리콘그레인(HSG) 열처리, 플레이트전극용 폴리실리콘 열처리(폴리실리콘의 도펀트 활성화 도모) 등이 있으며, 이들은 모두 600∼850℃ 온도 범위에서 수행된다.
도면에 도시된 바와 같이 본 실시예에서는 600∼850℃ 온도 범위의 후속 열처리를 실시한 직후에 p+소오스/드레인의 도펀트 활성화를 위한 소오스/드레인 RTA를 수행한다. 따라서, p+소오스/드레인 이온주입 직후에는 도펀트 활성화를 위한 소오스/드레인 RTA를 수행하지 않아도 된다. 본 실시예에서 RTA는 900∼1100℃ 온도에서 5∼60초 동안 수행하며, 분위기 가스로는 N2가스(1∼20 slpm)를 사용하고, 승온 속도는 20∼250℃/초, 냉각 속도는 20∼100℃/초가 바람직하다.
상기와 같이 소오스/드레인 RTA를 수행하는 경우, 저온 열공정을 거치면서 비활성화된 p+소오스/드레인의 도펀트를 재활성화시킬 수 있으며, 이로써 접합의 저항 및 콘택 저항 증가를 방지할 수 있다.
한편, 도면에서는 BPSG 플로우 공정 직후에 900∼1100℃ 온도에서 소오스/드레인 RTA를 수행하는 것을 일예로 들어 설명하였으나, 위에서 열거한 후속 공정은 물론 600∼850℃ 내외의 모든 저온 열공정을 실시한 직후에 고온 소오스/드레인 RTA를 수행하는 경우에도 도펀트 재활성화의 효과를 얻을 수 있다.
통상적인 DRAM 제조 공정에서 p+소오스/드레인 형성 이후에 진행되는 후속 열공정 중 최종적으로 수행되는 600∼850℃ 대의 저온 열공정은 플레이트전극용 폴리실리콘 열처리이다. 현재 플레이트전극용 폴리실리콘 열처리는 퍼니스에서 약800℃의 온도로 수행하고 있다.
본 발명의 또 다른 실시예는 플레이트전극용 폴리실리콘 열처리와 같이 해당 소자의 제조 공정에서 p+소오스/드레인 형성 이후에 수행되는 후속 열공정 중 최종적으로 수행되는 600∼850℃ 대의 저온 열공정을 900∼1100℃의 고온 RTA로 대체하는 것이다. 따라서, p+소오스/드레인 이온주입 직후에는 도펀트 활성화를 위한 소오스/드레인 RTA를 수행하지 않아도 된다. 본 실시예에서 RTA는 900∼1100℃ 온도에서 5초∼10분 동안 수행하며, 분위기 가스로는 N2가스(1∼20 slpm)를 사용하고, 승온 속도는 20∼250℃/초, 냉각 속도는 20∼100℃/초가 바람직하다.
한편, DRAM이 아닌 다른 소자에서는 플레이트전극용 폴리실리콘 열처리를 수행하지 않을 수도 있다. 이 경우에는 최종적으로 수행되는 저온 열공정을 상기와 같은 고온 RTA 공정으로 대체하면 된다.
상기와 같은 공정을 수행하면 저온 퍼니스 열처리를 고온 RTA로 변환함으로써 전반적인 써멀 버지트를 증가시키지 않으면서 후속 열공정이 의도하고자 하는 열처리 효과를 얻을 수 있다. 뿐만 아니라, 600∼850℃ 대의 저온 열공정을 거치면서 비활성화된 p+소오스/드레인의 도펀트들을 재활성화시킴으로써 활성화율을 증대시킬 수 있으며, 이에 따라 p+소오스/드레인의 접합 저항 및 콘택 저항의 증가를 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 p형 소오스/드레인 이온주입시 불소(F)의 도즈량을 제어함으로써 p형 소오스/드레인의 저항 및 EOR 결함을 감소시키는 효과가 있다. 또한, 본 발명은 p형 소오스/드레인의 후속 열처리 공정을 변경하여 p형 소오스/드레인의 도펀트(붕소)의 활성화율을 높임으로써 접합 저항 및 콘택 저항을 더욱 줄일 수 있다.
Claims (23)
- 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하여 상기 p형 소오스/드레인 영역을 선비정질층화하는 단계;선비정질층화된 상기 p형 소오스/드레인 영역에 붕소를 포함하는 제2 도펀트를 이온주입하는 단계; 및상기 제1 및 제2 도펀트의 활성화를 위한 열처리를 실시하여 p형 소오스/드레인을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 p형 소오스/드레인이 형성된 상기 실리콘 기판 상부에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 p형 소오스/드레인을 노출시키는 콘택홀을 형성하는 단계;노출된 상기 p형 소오스/드레인에 불소 및 붕소를 포함하는 제3 도펀트를 이온주입하여 상기 p형 소오스/드레인 영역에 선비정질층을 형성하는 단계;선비정질층화된 상기 p형 소오스/드레인에 붕소를 포함하는 제4 도펀트를 이온주입하는 단계; 및열처리를 실시하여 상기 제3 및 제4 도펀트를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 제1 및 제3 도펀트는 BF2또는 BF인 것을 특징으로 하는 반도체 소자 제조방법.
- 제3항에 있어서,상기 제2 및 제4 도펀트는 BF 또는 B인 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 제1 도펀트는 BF2이며, 상기 제2 도펀트는 B인 것을 특징으로 하는 반도체 소자 제조방법.
- 제5항에 있어서,상기 제1 도펀트의 이온주입 도즈량은 1×1015ions/㎠∼2×1015ions/㎠이며, 상기 제2 도펀트의 이온주입 도즈량은 1×1015ions/㎠∼2×1015ions/㎠인 것을 특징으로 하는 반도체 소자 제조방법.
- 제6항에 있어서,상기 제1 도펀트의 이온주입 에너지는 10~30keV이며, 상기 제2 도펀트의 이온주입 에너지는 3~4.5keV인 것을 특징으로 하는 반도체 소자 제조방법.
- 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하여 상기 p형 소오스/드레인 영역을 선비정질층화하는 단계;선비정질층화된 상기 p형 소오스/드레인 영역에 붕소를 포함하는 제2 도펀트를 이온주입하는 단계;후속 공정을 위한 열공정을 수행하는 단계; 및상기 제1 및 제2 도펀트를 활성화시키기 위한 제1 급속열처리 공정을 수행하는 단계를 포함하는 반도체 소자 제조방법.
- 제8항에 있어서,상기 후속 공정을 위한 열공정은 600∼850℃ 온도에서 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제9항에 있어서,상기 제1 급속열처리 공정은 900∼1100℃ 온도에서 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제8항에 있어서,상기 제2 도펀트를 이온주입하는 단계 수행 후,상기 제1 및 제2 도펀트를 활성화시키기 위한 제2 급속열처리 공정을 수행하여 p형 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제10항에 있어서,상기 제1 급속열처리 공정은 600∼850℃ 온도에서 수행하는 상기 후속 공정을 위한 열공정 직후 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제12항에 있어서,600∼850℃ 온도에서 수행하는 상기 후속 공정을 위한 열공정은 층간절연막 플로우 공정인 것을 특징으로 하는 반도체 소자 제조방법.
- 제10항에 있어서,상기 제1 급속열처리 공정은 N2가스 분위기에서 5초∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제14항에 있어서,상기 N2가스의 유량은 1∼20 slpm인 것을 특징으로 하는 반도체 소자 제조방법.
- 제15항에 있어서,상기 제1 급속열처리 공정은 20∼250℃/초의 승온 속도 조건과 20∼100℃/초의 냉각 속도 조건을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하여 상기 p형 소오스/드레인 영역을 선비정질층화하는 단계;선비정질층화된 상기 p형 소오스/드레인 영역에 붕소를 포함하는 제2 도펀트를 이온주입하는 단계; 및후속 공정을 위한 다수의 열공정을 수행하는 단계를 포함하며,상기 후속 공정을 위한 다수의 열공정 중 최종적으로 수행되는 열공정을 900∼1100℃ 온도에서 급속열처리 방식으로 수행하여 상기 제1 및 제2 도펀트를 활성화시키는 것을 특징으로 하는 반도체 소자 제조방법.
- 제17항에 있어서,상기 후속 공정을 위한 다수의 열공정은 600∼850℃ 온도에서 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제17항에 있어서,상기 제2 도펀트를 이온주입하는 단계 수행 후,상기 제1 및 제2 도펀트를 활성화시키기 위한 열처리 공정을 수행하여 p형 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제18항에 있어서,상기 후속 공정을 위한 다수의 열공정 중 최종적으로 수행되는 열공정은 플레이트전극용 폴리실리콘의 도펀트 활성화를 위한 열공정인 것을 특징으로 하는 반도체 소자 제조방법.
- 제17항에 있어서,상기 급속열처리 방식으로 수행되는 열공정은 N2가스 분위기에서 5초∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제21항에 있어서,상기 N2가스의 유량은 1∼20 slpm인 것을 특징으로 하는 반도체 소자 제조방법.
- 제22항에 있어서,상기 급속열처리 방식으로 수행되는 열공정은 20∼250℃/초의 승온 속도 조건과 20∼100℃/초의 냉각 속도 조건을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
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