KR100744650B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소오스/드레인 이온주입 공정 및 추가 이온주입 공정에 관한 것이며, 49BF2 이온을 이용한 p형 소오스/드레인의 저항 특성을 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 후속 열공정에 의한 도펀트의 비활성화 현상을 열공정을 통해 개선하는 방안이 여러가지 문제점을 수반하는데 착안하여 이온주입 공정 자체를 도펀트의 활성화를 강화하는 공정으로 셋업하고자 한다. 본 발명에서는 p+ 소오스/드레인 형성을 위해 49BF2+11B 혼합 이온주입(또는
49BF2 단독 이온주입)을 실시하고 이후 콘택 공정시 11B(또는 30BF) 이온주입을 실시함으로써 p+
소오스/드레인 영역의 불소(F)의 도즈량을 제어한다.
p형 소오스/드레인, 붕소, 불소, 활성화율, 추가 이온주입
Description
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 트랜지스터 형성 공정도.
도 2는 p+ 소오스/드레인과 금속의 콘택 부분의 투과전자현미경(TEM) 사진.
도 3은 붕소(B)의 등시성(isochronal) 열처리 특성도.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 공정도.
도 5는 p+ 소오스/드레인 형성을 위한 49BF2 이온주입 및 11B 이온주입의 적용으로 19F의 도즈량 제어에 의한 콘택 영역 도펀트 활성화율(dopant activation ratio)을 BF2 단독 이온주입시와 비교하여 나타낸 특성도.
도 6은 BF2/B 이온주입과 BF2 단독 이온주입에 따른 콘택 저항(Rc) 특성도.
도 7a는 BF2 단독 이온주입(종래기술)에 따라 형성된 형성된 p+ 소오스/드레인의 투과전자현미경(TEM) 사진.
도 7b는 BF2/B 이온주입(본 발명)에 따라 형성된 p+ 소오스/드레인의 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 소자분리막
23 : n-웰 24 : 게이트 산화막
25 : 게이트 전극 26 : 마스크 산화막
27 : 산화막/질화막 스페이서 28 : 포토레지스트 패턴
29 : p+ 소오스/드레인 30 : 층간절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소오스/드레인 이온주입 공정 및 추가 이온주입 공정에 관한 것이다.
반도체 메모리를 비롯한 반도체 소자는 수 많은 모스 트랜지스터를 포함하게 되며, 모스 트랜지스터의 특성에 따라 소자의 동작 특성이 크게 좌우된다. 한편, 거의 모든 공정 단계가 모스 트랜지스터의 특성에 영향을 미친다고 할 수 있지만, 그 중에서도 소오스/드레인을 형성하기 위한 소오스/드레인 이온주입 공정이야말로 모스 트랜지스터의 특성을 결정하는 핵심 공정이라 할 수 있을 것이다.
첨부된 도면 도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 모스 트랜지스터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따르면, 우선 도 1a에 도시된 바와 같이 STI(Shallow Trench Isolation) 공정을 실시하여 실리콘 기판(1)에 소자분리막(2)을 형성하고, 고에너지 이온주입을 통해 실리콘 기판(1)에 p-웰(도시되지 않음) 및 n-웰(3)을 형성한 다음, 통상의 게이트 형성 공정을 실시하여 게이트 산화막(4) 및 게이트 전극(5)을 형성한다. 이때, 게이트 전극(5) 상부에는 마스크 산화막(6)이 형성되며, 게이트 전극(5) 측벽에는 산화막/질화막 스페이서(7)가 형성된다. 미설명 도면 부호 '8'은 p+ 소오스/드레인 이온주입 마스크 공정을 통해 형성된, p+ 소오스/드레인 영역을 선택적으로 오픈시키는 포토레지스트 패턴(8)이다.
다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(8)을 이온주입 마스크로 사용하여 p+ 소오스/드레인 영역에 73Ge 이온주입을 실시하여 그 영역을 선비정질층(pre-amorphous layer)화하고, 11B 이온주입을 실시한다. 이후, 포토레지스트 패턴(8)을 제거하고, n+ 소오스/드레인 이온주입 공정 및 후속 공정을 진행한다. 도면 부호 '9'는 소정의 열처리를 통해 형성된 p+ 소오스/드레인을 나타낸 것이다.
여기서, p+ 소오스/드레인 이온주입시 73Ge 이온주입을 실시하여 선비정질층 을 형성하는 것은 이온주입시 채널링 현상을 방지하기 위한 것으로, 최근에는 73Ge 이온주입을 대신하여 49BF2 이온을 사용(49BF2+11B 혼합 이온주입)하거나, 도펀트로 사용되는 11B 이온 보다 분자량이 큰 49BF2 이온을 도펀트로 사용(49
BF2 단독 이온주입)하고 있다.
한편, 반도체 소자의 초고집적화에 따른 콘택 크기의 감소로 인하여 콘택 저항이 증가하고 있으며, 비트라인 콘택 또는 금속 콘택 공정 진행시 이러한 콘택 저항을 줄이기 위한 노력의 일환으로 콘택홀 형성후 노출된 소오스/드레인에 대해 추가적인 도펀트 이온주입을 실시하고 있다. 특히, p+ 소오스/드레인 콘택 저항은 붕소(B)의 낮은 고용(solid solubility) 한계 - 실리콘에 대한 고용 한계가 n형 도펀트인 31P나 75As에 비해 동일 온도에서 약 1 차수(order) 정도 낮음 - 로 인하여 저항(면저항 및 콘택 저항) 이슈(issue)가 늘 제기되고 있어, p+ 콘택 영역에만 국부적으로 추가적인 49BF2 이온주입 또는 49BF2+11B 혼합 이온주입을 실시하고 있다.
이러한 추가적인 49BF2 이온주입(또는 또는 49BF2+11B 혼합 이온주입)을 수행하는 경우, 저항 특성은 어느 정도 개선할 수 있으나, 역시 11B 이온의 실리콘에 대한 낮은 고용한계로 인하여 그 개선 정도가 크지 않을 뿐만 아니라, 오히려 EOR(end of range) 결함을 과다하게 유발하여 누설전류를 증가시키는 문제점을 유발하고 있다.
첨부된 도면 도 2는 p+ 소오스/드레인과 금속의 콘택 부분의 투과전자현미경(TEM) 사진으로, p+ 소오스/드레인 이온주입 및 추가적인 49BF2
이온주입에 의해 p+ 소오스/드레인(20)에 EOR 결함(p+ 소오스/드레인(20)에서 주위에 비해 검게 나타난 부분)(22)이 많이 발생한 상태를 나타내고 있다. 도면 부호 '21'은 콘택을 나타낸 것이다.
한편, 통상적으로 소오스/드레인 영역의 도펀트의 활성화를 위하여 급속열처리(RTP)를 수행하고 있다. 잘 알려진 바와 같이 RTP는 고온에서 짧은 시간동안 수행된다. RTP 공정시 실리콘 내의 자유 캐리어에 의해 흡수된 광자(photon)들이 발생하게 되는데, 이러한 광자들은 실리콘 격자에 자신의 에너지를 전달한다. 한편, RTP의 가열비(heating rate)는 캐리어의 생성과 관련되는데, RTP의 가열비가 빠를수록 캐리어의 수가 증가하여 전기적인 활성화(도펀트 원자가 대체 사이트에 위치)가 용이하여 저항이 감소하게 된다[S.M Sze VLSI Technology 2nd edition, p.355∼361 참조]. 이러한 이유 때문에 퍼니스 열처리 보다 RTP에 의한 저항 개선 효과가 뛰어난 것으로 알려져 있다. 따라서, 상대적으로 저온(600∼850℃)에서 수행되는 후속 열공정시 나타나는 도펀트의 비활성화(de-activation) 거동(도 3 참조)으로 인한 저항 증가를 보상하기 위하여 후속 열공정 직후 RTP를 추가하는 시도 가 있었다. 이 경우, 저항 감소 효과는 뚜렷하나, 결함을 키우거나 생성하는 역작용이 일어날 확률도 높아지기 때문에 반도체 소자의 리프레쉬 시간 특성의 열화로 이어질 수 있다.
참고적으로, 도펀트 비활성화 현상은 고온 RTP 공정을 통해 활성화된 p+ 소오스/드레인의 도펀트(과포화 상태)가 전위(dislocation) 결함의 형성이 용이한 600∼850℃의 저온 영역대를 거치면서 전위 결함이나 그 근처에 침전(precipitation)되어 활성화율이 감소하는데 기인하는 것으로 알려져 있다[Wolf, Silicon Processing for the VLSI Era, Vol. 1, p.304].
도 3은 붕소(B)의 등시성(isochronal) 열처리 특성을 도시한 것으로, 붕소의 도즈에 따른 열처리 온도에 대한 자유-캐리어의 비(PHall/φ)를 나타내고 있다. 도 3를 참조하면, 600∼700℃의 온도에서 도펀트 비활성화 현상이 가장 활발한 것으로 나타나 있으나, 실험 결과 800℃ 부근의 온도에서 가장 큰 저항 증가를 나타냄을 확인할 수 있었다. 각 도즈 조건에 대해 붕소의 이온주입 에너지는 150 keV이다.
한편, 49BF2 이온주입시 F 이온의 이온주입 도즈(dose)가 항상 B 이온의 2배에 해당하는 바, F 이온은 B 이온의 TED(Transient Enhanced Diffusion)를 억제하는 효과가 있어 얕은 접합(shallow junction)을 얻는데 도움이 되는 장점을 가진다. 이러한 장점 때문에 종래에는 소오스/드레인 이온주입시 뿐만 아니라, 추가 이온주입시에도 49BF2+11B 혼합 이온주입이나 49BF2 단독 이온주입을 실시하였다.
그러나, 상기와 같은 종래기술에 따르면, 소오스/드레인 영역 내에 F 이온의 양이 과다하기 때문에 B 이온의 활성화(activation)를 억제하여 오히려 콘택 저항을 증가시키는 문제점이 발생하고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 49BF2 이온을 이용한 p형 소오스/드레인의 저항 특성을 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 측면에 따르면, 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하는 단계; 층간절연막을 관통하여 상기 p형 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 및 노출된 상기 p형 소오스/드레인 영역에 상기 제1 도펀트 보다 불소 함량이 적은 제2 도펀트를 사용하여 추가 이온주입을 수행하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명은 후속 열공정에 의한 도펀트의 비활성화 현상을 열공정을 통해 개선하는 방안이 여러가지 문제점을 수반하는데 착안하여 이온주입 공정 자체를 도펀트의 활성화를 강화하는 공정으로 셋업하고자 한다. 본 발명에서는 p+ 소오스/드레 인 형성을 위해 49BF2+11B 혼합 이온주입(또는 49BF2 단독 이온주입)을 실시하고 이후 콘택 공정시 11B(또는 30BF) 이온주입을 실시함으로써 p+ 소오스/드레인 영역의 불소(F)의 도즈량을 제어한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따르면, 우선 도 4a에 도시된 바와 같이 STI 공정을 실시하여 실리콘 기판(21)에 소자분리막(22)을 형성하고, 고에너지 이온주입을 통해 실리콘 기판(21)에 p-웰(도시되지 않음) 및 n-웰(23)을 형성한 다음, 통상의 게이트 형성 공정을 실시하여 게이트 산화막(24) 및 게이트 전극(25)을 형성한다. 이때, 게이트 전극(26) 상부에는 마스크 산화막(26)이 형성되며, 게이트 전극(25) 측벽에는 산화막/질화막 스페이서(27)가 형성된다. 미설명 도면 부호 '28'은 p+ 소오스/드레인 이온주입 마스크 공정을 통해 형성된, p+ 소오스/드레인 영역을 선택적으로 오픈시키는 포토레지스트 패턴이다.
다음으로, 도 4b에 도시된 바와 같이 포토레지스트 패턴(28)을 이온주입 마 스크로 사용하여 49BF2+11B 혼합 이온주입(또는 49BF2
단독 이온주입)을 실시한다. 49BF2+11B 혼합 이온주입을 실시하는 경우, 총 p+ 소오스/드레인 이온주입 도즈 타겟에서 49BF2 이온주입 도즈량을 뺀 값을 11B 이온주입 도즈로 설정하며, 바람직하게 BF2 이온주입시 도즈량은 2.5×1014#/㎠∼1.5×1015#/㎠, B 이온주입시 도즈량은 2.5×1014#/㎠∼1.5×1015#/㎠로 한다. 또한, 49BF2 이온주입시 10∼30keV의 이온주입 에너지를 사용하여 얕은 접합 형성을 도모하고, 11B 이온주입시에는 1∼10keV의 이온주입 에너지를 사용하여 49BF2 이온주입에 의한 사영비정(Rp)과 동일한 사영비정(Rp)을 유지하도록 한다. 미설명 도면 부호 '29'는 열처리를 통해 도펀트가 활성화된 p+ 소오스/드레인을 나타낸 것이다.
이후, 포토레지스트 패턴(28)을 제거하고, n+ 소오스/드레인 이온주입 공정 및 후속 공정을 진행한다. 도 4c는 후속 공정을 진행함에 있어서, 비트라인 콘택(또는 금속배선 콘택) 공정에서 콘택홀이 형성되어 p+ 소오스/드레인(29)이 노출된 상태에서 추가적인 소오스/드레인 이온주입을 수행하는 상태를 나타낸 것이다. 이때, 추가적인 소오스/드레인 11B(또는 30BF) 이온주입을 실시한다. 여기서, 11
B 이온 주입을 실시하는 경우, 이온주입 에너지는 p+ 소오스/드레인 이온주입시와 동일하게 적용(1∼10keV)하여 사영비정(Rp)이 유지되도록 하며, 붕소(B)의 총 도즈량 역시 5×1014#/㎠∼3×1015#/㎠로 동일하게 적용한다. 미설명 도면 부호 '30'은 층간절연막을 나타낸 것이다.
첨부된 도면 도 5는 p+ 소오스/드레인 형성을 위한 49BF2 이온주입 및
11B 이온주입의 적용으로 19F의 도즈량 제어에 의한 콘택 영역 도펀트 활성화율(dopant activation ratio)을 BF2 단독 이온주입시와 비교하여 나타낸 특성도로서, 두 가지 이온주입 공정에서 사용되는 B의 총 도즈는 동일함에도 불구하고, 도펀트 활성화에 기여하는 캐리어(carrier)의 농도(SRP, spreading resistance profile)를 비교하면, BF2+B 혼합 이온주입은 콘택이 형성되는 영역인 200∼600Å 깊이에서 1020#/㎤ 이상인 반면, BF2 단독 이온주입은 그에 못미치는 3∼5×1019#/㎤ 정도이다. 잘 알려진 바와 같이 1019#/㎤ 이상의 도펀트 농도에서는 오믹 콘택(ohmic contact)을 얻을 수 있으나, 1020#/㎤ 이상 농도를 갖는 경우에는 전계방출터널링 콘택(field emission tunneling contact) 형성이 가능하므로, 첨부된 도면 도 6에 도시된 바와 같이 변화(variation)가 적은 콘택 저항(Rc) 특성을 갖게 된다. 도 6은 BF2/B 이온 주입과 BF2 단독 이온주입에 따른 콘택 저항(Rc) 특성도로서, 각각 0.2㎛ 크기의 콘택에 대한 저항값을 측정한 결과를 나타낸 것이다.
본 발명에서는 이러한 원리를 이용한다. 즉, 후속 열공정에서 충분한 에너지를 공급하지 못하면 불소(F)의 감소치가 상대적으로 크게 인식되기 때문에 추가적인 소오스/드레인 이온주입시 기존의 49BF2+11B 혼합 이온주입 또는 49
BF2 단독 이온주입을 사용하지 않고 불소량을 줄여서 11B 또는 30BF 이온주입을 실시한다. 한편, p+ 소오스/드레인 영역에는 이미 불소(F)가 존재하고 있기 때문에 도펀트인 붕소(B)의 활성화는 문제가 되지 않으며, 불소에 의한 결함 생성률도 감소시킬 수 있다.
도 7a는 BF2+B 혼합 소오스/드레인 이온주입과 BF2 추가 이온주입(종래기술)을 통해 형성된 p+ 소오스/드레인의 투과전자현미경(TEM) 사진이며, 도 7b는 BF2+B 혼합 소오스/드레인 이온주입과 B 추가 이온주입(본 발명)을 통해 형성된 p+ 소오스/드레인의 TEM 사진이다. 두 도면을 비교하면 추가 이온주입시 질량이 적은 B 이온만을 사용함에 따라 EOR 결함이 크게 줄어듦을 확인할 수 있다. 도면에서 주위에 비해 검게 나타난 부분이 EOR 결함이다.
한편, 상기와 같은 공정을 수행하는 경우, 플레이트전극용 폴리실리콘 열처리를 퍼니스 열처리로 실시하더라도 소오스/드레인의 저항 특성을 확보할 수 있으므로, 반도체 소자의 리프레쉬 시간을 증가시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 p형 소오스/드레인 이온주입시 불소(F)의 도즈량을 제어함으로써 p형 소오스/드레인의 저항 및 EOR 결함을 감소시키는 효과가 있다. 한편, 본 발명을 적용하면 기존에 저항 특성 확보를 위해 진행하던 추가적인 RTA 공정의 생략도 가능해지기 때문에 공정시간의 감축을 기대할 수 있다.
Claims (6)
- 실리콘 기판의 p형 소오스/드레인 영역에 불소 및 붕소를 포함하는 제1 도펀트를 이온주입하는 단계;층간절연막을 관통하여 상기 p형 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 및노출된 상기 p형 소오스/드레인 영역에 상기 제1 도펀트 보다 불소 함량이 적은 제2 도펀트를 사용하여 추가 이온주입을 수행하는 단계를 포함하는 반도체 소자 제조방법.
- 제1항에 있어서,상기 불소 및 붕소를 포함하는 제1 도펀트는 49BF2+11B 또는 49BF 2인 것을 특징으로 하는 반도체 소자 제조방법.
- 제2항에 있어서,상기 제2 도펀트는 11B 또는 30BF인 것을 특징으로 하는 반도체 소자 제조방법.
- 제3항에 있어서,상기 제1 도펀트를 이온주입하는 단계와 상기 추가 이온주입을 수행하는 단계에서 사용되는 붕소 도즈량은 실질적으로 동일한 것을 특징으로 하는 반도체 소자 제조방법.
- 제4항에 있어서,상기 추가 이온주입을 수행하는 단계 이후 수행되는 플레이트 전극용 폴리실리콘막 열처리 공정을 퍼니스 열처리로 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제4항에 있어서,상기 제2 도펀트의 도즈량은 5×1014#/㎠∼3×1015#/㎠인 것을 특징으로 하는 반도체 소자 제조방법.
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