KR100585009B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 F(플로린) 또는 B(보론) 등의 확산으로 인한 게이트 산화막의 특성 열화를 방지하면서도 생산성을 향상시킬 수 있는 반도체 소자의 P형 게이트 전극 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극용 제1전도막을 형성하는 단계; 30BF 도즈를 이용하여 상기 제1전도막 내에 B(보론)을 이온주입하는 단계; 상기 제1전도막 상에 하드마스크용 물질막을 형성하는 단계; 및 상기 하드마스크용 물질막과 상기 제1전도막 및 상기 게이트 산화막을 선택적으로 식각하여 기판 상의 게이트 산화막과, 상기 게이트 산화막 상의 제1전도막과, 상기 제1전도막 상의 하드마스크의 적층 구조 패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
게이트전극, 이온주입, 30BF, 49BF2, 11B, 플로린(F), 보론(B).

Description

반도체 소자의 게이트 전극 형성 방법{METHOD FOR FABRICATION OF GATE ELECTRODE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 P형 게이트 전극 형성 공정을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 P형 게이트 전극 형성 공정을 도시한 단면도.
도 3 및 도 4는 30BF 도즈를 사용하는 본 발명과 49BF2 도즈를 사용하는 종래기술에서의 제1전도막의 표면으로부터의 깊이 증가에 따른 B(보론)의 농도의 변화를 비교 도시한 그래프
도 5는 30BF 도즈를 사용하는 본 발명과 49BF2 도즈를 사용하는 종래기술에서의 제1전도막의 표면으로부터의 깊이 증가에 따른 활성화된 B(보론)의 농도의 변화를 비교 도시한 그래프.
도 6은 30BF 도즈를 사용하는 본 발명과 49BF2 도즈를 사용하는 종래기술에서의 제1전도막의 표면으로부터의 깊이 증가에 따른 잔존 F(플로린)의 농도의 변화를 비교 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
200 : 기판 201 : 필드 절연막
202 : 게이트 산화막 203b : 제1전도막
204 : 포토레지스트 패턴 205 ; 30BF 이온주입 공정
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 게이트전극 형성방법에 관한 것이다.
반도체 장치에 고속의 동작 속도가 요구됨에 따라 게이트 전극 즉, 드레인(Drain) 또는 소오스(Source)에 접촉하는 전극으로 보다 높은 전도도를 가지는 물질이 이용되고 있다.
예를 들어, 미합중국 특허 5,814,537호(Method of forming transistor electrodes from directionally depositedsilicide, Jer-shen Maa, etc., 1998/9/29.) 또는 미합중국 특허 5,194,403호(Method for the making of the electrodemetalization of a transistors, Sylvain Delage, etc., 1993/4/16)에서 와 같이 실리사이드 또는 금속 등의 재질을 게이트 또는 전극으로 이용하고 있다. 또한, 고속의 동작 속도를 위해서, 미합중국 특허 5,804,499호(Prevention of abnormalWSiX oxidation by in-situ amorphous silicon deposition, Christine Dehm, etc., 1998/9/8.)에서는 텅스텐 실리사이드(WSix)를 게이트로 이용하고 있다. 또한, 텅스텐 실리사이드의 산화를 방지하기 위해서 비정질 실리콘(Amorphoussilicon)층으로 텅스텐 실리사이드층을 보호하는 것을 기재하고 있다.
한편, 게이트 전극이 전도성을 갖도록 하기 위해 예컨대, 금속막/폴리실리콘막의 2층의 전도막 구조의 게이트 전극인 경우 하부의 폴리실리콘막을 증착한 다음, 이온주입 등의 공정에 의해 폴리실리콘막에 불순물을 도핑한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 P형 게이트 전극 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 게이트 전극 형성 공정을 상세히 살펴본다.
먼저 도 1a에 도시된 바와 같이, 기판(100)에 국부적으로 필드 절연막(101)을 형성하여 필드 영역과 액티브 영역을 정의한다. 필드 절연막(101)은 주로 산화막 계열의 물질막을 이용하며, LOCOS(LOCal Oxidation of Silicon) 방식 또는 STI(Shallow Trench Isolation) 방식을 이용한다.
기판(100) 전면에 게이트 산화막(102)과 게이트 전극용 폴리실리콘막(103a)을 차례로 적층한다. 폴리실리콘막(103a) 대신에 비정질 실리콘막을 사용할 수도 있다.
이어서, 도 1b에 도시된 바와 같이, 이온주입 마스크인 포토레지스트 패턴(104)을 형성하여 폴리실리콘막(103a)의 이온주입이 이루어질 부분을 노출시킨다.
이어서, 포토레지스트 패턴(104)을 마스크로 노출된 폴리실리콘막(103a)에 49BF2 또는 11B 도즈를 이용하여 P형 불순물을 이온주입한다(105). 도면부호 '103b'는 P형 불순물인 B(보론)이 막내에 도핑된 폴리실리콘막을 나타낸다. 이어서, 포토레지스트 패턴(104)을 제거한 다음, 세정 공정을 실시한다.
도 1c에 도시된 바와 같이, 폴리실리콘막(103b) 상에 게이트 전극용 텅스텐막(106a) 그리고 게이트전극 하드마스크용 질화막(107a)을 차례로 적층한 후, 질화막(107a) 상에 게이트전극 패턴 형성을 위한 마스크인 포토레지스트 패턴(도시하지 않음)을 형성한다.
여기서는 폴리실리콘막(106b) 상에 적층되는 전극 물질막으로 텅스텐막(106a)을 그예로 하였으나, 텅스텐막 이외에도 텅스텐 나이트라이드, 텅스텐 실리사이드, 티타늄 나이트라이드 등 저저항의 금속막 또는 급속 합금막을 이용할 수 있다.
하드마스크용 질화막(107a)은 패터닝되어 게이트 전극 패턴 상부에서 게이트 전극을 보호하는 역할을 하며, 후속 식각 공정 예컨대, 자기정렬콘택 식각 공정 등에서 게이트 전극 패턴이 어택받는 것을 방지한다. 이를 위해 산화막 계열을 주로 이용하는 층간절연막과의 식각선택비를 갖는 질화막을 주로 이용한다.
이어서, 도 1d에 도시된 바와 같이, 포토레지스트 패턴을 식각마스크로 한 선택적 식각 공정으로 하드마스크용 질화막(107a)과 텅스텐막(106a)과 폴리실리콘막(103b) 및 게이트 산화막(102)을 차례로 식각하여 기판(100) 상의 게이트 산화막(102)과, 게이트 산화막(102) 상의 폴리실리콘막(103c)과, 폴리실리콘막(103c) 상의 텅스텐막(106b)과, 텅스텐막(106b) 상의 하드마스크(107b)의 적층 구조를 갖는 게이트 전극을 형성한다.
한편, 게이트 전극의 측벽 보호를 위해 질화막, 질화막과 산화막의 적층 구조 또는 질화막의 다층 구조를 갖는 스페이서를 형성하며, 여기서는 스페이서 형성 공정은 생략하였다.
한편, 전술한 P형 게이트 전극 형성 공정에서는 문제가 발생하며, 그 중의 하나가 P형 전도성을 갖도록 하기 위해 폴리실리콘막(103a)에 B(보론)을 이온주입하는 도 1b에 공정에서 발생한다.
49BF2 도즈의 이온주입에 B(보론)을 이온주입할 경우 도펀트인 B(보론)에 비해 두배나 많은 F(플로린)이 폴리실리콘막(103b)에 잔류하게 되고, 이러한 F(플로린)은 게이트 산화막(102)의 특성을 열화시키게 된다.
11B 도즈의 이온주입에 B(보론)을 이온주입할 경우 도펀트인 B(보론)은 작은 중량(Mass)로 인한 확산 거동 특성상 게이트 산화막(102) 내에 침투가 용이해 소자 특성을 열화시킬 가능성이 있다. 또한, 가벼운 중량으로 인해 얕은 이온주입을 위해서는 고성능의 극저 에너지를 및 고전류의 이온주입기를 사용하여야 한다. 이러 한 고성능의 극저 에너지를 및 고전류의 이온주입기는 현재 장비 개발 현황상 양산에 문제가 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, F(플로린) 또는 B(보론) 등의 확산으로 인한 게이트 산화막의 특성 열화를 방지하면서도 생산성을 향상시킬 수 있는 반도체 소자의 P형 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 전극용 제1전도막을 형성하는 단계와, 30BF 이온을 이용하여 상기 제1전도막 내에 B(보론)을 이온주입하는 단계와, 상기 제1전도막 상에 하드마스크용 물질막을 형성하는 단계와, 상기 하드마스크용 물질막, 상기 제1전도막 및 상기 게이트 산화막을 선택적으로 식각하여 상기 게이트 산화막, 상기 제1전도막 및 상기 하드마스크의 적층 구조 패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
본 발명은 30BF 도즈를 이용하여 P형 불순물을 이온주입하여 적정 F(플로린) 농도에 의한 B(보론)의 확산 거동을 제거하여 실리콘 기판으로 침투하는 것을 막고, 게이트 전도막 내의 B(보론)의 활성화율(Activation rate)을 향상시켜 P형 게이트 전도막의 저항을 낮춰 게이트 전극의 Rc 딜레이를 낮출 뿐만 아니라, 11B 보다 큰 중량으로 기존의 이온주입기로도 공저이 가능하기 때문에 추가 생산 비용이 발생하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 P형 게이트 전극 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 게이트 전극 형성 공정을 상세히 살펴본다.
먼저 도 2a에 도시된 바와 같이, 기판(200)에 국부적으로 필드 절연막(201)을 형성하여 필드 영역과 액티브 영역을 정의한다. 필드 절연막(201)은 주로 산화막 계열의 물질막을 이용하며, LOCOS 방식 또는 STI 방식을 이용한다.
기판(200) 전면에 게이트 산화막(202)과 게이트 전극용 제1전도막(203a)을 차례로 적층한다. 제1전도막(203a)은 폴리실리콘막 또는 비정질 실리콘막 등을 포함하며, 300Å ∼ 2000Å 정도의 두께로 형성하는 것이 바람직하다.
이어서, 도 2b에 도시된 바와 같이, 이온주입 마스크인 포토레지스트 패턴(204)을 형성하여 제1전도막(203a)의 이온주입이 이루어질 부분을 노출시킨다.
이어서, 포토레지스트 패턴(204)을 마스크로 노출된 제1전도막(203a)에 39BF 도즈를 이용하여 P형 불순물을 이온주입한다(205). 도면부호 '203b'는 P형 불순물인 B(보론)이 막내에 도핑된 제1전도막을 나타낸다. 이어서, 포토레지스트 패턴(204)을 제거한 다음, 세정 공정을 실시한다.
30BF 이온주입 공정시 이온주입 에너지는 1KeV ∼ 30KeV를 사용하고, 도즈는 5E14/㎠ ∼ 5E15/㎠ 정도 사용한다. 또한, 이온주입시 틸트는 거의 없이 즉, 틸트 각도가 0˚ ∼ 10˚정도가 되도록 한다.
한편, 제1전도막(203b) 내에서의 더욱 완만한 B(보론)의 농도 구배를 위해 2, 3차례 에너지를 분산시켜 이온주입을 실시할 수도 있으며, 이 때에서는 각 이온주입시의 에너지를 점차로 증가시킨다. 예를 들어, 첫번째 이온주입 시에는 5KeV, 두번째 이온주입 시에는 8KeV, 세번째 이온주입 시에는 10KeV를 각각 사용한다. 아룰러, 도즈 또한 분산하여 이온주입을 실시할 수도 있다.
30BF 도즈를 이용하여 B(보론)을 이온주입함으로써, 적정 F(플로린) 농도에 의한 B(보론)의 확산 거동을 제어하여 기판(200) 내로 침투하는 것을 막고, 제1전도막(203b) 내의 B(보론)의 활성화율을 향상시켜 P형인 제1전도막(203b)의 저항을 낮춰, 게이트 전극의 Rc 딜레이를 줄일 수 있을 뿐만아니라, 30BF는 종래의 11B 보다 중량이 크므로 기존의 이온주입기로도 이온주입 공정이 가능하여 생산비 증가를 막을 수 있다.
도 2c에 도시된 바와 같이, 제1전도막(203b) 상에 게이트 전극용 제1전도막(206a) 그리고 게이트전극 하드마스크용 질화막(207a)을 차례로 적층한 후, 질화막(207a) 상에 게이트전극 패턴 형성을 위한 마스크인 포토레지스트 패턴(도시하지 않음)을 형성한다.
여기서는 제1전도막(206b) 상에 적층되는 전극 물질막으로는 텅스텐막, 텅스텐 나이트라이드, 텅스텐 실리사이드, 티타늄 나이트라이드 등 저저항의 금속막 또는 급속 합금막을 이용할 수 있다.
하드마스크용 질화막(207a)은 패터닝되어 게이트 전극 패턴 상부에서 게이트 전극을 보호하는 역할을 하며, 후속 식각 공정 예컨대, 자기정렬콘택 식각 공정 등에서 게이트 전극 패턴이 어택받는 것을 방지한다. 이를 위해 산화막 계열을 주로 이용하는 층간절연막과의 식각선택비를 갖는 질화막을 주로 이용한다.
도 2d에 도시된 바와 같이, 포토레지스트 패턴을 식각마스크로 한 선택적 식각 공정으로 하드마스크용 질화막(207a)과 제2전도막(206a)과 제1전도막(203b) 및 게이트 산화막(202)을 차례로 식각하여 기판(200) 상의 게이트 산화막(202)과, 게이트 산화막(202) 상의 제1전도막(203c)과, 제1전도막(103c) 상의 제2전도막(206b)과, 제2전도막(206b) 상의 하드마스크(207b)의 적층 구조를 갖는 게이트 전극을 형성한다.
한편, 게이트 전극의 측벽 보호를 위해 질화막, 질화막과 산화막의 적층 구 조 또는 질화막의 다층 구조를 갖는 스페이서를 형성하며, 여기서는 스페이서 형성 공정은 생략하였다.
도 3 및 도 4는 30BF 도즈를 사용하는 본 발명과 49BF2 도즈를 사용하는 종래기술에서의 제1전도막의 표면으로부터의 깊이 증가에 따른 B(보론)의 농도의 변화를 비교 도시한 그래프이다.
도 3을 참조하면, 본 발명의 경우인 'A'와 종래기술인 'B'와의 표면에서의 B(보론)의 농도 차이는 거의 없으나, 깊이가 증가함에 따라 즉, 게이트 산화막에 인접할 수록 차이가 발생함을 알 수 있다.
도 4를 참조하면, 도 3에 도시된 것에 비해 본 발명과 종래기술의 B(보론)의 농도 차이가 두드러짐을 알 수 있다.
즉, 표면인 'E'에서는 본 발명의 경우인 'C'와 종래기술인 'D'와의 차이는 거의 없으나, 깊이가 증가함에 따라 차이가 발생한다. 이로 인해, 'F'와 같이 본 발명의 경우(C)에서는 종래기술(D)에 비해 B(보론)의 확산이 감소함을 알 수 있다.
도 5는 30BF 도즈를 사용하는 본 발명과 49BF2 도즈를 사용하는 종래기술에서의 제1전도막의 표면으로부터의 깊이 증가에 따른 활성화된 B(보론)의 농도의 변화를 비교 도시한 그래프이다.
도 5를 참조하면, 제1전도막의 표면인 'I'에서는 본 발명의 경우(G)가 종래기술에 비해 활성화도가 높음을 알 수 있으며, 반대로 깊이가 증가함에 따라 종래 기술의 경우(H)가 활성화된 B(보론)의 농도가 높아 'J'와 같이 확산이 감소함을 알 수 있다.
도 6은 30BF 도즈를 사용하는 본 발명과 49BF2 도즈를 사용하는 종래기술에서의 제1전도막의 표면으로부터의 깊이 증가에 따른 잔존 F(플로린)의 농도의 변화를 비교 도시한 그래프이다.
도 6을 참조하면, 제1전도막의 전체에서 본 발명의 경우(K)가 종래기술의 경우(L)에 비해 잔존하는 F(플로린)의 양이 줄어들었음을 알 수 있다.
전술한 바와 같이 이루어지는 본 발명은, P형 게이트 전극 형성을 위한 이온주입시 30BF 도즈를 사용함으로써, 종래의 49BF2를 사용시 과도한 F(플로린)으로 인한 게이트 산화막의 특성 열화를 방지하면서도, 종래의 11B를 사용함으로 인한 게이트 산화막으로의 B(보론)의 침투 및 고비용의 이온주입기 사용으로 인한 생산비 증가를 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 보론과 플로린의 기판 또는 게이트 산화막으로의 침투로 인한 게이트 전극의 전기적 특성 열화를 방지할 수 있고 생산비를 줄일 수 있어, 반도체 소자의 수율 및 가격 경쟁력을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 게이트 전극용 제1전도막을 형성하는 단계;
    30BF 이온을 이용하여 상기 제1전도막 내에 B(보론)을 이온주입하는 단계;
    상기 제1전도막 상에 하드마스크용 물질막을 형성하는 단계; 및
    상기 하드마스크용 물질막, 상기 제1전도막 및 상기 게이트 산화막을 선택적으로 식각하여 상기 게이트 산화막, 상기 제1전도막 및 상기 하드마스크의 적층 구조 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 B(보론)을 이온주입하는 단계에서,
    5E14 ∼ 5E15의 도즈와 1KeV ∼ 30KeV의 에너지를 이용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 B(보론)을 이온주입하는 단계에서, 1°내지 10°의 틸트로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 2 항에 있어서,
    상기 B(보론)을 이온주입하는 단계를,
    2회 또는 3회 나누어서 반복적으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 4 항에 있어서,
    상기 B(보론)을 이온주입하는 단계에서, 점차 그 에너지를 증가시키면서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1전도막은, 폴리실리콘막 또는 비정질 실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제 1 항에 있어서,
    상기 제1전도막을, 300Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1전도막 내에 B(보론)을 이온주입하는 단계 후,
    상기 제1전도막 상에 게이트 전극용 제2전도막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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Citations (5)

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