JPH11251455A - 半導体デバイス及びその製造方法 - Google Patents

半導体デバイス及びその製造方法

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JPH11251455A
JPH11251455A JP11002722A JP272299A JPH11251455A JP H11251455 A JPH11251455 A JP H11251455A JP 11002722 A JP11002722 A JP 11002722A JP 272299 A JP272299 A JP 272299A JP H11251455 A JPH11251455 A JP H11251455A
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forming
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gate
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ゾン・ホァン・ソン
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract

(57)【要約】 【課題】 チャネル幅が狭くなってもしきい値電圧を一
定に維持することができる半導体デバイス及びその製造
方法を提供する。 【解決手段】 本発明半導体デバイスは、ゲート電極と
なるドーピングされた半導体層の縁にカウンタドーピン
グして、ゲート電極の周辺部の不純物の濃度を低くした
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特にチャネル幅が狭くなってもしきい値電圧が一定
に維持される半導体デバイス及びその製造方法に関す
る。
【０００２】
【従来の技術】以下、添付図面に基づいて従来の半導体
デバイスを説明する。図１は従来の半導体デバイスの構
造断面図であり、図２（ａ）はチャネル幅に応ずるドー
ピング濃度の変化を示すグラフであり、図２（ｂ）はチ
ャネル幅に応ずるしきい値電圧の変化を示すグラフであ
る。従来の半導体デバイスは、アクティブ領域とフィー
ルド領域とが分離された半導体基板１の所定領域にＰウ
ェル４、Ｎウェル５が形成されている。Ｐウェル４とＮ
ウェル５とを隔離するためにフィールド領域にトレンチ
隔離領域２が形成されている。トレンチ隔離領域２間の
Ｐウェル４及びＮウェル５の表面にゲート酸化膜３が形
成されている。そして、トレンチ隔離領域２上とゲート
絶縁膜３上にドーピングされたポリシリコン層が形成さ
れているが、Ｐウェル４上にはＮ型でドーピングされた
第１ゲート電極６が形成されており、Ｎウェル５上には
Ｐ型でドーピングされた第２ゲート電極７が形成されて
いる。図示のように第１ゲート電極６と第２ゲート電極
とは連結されておらず、それらの間にドーパント相互拡
散を防止するためのバリヤ膜８設けられている。このバ
リヤ膜８は隔離領域２の上にあってＴｉＮ等の物質から
形成されている。第１、第２ゲート電極６、７の抵抗を
減少させるように金属又は金属シリサイドからなるゲー
トキャップ層９が形成される。
【０００３】上記のように構成された半導体デバイスの
チャネル幅の部分の第１ゲート電極６のＩ−Ｉ線上のド
ーピング濃度は、図２ａに示すように一定である。そし
て、チャネル幅の変化による半導体デバイスのしきい値
電圧Ｖｔは、図２ｂに示すように、チャネル幅が狭くな
ればなるほどしきい値電圧が減少する。かかる現象を逆
狭幅効果（Inverse narrow width effect）という。
【０００４】このように、狭幅効果現象の原因として以
下の事項を挙げられる。 アクティブ領域の縁でのドーピング濃度が低くなっ
て、縁でのしきい値電圧が低くなること、 トレンチ隔離領域２の縁部にゲート電極が重ねられ
るとき、チャネルに掛かる有効ゲートフィールドが増加
してアクティブ領域の縁のしきい値電圧が減少するこ
と、等がある。 このように、縁領域のしきい値電圧が減少するというの
は、縁領域のしきい値電圧がアクティブ領域の中央のし
きい値電圧よりも低いことである。従って、チャネル幅
が減少する場合、全体のチャネル幅において縁領域の占
める比重が増加するため、事実上デバイスのしきい値電
圧は減少することになる。
【０００５】
【発明が解決しようとする課題】上記したような従来の
半導体デバイスは次のような問題があった。従来の構造
を有する半導体デバイスは、デバイスのチャネル幅が減
少すると縁領域のしきい値電圧が減少し、これにより全
体的なデバイスのしきい値電圧が減少する。すなわち、
チャネル幅が変わることによってデバイスのしきい値電
圧も変わるため、回路設計が難く、回路の動作の信頼性
が落ちるという問題がある。本発明は上記の問題点を解
決するためになされたものであり、その目的とするとこ
ろは、チャネル幅が狭くなってもしきい値電圧を一定に
維持することができる半導体デバイス及びその製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体デバイスは、チャネル幅方向のゲート電極の
縁領域のドーピングを低くするようにしたことを特徴と
するものである。より具体的には以下の通りである。す
なわち、本発明は、基板に形成された第１導電型ウェル
と、第１導電型ウェル上に形成されたゲート絶縁膜と、
ゲート絶縁膜上に第２導電型でドーピングされ、チャネ
ル幅方向の縁部が第１導電型でカウンタドーピングされ
たゲート電極とを備えることを特徴とする。
【０００７】上記構成を有する本発明の半導体デバイス
の製造方法は、基板の所定領域に第１導電型ウェルを形
成し、第１導電型ウェル上に第１絶縁膜を形成し、第１
絶縁膜上にゲート電極を形成するためのドーピングされ
ない半導体層を堆積する。その半導体層にイオン注入し
て第２導電型半導体層を形成し、第２導電型半導体層上
に所定のパターンの第２絶縁膜を形成し、パターン形成
された第２絶縁膜をマスクとして第１導電型のイオンを
傾斜注入して第１導電型カウンタドーピング領域を形成
して、第２絶縁膜をマスクとして用いて露出された第１
導電型カウンタドーピング領域と第１絶縁膜をエッチン
グしてゲート電極、ゲート絶縁膜を形成して、第２絶縁
膜を除去することを特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の半導体デバイス及びその製造方法を説明する。
図３は本実施形態の半導体デバイスの構造断面図、図４
（ａ）は図３のII−II線上のドーピング濃度を示すグラ
フ、図４（ｂ）は図３のII−II線上のチャネル幅に応ず
るしきい値電圧の変化を示すグラフ、図５〜図７は本半
導体デバイスの製造方法を示す工程断面図である。本半
導体デバイスは、図３に示すように、半導体基板２１の
所定領域にそれぞれ第１導電型ウェル２２、第２導電型
ウェル２３が形成されている。第１導電型ウェル２２は
Ｐウェルで、第２導電型ウェル２３はＮウェルである。
第１導電型ウェル２２と第２導電型ウェル２３との間に
隔離領域３３が形成されている。隔離領域３３間の第１
導電型ウェル２２上に第１ゲート絶縁膜２４ａ、第１ゲ
ート電極２５ｅが積層されており、隔離領域３３間の第
２導電型ウェル２３上に第２ゲート絶縁膜２４ｂ、第２
ゲート電極２５ｆが積層されている。本実施形態におい
てはこれらのゲート絶縁膜とゲート電極は隔離領域にか
かっていない。この第１ゲート電極２５ｅの縁領域には
第１導電型カウンタドーピング領域２５ｃが形成されて
おり、第２ゲート電極２５ｆの縁領域には第２導電型カ
ウンタドーピング領域２５ｄが形成されている。そし
て、第１、第２ゲート電極２５ｅ、２５ｆ、及び第１、
第２導電型カウンタドーピング領域２５ｃ、２５ｄ上に
は金属シリサイド層３４が形成されている。上記カウン
タドーピング領域とはゲート電極を形成させるために注
入した不純物イオンと逆極性の不純物イオンを注入した
領域を意味する。すなわち、Ｐ型ウエルに形成させたＮ
型不純物イオンを注入したゲート電極２５ｅの縁２５ｃ
にはウェルと同じＰ型不純物イオンが注入されている。
したがって、２５ａで示した箇所はＮ型不純物イオンが
注入されている。上記実施形態では、Ｐ型ウェルとＮ型
ウェルとを隣接させて形成させたデバイスについて説明
しているが、一方のウェルのみのものにも使用できるこ
とは言うまでもない。
【０００９】上記のように構成された本半導体デバイス
の第１ゲート電極２５ｅのII−II線上のチャネル幅に対
応するドーピング濃度は、図４（ａ）に示すようにアク
ティブ領域の縁領域において低く現れる。このように、
ゲート電極の縁領域のドーピングが低く現れることによ
り、ゲート絶縁膜が増加するように作用するため、その
部分でデバイスのしきい値電圧が増加する。そのため、
本半導体デバイスのチャネル幅に対するしきい値電圧
は、図４（ｂ）に示すように、チャネル幅が狭くなって
もほぼ一定のしきい値電圧となる。
【００１０】上記のように構成された半導体デバイスの
製造方法について以下説明する。最初にしきい値電圧調
節用イオンを第１導電型ウェル２２及び第２導電型ウェ
ル２３内にそれぞれ注入する。本実施形態では、第１導
電型ウェル２２はＰウェルであり、第２導電型ウェル２
３はＮウェルである。この後、図５（ａ）に示すよう
に、第１導電型ウェル２２、第２導電型ウェル２３の形
成された半導体基板２１上に、第１絶縁膜２４を熱工程
又はＣＶＤ法で堆積する。この第１絶縁膜は酸化膜であ
る。次いで、第１絶縁膜２４上にドーピングされない半
導体層２５を堆積する。この半導体層はポリシリコン層
である。そして、第１感光膜２６を塗布した後、第１導
電型ウェル２２の部分が露出されるように露光及び現像
工程で選択的に第１感光膜２６をパターニングする。パ
ターニングされた第１感光膜２６をマスクとして用いて
第１導電型ウェル２２上の半導体層２５にＮ型の不純物
イオンを注入して第２導電型半導体層２５ａを形成す
る。この後、第１感光膜２６を除去する。
【００１１】図５（ｂ）に示すように、半導体基板２１
の全面に第２感光膜２７を塗布した後、第２導電型ウェ
ル２３の上の半導体層２５が露出されるように露光及び
現像工程で選択的に第２感光膜２７をパターニングす
る。そして、パターニングされた第２感光膜２７をマス
クとして用いて第２導電型ウェル２３上の半導体層２５
にＰ型の不純物イオンを注入して第１導電型半導体層２
５ｂを形成する。図６（ｃ）に示すように、半導体基板
２１の全面に、ハードマスクとして用いる第２絶縁膜２
８を堆積し、第２絶縁膜２８上に第３感光膜２９を塗布
し、第２導電型半導体層２５ａ及び第１導電型半導体層
２５ｂ上の縁部が露出されるように露光及び現像工程で
第３感光膜２９を選択的にパターニングする。この第２
絶縁膜は、ハードマスクの役割を果たす酸化膜又は窒化
膜で堆積可能である。この後、パターニングされた第３
感光膜２９をマスクとして用いて第２絶縁膜２８を異方
性エッチングする。
【００１２】図６（ｄ）に示すように、全面に第４感光
膜３０を堆積した後、第２導電型ウェル２３の部分にの
み残るように露光及び現像工程で第４感光膜３０を選択
的にパターニングする。この後、パターニングされた第
４感光膜３０及び第１導電型ウェル２２上の第２絶縁膜
２８をマスクとして用いて、第２導電型半導体層２５ａ
の縁部にＰ型不純物イオンを傾斜注入して第１導電型カ
ウンタドーピング領域２５ｃを形成する。このＰ型イオ
ンの注入角は３０゜以下程度とし、Ｐ型の濃度は１Ｅ14
〜１Ｅ15／ｃｍ2とする。
【００１３】図６（ｅ）に示すように、全面に第５感光
膜３１を堆積した後、第１導電型ウェル２２の部分にの
み残るように露光及び現像工程で第５感光膜３１を選択
的にパターニングする。この後、パターニングされた第
５感光膜３１及び第２導電型ウェル２３上の第２絶縁膜
２８をマスクとして用いて、第１導電型半導体層２５ｂ
の縁部にＮ型不純物イオンを傾斜注入して第２導電型カ
ウンタドーピング領域２５ｄを形成する。その際、Ｎ型
イオンの注入角は３０゜以下程度とし、Ｎ型の濃度は１
Ｅ14〜１Ｅ15／ｃｍ2とする。このように、ドーピング
工程により第２導電型半導体層２５ａ及び第１導電型半
導体層２５ｂの縁領域にはそれぞれ第１導電型カウンタ
ドーピング領域２５ｃ、第２導電型カウンタドーピング
領域２５ｄが形成される。これにより、第２導電型半導
体層２５ａ、第１導電型ポリシリコン層２５ｂの中央部
分よりも縁領域のドーピング濃度がより低く形成され
る。
【００１４】図７（ｆ）に示すように、ハードマスク用
の第２絶縁膜２８をマスクとして用いて、第１導電型カ
ウンタドーピング領域２５ｃ、第２導電型カウンタドー
ピング領域２５ｄ、第１絶縁膜２４、Ｐウェル２２、及
びＮウェル２３の所定の深さまでエッチングして第１、
第２ゲート絶縁膜２４ａ、２４ｂ、第１、第２ゲート電
極２５ｅ、２５ｆを形成するとともに、第１、第２ゲー
ト電極２５ｅ、２５ｆを隔離するためのトレンチ３２を
形成する。ここで、第１ゲート電極２５ｅは第２導電型
半導体層２５ａと第１導電型カウンタドーピング領域２
５ｃとで形成され、第２ゲート電極２５ｆは第１導電型
半導体層２５ｂと第２導電型カウンタドーピング領域２
５ｄとで形成される。
【００１５】図７（ｇ）に示すように、トレンチ３２を
含む半導体基板２１の全面に第３絶縁膜を堆積し、化学
機械的研磨法で第２絶縁膜２８、第３酸化膜をエッチン
グして第１、第２ゲート電極２５ｅ、２５ｆの高さまで
形成されるようにして隔離領域３３を形成する。図７
（ｈ）に示すように、基板全面に第１、第２ゲート電極
２５ｅ、２５ｆの抵抗を低減させるために金属層を堆積
した後熱処理して第１、第２ゲート電極２５ｅ、２５ｆ
の上部に金属シリサイド層３４を形成した後、シリサイ
ド化しない金属層を除去する。
【００１６】
【発明の効果】上記本発明の半導体デバイス及びその製
造方法によって得られる半導体デバイスは、ゲート電極
の周辺部でドーピング濃度が低くなっているので、チャ
ネル幅が狭くなってもデバイスのしきい値電圧を一定に
維持することができる。又、本発明方法では、ゲート電
極の縁領域に形成されたカウンタドーピング領域はアク
ティブ領域とセルフアラインされながら形成されるた
め、極端にゲート電極の幅が狭くなっても利用すること
ができる。
【図面の簡単な説明】
【図１】従来の半導体デバイスの構造断面図。
【図２】（ａ）は図１のＩ−Ｉ線上のドーピング濃度を
示すグラフ、（ｂ）は図１のＩ−Ｉ線上のチャネル幅に
応ずるしきい値電圧の変化を示すグラフ。
【図３】本発明実施形態の半導体デバイスの構造断面
図。
【図４】（ａ）は図３のII−II線上のドーピング濃度を
示すグラフ、（ｂ）は図３のII−II線上のチャネル幅に
応ずるしきい値電圧の変化を示すグラフ。
【図５】〜
【図７】本発明実施形態による半導体デバイスの製造方
法を示す工程断面図。
【符号の説明】
２１ 半導体基板 ２２ 第１導電型ウェル ２３ 第２導電型ウェル ２４ 第１絶縁膜 ２４ａ 第１ゲート絶縁膜 ２４ｂ 第２ゲート絶縁膜 ２５ 半導体層 ２５ａ 第２導電型半導体層 ２５ｂ 第１導電型半導体層 ２５ｃ 第１導電型カウンタドーピング領域 ２５ｄ 第２導電型カウンタドーピング領域 ２５ｅ 第１ゲート電極 ２５ｆ 第２ゲート電極 ３２ トレンチ ３３ 隔離領域 ３４ 金属シリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨン・ゴァン・キム 大韓民国・チュンチョンブク−ド・チョン ズ−シ・サンダン−ク・サチョン−ドン・ （番地なし）・シンドンア アパートメン ト ６−605

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板に形成された第１導電型ウェルと、 第１導電型ウェル上に形成されたゲート絶縁膜と、 ゲート絶縁膜上に第２導電型でドーピングされ、チャネ
    ル幅方向の縁部が第１導電型でカウンタドーピングされ
    たゲート電極とを備えることを特徴とする半導体デバイ
    ス。
  2. 【請求項２】 基板に形成された第１、第２導電型ウェ
    ルと、 第１、第２導電型ウェル上に形成された第１、第２ゲー
    ト絶縁膜と、 第１ゲート絶縁膜上に第２導電型でドーピングされ、チ
    ャネル幅方向の縁部が第１導電型でカウンタドーピング
    された第１ゲート電極と、 第２ゲート絶縁膜上に第１導電型でドーピングされ、チ
    ャネル幅方向の縁部が第２導電型でカウンタドーピング
    された第２ゲート電極と、 第１、第２導電型ウェルと第１、第２ゲート絶縁膜と第
    １、第２ゲート電極との間に形成された隔離領域と、を
    備えることを特徴とする半導体デバイス。
  3. 【請求項３】 それぞれのゲート電極上に金属層を更に
    形成することを特徴とする請求項１又は２記載の半導体
    デバイスの製造方法。
  4. 【請求項４】 基板の所定領域に第１導電型ウェルを形
    成する段階と、 第１導電型ウェル上に第１絶縁膜を形成する段階と、 第１絶縁膜上にドーピングされない半導体層を堆積する
    段階と、 半導体層にイオン注入して第２導電型半導体層を形成す
    る段階と、 第２導電型半導体層上に所定のパターンの第２絶縁膜を
    形成する段階と、 パターン形成された第２絶縁膜のチャネル幅方向の縁の
    両側とその両側から第２絶縁膜の縁の下側の第２導電型
    半導体層に第１導電型カウンタドーピング領域を形成す
    る段階と、 第２絶縁膜をマスクとして用いて露出された第１導電型
    カウンタドーピング領域と第１絶縁膜をエッチングして
    ゲート電極、ゲート絶縁膜を形成する段階と、 第２絶縁膜を除去する段階と、を備えることを特徴とす
    る半導体デバイスの製造方法。
  5. 【請求項５】 基板の所定領域に第１、第２導電型ウェ
    ルをそれぞれ形成する段階と、 第１、第２導電型ウェル上に第１絶縁膜を形成する段階
    と、 第１絶縁膜上にドーピングされない半導体層を堆積する
    段階と、 第１導電型ウェル上の半導体層にイオンを注入して第２
    導電型半導体層を形成する段階と、 第２導電型ウェル上の前記半導体層にイオンを注入して
    第１導電型半導体層を形成する段階と、 第１、第２導電型半導体層上にそれぞれ所定のパターン
    の第２絶縁膜を形成する段階と、 第２導電型半導体層上にパターン形成された第２絶縁膜
    のチャネル幅方向の両側とその両側から第２絶縁膜の縁
    の下側の第２導電型半導体層上に第１導電型カウンタド
    ーピング領域を形成する段階と、 第１導電型半導体層上にパターン形成された第２絶縁膜
    のチャネル幅方向の両側とその両側から第２絶縁膜の縁
    の下側の第１導電型半導体層上に第２導電型カウンタド
    ーピング領域を形成する段階と、 第１、第２導電型ウェル上の第２絶縁膜をマスクとして
    用いて露出された第１、第２導電型カウンタドーピング
    領域と第１絶縁膜をエッチングして第１、第２ゲート電
    極、第１、第２ゲート絶縁膜を形成し、露出された第
    １、第２導電型ウェルをエッチングしてトレンチを形成
    する段階と、 トレンチに隔離絶縁膜を形成する段階と、 第２絶縁膜を除去する段階と、を備えることを特徴とす
    る半導体デバイスの製造方法。
  6. 【請求項６】 カウンタドーピング領域を形成させるた
    めの不純物の注入の傾斜角度は０゜〜３０゜の角で行う
    ことを特徴とする請求項４又は５記載の半導体デバイス
    の製造方法。
  7. 【請求項７】 それぞれのゲート電極上に導電層を更に
    形成することを特徴とする請求項４又は５記載の半導体
    デバイスの製造方法。
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