JP2001320046A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Abstract

(57)【要約】 【課題】 高度に集積化された半導体素子の製造方法に
おいて、アクティブ領域のエッジ部位における電界を減
少し、オフ状態では電流が流れないようにして消費電力
を少なくする。 【解決手段】 半導体基板をアクティブ領域とフィール
ド領域とで区画する工程と、前記アクティブ領域上の所
定の部分にゲート物質層をパターニングする工程と、前
記アクティブ領域が露出されるオープン領域を有するマ
スクを形成する工程と、前記露出されたゲート物質層及
びアクティブ領域に前記半導体基板と反対の導電型の不
純物をドープしてゲート電極Ｇとソース領域Ｓ及びドレ
イン領域Ｄを形成する工程と、を順次行う。これによ
り、アクティブ領域のエッジ部位における電界が減少
し、オフ状態では電流が流れないようになり消費電力を
少なくすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高度に集積化され
た半導体素子の製造方法に関し、特に、消費電力が少な
い高集積半導体素子の製造方法に関する。
【０００２】
【従来の技術】最近、半導体素子の集積化に伴って最小
線幅（Design rule）が狭くなり、例えばゲート電極の
幅、チャネルの長さなどが縮小してセルサイズが小さく
なる傾向にある。しかし、高集積化のためにセルサイズ
を縮小することには限界があり、また、セルサイズを縮
小しても素子の動作及び信頼性に悪い影響を与えてはい
けない。
【０００３】特に、超小型半導体素子の場合、ゲート電
極の幅が非常に狭いことにより生じる問題点が発生する
ことがある。その一つとして、ゲート誘導ドレイン漏洩
現象（Gate Induced Drain Leakage：以下「ＧＩＤＬ」
と略称する）が挙げられる。この現象は、狭い幅のトレ
ンチ隔離構造において現れるもので、トレンチのエッジ
部位と、ゲート及びドレインとの間の３次元領域で現れ
る現象である。
【０００４】通常、ゲートとドレインとの間のオーバー
ラップ部位において電界が発生していたが、上記トレン
チ隔離構造を採用することでトレンチのエッジ部位にＧ
ＩＤＬが生じることにより、ゲートとドレインとの間の
２次元領域における電界よりもトレンチのエッジ部位と
ゲート及びドレインとの間の３次元領域における電界の
方が更に高くなる。
【０００５】以下、添付図面を参照して従来技術による
半導体素子の製造方法を説明する。まず、従来のＮＭＯ
Ｓ、ＰＭＯＳまたはＣＭＯＳのようなＭＯＳ素子の形成
時において、ポリゲートをドープする技術のうち、ＣＭ
ＯＳ素子の形成時におけるポリゲートのドーピング方法
を図６及び図７に示す。
【０００６】まず、図６に示すように、ＰＭＯＳ素子の
形成領域ＡとＮＭＯＳ素子の形成領域Ｂとを区画する。
そして、トレンチアイソレーション工程を施して素子隔
離領域を形成することによって、互いに隔離される第１
アクティブ領域１１と第２アクティブ領域１１ａとを形
成する。ここで、上記第１アクティブ領域１１はＰＭＯ
Ｓ素子のアクティブ領域であり、また第２アクティブ領
域１１ａはＮＭＯＳ素子のアクティブ領域である。
【０００７】次いで、不純物がドープされていないポリ
シリコン層を全面に形成した後、パターニングを施して
前記第１アクティブ領域１１及び第２アクティブ領域１
１ａを横切る方向にポリゲート１２を形成する。その
後、このポリゲート１２に不純物をドープする工程が行
われるが、この際、上記ポリゲート１２のみを別途にド
ープする方法と、ソース及びドレイン用不純物イオンを
注入する時に同時にドープする方法とがある。
【０００８】通常、ポリゲート１２にドープされる不純
物の濃度は、ソース及びドレイン用不純物の濃度よりも
更に高い。したがって、ポリゲート１２とソース及びド
レインとを別の工程にてドープする場合には、前記ソー
ス及びドレイン用不純物の濃度の方がポリゲート１２の
濃度より低い。しかし、ポリゲート１２をソース及びド
レイン用不純物イオンの注入時と同時にドープする場合
には、ソース及びドレイン用不純物の濃度の方がポリゲ
ート１２の濃度より高くなければならない。即ち、通常
のソース及びドレイン用不純物の濃度だけではポリゲー
ト１２のドーピング濃度が十分ではないので、そのポリ
ゲート１２のドーピング濃度を満足させるようにソース
及びドレイン用不純物の濃度を通常の濃度より更に高め
なければならない。
【０００９】従来の技術は、上記ソース及びドレイン用
不純物を注入する時にポリゲート１２をドープするもの
で、図６に示すように、前記ポリゲート１２を形成した
後、前記ＰＭＯＳ素子が形成される領域Ａが露出される
ように第１マスク１３を形成する。即ち、図６に示すよ
うに、ＰＭＯＳ素子の形成領域Ａのみが露出するように
第１マスク１３を形成した後、全面にＰ導電型の不純物
イオンの注入を施して前記ポリゲート１２及び第１アク
ティブ領域１１をドープする。したがって、露出したポ
リゲート１２にＰ導電型の不純物がドープされ、またそ
の両側の第１アクティブ領域１１にも不純物がドープさ
れ、ＰＭＯＳのソース不純物拡散領域１４及びドレイン
不純物拡散領域１５が形成される。このとき、注入され
る不純物としてホウ素（Ｂ）または二フッ化ホウ素（Ｂ
Ｆ２）のイオンが使われる。
【００１０】次いで、図７に示すように、第１マスク１
３を除去した後、ＮＭＯＳ素子の形成領域Ｂのみが露出
されるように第２マスク１６を形成した後、全面にＮ導
電型の不純物イオンの注入を行い、露出部位のポリゲー
ト１２及び第２アクティブ領域１１ａをドープする。し
たがって、露出したポリゲート１２にＮ導電型の不純物
がドープされ、またその両側の第２アクティブ領域１１
ａにも不純物がドープされることにより、ＮＭＯＳのソ
ース領域１７及びドレイン領域１８が形成される。この
とき、注入される不純物としてヒ素（Ａｓ）またはリン
（Ｐ）のイオンが使われる。
【００１１】ここで、図８（ａ）は、図６のＩ−Ｉ′線
による断面図であって、ポリゲート１２をドープすると
きにおいて、上述のようにマスクのオープン領域を形成
する場合には、ゲート電極となるポリゲート１２によっ
てアクティブ領域１１及び１１ａのエッジ部位“Ａ”に
電界が集中する状態を示すものである。
【００１２】また、図８（ｂ）は、図６のII−II′線に
よる断面図であって、ゲート電極となるポリゲート１２
によってアクティブ領域のエッジ部位“Ａ”に電界が集
中する場合には、アクティブ領域のエッジ部位“Ａ”に
帯電する電荷によってソースＳとドレインＤとの間にチ
ャネルが形成される状態を示すものである。
【００１３】
【発明が解決しようとする課題】しかし、上述のような
従来の半導体素子の製造方法においては、以下のような
問題点があった。すなわち、半導体素子が縮小化するに
従って図８（ａ）に示すアクティブ領域１１及び１１ａ
のエッジ部位“Ａ”におけるゲートによる電界が他の領
域より強くなるので、上記アクティブ領域１１及び１１
ａのしきい値電圧が低くなる。したがって、図８（ｂ）
に示すドレインＤとソースＳとの間の電圧差の低いオフ
状態でも電流が流れるようになり、半導体素子の電力消
費が増加するようになるという問題点があった。このよ
うな問題は、特に、チャネルの幅が小さくなるほど更に
深刻となる。
【００１４】そこで、本発明は、このような従来技術の
問題点に対処し、アクティブ領域のエッジ部位における
電界の集中を減少させることにより、オフ状態では電流
が流れないようにした半導体素子の製造方法を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体素子の製造方法は、半導体基板
をアクティブ領域とフィールド領域とで区画する工程
と、前記アクティブ領域上の所定部分にゲート物質層を
パターニングする工程と、前記アクティブ領域が露出さ
れるオープン領域を有するマスクを形成する工程と、前
記露出されたゲート物質層及びアクティブ領域に前記半
導体基板と反対の導電型の不純物をドープしてゲート電
極とソース領域及びドレイン領域を形成する工程とを含
むことを特徴とする。
【００１６】まず、本発明は、超小型半導体素子におい
て、アクティブ領域でゲート電極によって電界が増加し
てオフ状態でもソースとドレインの間に電流が流れる現
象を防止するためのもので、素子形成によるゲートのド
ーピング時マスクをアクティブ領域の大きさとほぼ同一
に形成することで電界が発生する部位のゲートのドープ
濃度を減少させることに特徴がある。
【００１７】
【発明の実施の形態】以下、本発明による半導体素子の
製造方法を添付図面に基づいて詳細に説明する。図１
は、本発明による半導体素子の製造方法の概略を示す説
明図であって、図１に示す点線部分における電界が増加
しないようにゲート電極Ｇ、ソース領域Ｓ、ドレイン領
域Ｄがレイアウトされる。
【００１８】図２〜図３は、本発明の第１の実施形態に
よる半導体素子の製造方法を説明するための工程図であ
って、ＮＭＯＳ、ＰＭＯＳまたはＣＭＯＳのようなＭＯ
Ｓ素子の形成時におけるポリゲートをドープさせる方法
を示す。ここでは、本発明の実施形態としてＣＭＯＳ素
子を例に説明する。
【００１９】まず、図２に示すように、半導体基板をＰ
ＭＯＳ形成領域ＡとＮＭＯＳ形成領域Ｂとに区画する。
その後、トレンチアイソレーション工程を施して素子隔
離領域を形成することにより、各領域のアクティブ領
域、つまり、第１アクティブ領域３１と第２アクティブ
領域３１ａとを形成する。
【００２０】次に、上記第１アクティブ領域３１及び第
２アクティブ領域３１ａを含む半導体基板の全面に不純
物がドープされていないポリシリコン層を形成した後、
該ポリシリコン層をパターニングして上記第１アクティ
ブ領域３１及び第２アクティブ領域３１ａを横切るポリ
ゲート３２を形成する。次に、ＰＭＯＳが形成される領
域Ａのポリゲート３２に不純物をドープするための第１
マスク３３を形成する。このとき、該第１マスク３３の
オープン部位は、ＰＭＯＳ形成領域Ａの第１アクティブ
領域３１のみが露出されるようにする。
【００２１】即ち、従来は、前述のように、アクティブ
領域及びフィールド領域を含み、ＰＭＯＳが形成される
領域Ａが全部露出されるようにマスクを形成したが（図
６参照）、本発明の第１実施形態においては、マスクの
オープン部位が第１アクティブ領域３１の大きさとほぼ
同一であるように形成する。なお、そのマスクのオープ
ン部位がアクティブ領域の大きさより０．１μｍ程度大
きく、又は小さく形成しても良い。
【００２２】このように、第１マスク３３を形成した
後、Ｐ導電型の不純物イオンの注入を施して前記オープ
ンしたポリゲート３２をドープし、上記第１アクティブ
領域３１に第１ソース不純物拡散領域３４と第１ドレイ
ン不純物拡散領域３５とを形成する。ここで、注入され
る不純物としてホウ素（Ｂ）または二フッ化ホウ素（Ｂ
Ｆ２）のイオンが使われる。
【００２３】そして、図３に示すように、前記第１マス
ク３３を除去した後、今度はＮＭＯＳが形成される領域
Ｂの第２アクティブ領域３１ａが露出されるように第２
マスク３６を形成する。その後、前記露出された第２ア
クティブ領域３１ａに前記ＰＭＯＳ領域に注入された不
純物と反対導電型の不純物をイオン注入した後、拡散工
程を施してポリゲート３２をドーピングすると共に、第
２ソース不純物拡散領域３７と第２ドレイン不純物拡散
領域３８とを形成する。ここで、前記ＮＭＯＳ領域に注
入される不純物としてヒ素（Ａｓ）またはリン（Ｐ）の
イオンが使われる。
【００２４】なお、前記ポリゲート３２のドーピング時
において、ポリシリコン層を形成する前にポリゲート３
２が形成される領域に予めポリゲートドーピング用不純
物を注入してもよい。即ち、ポリゲート３２が形成され
る領域の半導体基板に不純物をドープした後、ポリゲー
ト３２をパターニングし、それから拡散工程によって前
記ポリゲート３２をドープする。その後、それぞれＰＭ
ＯＳ領域Ａ及びＮＭＯＳ領域Ｂにソース領域及びドレイ
ン領域を形成する。
【００２５】上記のような本発明の第１の実施形態によ
れば、ポリゲート３２にドープされた不純物は拡散工程
によって拡散し、ポリゲート３２のエッジ部位のドープ
濃度を低めるようになる。したがって、上記エッジ部位
における電界が減少し、オフ状態で図２に示すソース不
純物拡散領域３４とドレイン不純物拡散領域３５との
間、及び図３に示すソース不純物拡散領域３７とドレイ
ン不純物拡散領域３８との間にチャネルが形成されるこ
とを防止することができる。
【００２６】即ち、従来は、図６及び図７に示すポリゲ
ート１２の濃度と、ソース不純物拡散領域１４，１７及
びドレイン不純物拡散領域１５，１８の濃度とが同一で
あるので、拡散時にポリゲート１２のエッジ部位におけ
る濃度変化がない。これに対し、本発明の第１の実施形
態においては、図２及び図３に示すポリゲート１２の濃
度よりソース不純物拡散領域３４，３７及びドレイン不
純物拡散領域３５，３８の濃度の方が更に低いので、拡
散工程を施すと、濃度の高いポリゲート３２の不純物が
濃度の低いソース３４，３７及びドレイン３５，３８の
側に拡散し、ポリゲート３２のドープ濃度を低くするこ
とができる。
【００２７】次に、図４〜図５は、本発明の第２の実施
形態による半導体素子の製造方法を説明するための工程
図である。本発明の第２の実施形態は、各マスクのオー
プン領域を更に縮小し、アクティブ領域上のゲート電極
のみが露出されるようにマスクを形成することを特徴と
する。
【００２８】まず、図４に示すように、半導体基板をＰ
ＭＯＳ形成領域ＡとＮＭＯＳ形成領域Ｂとで区画する。
その後、トレンチアイソレーション工程を施して素子隔
離領域を形成することにより、第１アクティブ領域３１
と第２アクティブ領域３１ａとを形成する。
【００２９】次に、半導体基板の全面に不純物がドープ
されていないポリシリコン層を形成した後、パターニン
グしてポリゲート３２を形成する。ＰＭＯＳが形成され
る領域Ａのポリゲート３２に不純物をドープするために
第１マスク３３を形成する。このとき、上記第１マスク
３３は、ＰＭＯＳ形成領域Ａの第１アクティブ領域３１
上のポリゲート３２のみが露出されるようにオープン領
域を形成する
【００３０】即ち、従来はアクティブ領域及びフィール
ド領域を含み、ＰＭＯＳが形成される領域Ａが全部露出
されるようにマスクを形成したが、本発明の第１実施形
態はマスクのオープン部位がアクティブ領域とほぼ一致
するようにしており、第２実施形態ではマスクのオープ
ン部位がアクティブ領域上のポリゲート３２と同一とな
るようにする。なお、上記マスクのオープン部位の大き
さを露出したポリゲートより０．１μｍ程度大きく、又
は小さく形成しても良い。
【００３１】このように、第１マスク３３を形成した
後、Ｐ導電型の不純物イオン注入を行い、前記オープン
部位のポリゲート３２をドープさせる。次に、図５に示
すように、前記第１マスク３３を除去した後、今度はＮ
ＭＯＳが形成される領域Ｂの第２アクティブ領域３１ａ
を横切るポリゲート３２が露出されるように第２マスク
３６を形成する。
【００３２】その後、上記露出されたポリゲートに前記
ＰＭＯＳ領域に注入された不純物と反対の導電型の不純
物をイオン注入し、拡散工程を施してポリゲート３２を
ドーピングさせる。次いで、図示省略したが、マスクを
用いた不純物イオン注入によってＰＭＯＳが形成される
領域Ａのアクティブ領域にソース不純物拡散領域及びド
レイン不純物拡散領域を形成する。そして、前記マスク
を除去した後、今度はＮＭＯＳが形成される領域のアク
ティブ領域に不純物を注入してソース不純物拡散領域及
びドレイン不純物拡散領域を形成すると、本発明の第２
実施形態による半導体素子の製造工程が完了する。
【００３３】なお、前記ポリゲート３２のドーピング
時、ポリシリコン層の形成の前、予め基板に不純物をド
ープしてもよい。即ち、ポリゲート３２の形成部位に予
めポリゲート３２をドープするための不純物をドープし
た後、上記ポリゲート３２をパターニングし、それから
拡散工程を施して上記不純物をポリゲート３２へ拡散し
た後、ＰＭＯＳ及びＮＭＯＳ領域にそれぞれソース不純
物拡散領域及びドレイン不純物拡散領域を形成すること
もできる。
【００３４】
【発明の効果】請求項１、２、６、７に係る発明によれ
ば、ゲート電極に不純物をドープするとき、不純物をド
ーピングするためのマスクのオープン部位をアクティブ
領域と同一に形成して、ゲート電極エッジ部位の電界を
減少させ、オフ状態で電流が流れることを防止すること
ができる。したがって、消費電力を減少させることがで
き、特に、ゲート電極の幅の狭い素子にてその効果は顕
著に現れる。
【００３５】また、請求項４、５、８、９に係る発明に
よれば、ゲート電極に不純物をドープするとき、アクテ
ィブ領域上のゲート電極のみが露出されるようにマスク
のオープン部位を形成して、ゲート電極のエッジ部位で
電界を減少させ、オフ状態でソースとドレインとの間に
電流が流れることを防止することができる。したがっ
て、消費電力を減少させることができ、特に、ゲート電
極の幅の狭い素子にてその効果は顕著に現れる。
【００３６】さらに、請求項３に係る発明によれば、ゲ
ート電極に不純物をドープするに当たって、ゲート電極
の形成部位の基板に予め不純物をドープし、後でゲート
電極をパターニングした後、拡散工程を行うことでゲー
ト電極に不純物をドープすることもできる。
【００３７】そして、請求項１０によれば、マスクのオ
ープン部位をゲート電極より若干小さく、又は大きく形
成することにより、ゲート電極のエッジ部位において電
界が減少する効果を得ることができる。
【図面の簡単な説明】
【図１】 本発明による半導体素子の製造方法の概略を
示す説明図である。
【図２】 本発明の第１の実施形態による半導体素子の
製造方法を説明するための工程図で、第１アクティブ領
域に第１ソース不純物拡散領域及び第１ドレイン不純物
拡散領域を製造する工程を示す。
【図３】 本発明の第１の実施形態による半導体素子の
製造方法を説明するための工程図で、第２アクティブ領
域に第２ソース不純物拡散領域及び第２ドレイン不純物
拡散領域を製造する工程を示す。
【図４】 本発明の第２の実施形態による半導体素子の
製造方法を説明するための工程図で、第１アクティブ領
域に第１ソース不純物拡散領域及び第１ドレイン不純物
拡散領域を製造する工程を示す。
【図５】 本発明の第２の実施形態による半導体素子の
製造方法を説明するための工程図で、第２アクティブ領
域に第２ソース不純物拡散領域及び第２ドレイン不純物
拡散領域を製造する工程を示す。
【図６】 従来の半導体素子の製造方法を説明するため
の工程図で、ＰＭＯＳ素子の製造領域にソース不純物拡
散領域及びドレイン不純物拡散領域を製造する工程を示
す。
【図７】 従来の半導体素子の製造方法を説明するため
の工程図で、ＮＭＯＳ素子の製造領域にソース不純物拡
散領域及びドレイン不純物拡散領域を製造する工程を示
す。
【図８】 従来の半導体素子の構造を示す断面図で、
（ａ）は図６のＩ−Ｉ′線による断面図を示し、（ｂ）
は同図のII−II′線による断面図を示す。
【符号の説明】 Ｓ…ソース Ｄ…ドレイン Ｇ…ゲート ３１…第１アクティブ領域 ３１ａ…第２アクティブ領域 ３２…ポリゲート ３３…第１マスク ３４…第１ソース不純物拡散領域 ３５…第１ドレイン不純物拡散領域 ３６…第２マスク ３７…第２ソース不純物拡散領域 ３８…第２ドレイン不純物拡散領域

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半導体基板をアクティブ領域とフィールド
    領域とで区画する工程と、 前記アクティブ領域上の所定部分にゲート物質層をパタ
    ーニングする工程と、 前記アクティブ領域が露出されるオープン領域を有する
    マスクを形成する工程と、 前記露出されたゲート物質層及びアクティブ領域に前記
    半導体基板と反対の導電型の不純物をドープしてゲート
    電極とソース領域及びドレイン領域を形成する工程と、
    を含んで成ることを特徴とする半導体素子の製造方法。
  2. 【請求項２】前記マスクのオープン領域は、前記アクテ
    ィブ領域と同一に形成することを特徴とする請求項１記
    載の半導体素子の製造方法。
  3. 【請求項３】前記ゲート電極を形成する工程は、ゲート
    電極が形成される部位におけるアクティブ領域に不純物
    を注入する工程と、ゲート物質層を形成した後でパター
    ニングを施す工程と、拡散工程を施して前記不純物をゲ
    ート物質層へ拡散させる工程と、を含むことを特徴とす
    る請求項１記載の半導体素子の製造方法。
  4. 【請求項４】前記マスクのオープン領域は、前記アクテ
    ィブ領域上のゲート物質層のみが露出するように形成す
    ることを特徴とする請求項１記載の半導体素子の製造方
    法。
  5. 【請求項５】前記露出されたゲート物質層に、前記基板
    と反対の導電型の第１不純物をドープしてゲート電極を
    形成する工程と、このゲート電極の両側に前記基板と反
    対の導電型のソース及びドレイン用第２不純物を注入す
    る工程と、を含んで成ることを特徴とする請求項４記載
    の半導体素子の製造方法。
  6. 【請求項６】半導体基板に第１アクティブ領域と第２ア
    クティブ領域とを形成する工程と、 前記第１アクティブ領域及び第２アクティブ領域を横切
    るゲート物質層をパターニングする工程と、 前記第１アクティブ領域が露出されるようにオープン領
    域を有する第１マスクを形成する工程と、 前記露出されたゲート物質層及び第１アクティブ領域に
    第１導電型の不純物をイオン注入して第１ゲート電極と
    第１ソース領域及びドレイン領域を形成する工程と、 前記第１マスクを除去した後で前記第２アクティブ領域
    が露出されるようにオープン領域を有する第２マスクを
    形成する工程と、 前記露出されたゲート物質層及び第２アクティブ領域に
    第２導電型の不純物をイオン注入して前記第２ゲート電
    極と第２ソース領域及びドレイン領域を形成する工程
    と、を含んで成ることを特徴とする半導体素子の製造方
    法。
  7. 【請求項７】前記第１マスクのオープン領域は前記第１
    アクティブ領域と同一に形成し、前記第２マスクのオー
    プン領域は前記第２アクティブ領域と同一に形成するこ
    とを特徴とする請求項６記載の半導体素子の製造方法。
  8. 【請求項８】半導体基板に第１アクティブ領域と第２ア
    クティブ領域とを形成する工程と、 前記第１アクティブ領域及び第２アクティブ領域を横切
    るゲート物質層をパターニングする工程と、 前記第１アクティブ領域上のゲート物質層が露出される
    ようにオープン領域を有する第１マスクを形成する工程
    と、 前記露出されたゲート物質層に第１導電型の不純物をド
    ープして第１ゲート電極を形成する工程と、 前記第１マスクを除去した後、前記第２アクティブ領域
    上のゲート物質層が露出されるようにオープン領域を有
    する第２マスクを形成する工程と、 前記露出されたゲート物質層に第２導電型の不純物をド
    ープして第２ゲート電極を形成する工程と、を含んで成
    ることを特徴とする半導体素子の製造方法。
  9. 【請求項９】前記第２ゲート電極を形成した後、前記第
    １ゲート電極の両側の第１アクティブ領域に第１ソース
    領域及びドレイン領域を形成する工程と、前記第２ゲー
    ト電極の両側の第２アクティブ領域に第２ソース領域及
    びドレイン領域を形成する工程と、を含むことを特徴と
    する請求項８記載の半導体素子の製造方法。
  10. 【請求項１０】 前記第１マスク及び第２マスクのオー
    プン領域は、それぞれ前記第１アクティブ領域及び第２
    アクティブ領域上のゲート電極より０．１μｍ程度小さ
    く、又は大きく形成することを特徴とする請求項８記載
    の半導体素子の製造方法。
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