JPH06151831A

JPH06151831A - 半導体装置およびその製造方法

Info

Publication number: JPH06151831A
Application number: JP4303371A
Authority: JP
Inventors: Hitoshi Kudo; 均工藤
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-11-13
Filing date: 1992-11-13
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】通常の論理素子形成工程に最少限の工程を追
加することで、書き込み可能なトランジスタを形成し、
開発期間の短縮と開発費用の削減を図りつつ、チップ単
価の上昇を押えながら多機能化を実現する。【構成】Ｎウェル１ａ上にゲート酸化膜２が形成さ
れ、ゲート酸化膜２上にｐ+領域３とｎ-領域４とで構成
されたゲート電極５がある。ゲート酸化膜２とゲート電
極５との両脇のＮウェル１ａ側にはソース・ドレイン６
ａ（ここではｐ⁺の拡散領域である）が形成され、ゲー
ト酸化膜２に対向してチャネル領域７ａ（ここではｐ^-
の拡散領域である）が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するもので、特にしきい値を素子製造後に
必要に応じて電気的に変更するトランジスタに関するも
のである。

【０００２】

【従来の技術】一般に、ＭＯＳトランジスタは、バイポ
ーラトランジスタに比べて集積化しやすいという特徴を
有しており、論理回路や記憶素子などに広く利用されて
いる。

【０００３】近年、低消費電力化をはかるため論理回路
では相補型ＭＯＳ（ＣＭＯＳ）トランジスタ回路を用い
ることが主流となってきている。この回路を主体にして
記憶素子であるＲＯＭ（読みだし専用メモリー）やＲＡ
Ｍ（ランダムアクセスメモリー）からのデータを読み出
して所定の機能を実現させている。

【０００４】さらに、機能の向上が要望されるに従いＲ
ＯＭとＲＡＭの両方の機能を有するＰＲＯＭ（書き込み
可能ＲＯＭ、通常紫外線で消去する）やＥＥＰＲＯＭ
（電気的書換え可能ＲＯＭ）が開発されている。また、
論理素子そのものの接続や動作を半導体装置を製造後に
１回だけ書き換え得る論理素子アレイ（（フィールド）
プログラマブルロジック（あるいはゲート）アレイ、Ｐ
ＬＡあるいはＦＰＧＡ）等も実用化されている。

【０００５】こうした多機能素子は、半導体装置を使っ
て電気製品を製造する立場からは、まことに便利な素子
で、従来２チップか３チップ、たとえば論理素子とメモ
リー等のチップがなければ実現できなかった機能が１チ
ップで実現できるので、単価が安くなり、信頼性が向上
するという二重の利点がある。さらに、システムを開発
しながら同時に動作確認ができるため、開発期間を短縮
できるという利点もある。

【０００６】

【発明が解決しようとする課題】通常のＲＯＭは、マス
クＲＯＭと呼ばれ、決められたデータを大量に扱うのに
適した素子である。これは、通常の論理素子の製造工程
を使って、マスクのみ変更すれば製造することができ
る。したがって、この素子を開発する期間があまりかか
らない。このため、単位面積あたりの単価が論理回路チ
ップと同等かそれ以下で製作できる。一方、ＰＲＯＭ、
ＥＥＰＲＯＭ、ＰＬＡ、ＦＰＧＡでは、通常の論理素子
では利用されていない特殊な領域に、積層のゲート電極
構造で、電気的に破壊可能なフューズを形成する。この
ように素子構造を複雑にすることによって書き込みでき
る機能をもつ論理素子を実現している。したがって、製
造工程は通常の論理素子の製造工程に比べて複雑でマス
ク枚数が多く、素子開発が長くかかったり単位面積あた
りの価格も高くなる。

【０００７】以上説明したように、書き込み可能素子や
書き込み可能論理回路は、便利な半導体素子ではある
が、通常の論理素意やＲＯＭに比べて構造が複雑なた
め、開発期間が長くなったり、チップの単位面積あたり
の価格が高くなるという課題を有している。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、ｐ型ゲート電極を有するＭＯ
Ｓトランジスタであって、前記ゲート電極のｎ型不純物
濃度が平均で、ｐ型不純物濃度の１／２００倍から１／
１０倍含まれる。

【０００９】上記目的を達成するために本発明の半導体
装置の製造方法は、ｐ型ゲート電極を有するＭＯＳトラ
ンジスタのゲート電極にｐ型不純物をイオン注入する工
程の前あるいは後に、前記ゲート電極全体の平均でｎ型
不純物の濃度がｐ型不純物の濃度の１／２００倍から１
／１０倍となるイオン注入を施す。

【００１０】

【作用】本発明では、通常の論理素子形成工程に最小限
の追加工程で書き込み可能なトランジスタを形成できる
ので、開発期間の短縮と開発費用の削減をはかりつつ、
チップ単価の上昇を押えながら多機能化を実現できる。

【００１１】

【実施例】以下本発明の一実施例について、図面を用い
て説明する。本発明は表面チャネル型のｐチャネルトラ
ンジスタと埋め込チャネル型のｎチャネルトランジスタ
に適用可能である。従来との関係から本実施例では、通
常用いる論理素子と同等かあるいは最小の変更で書き込
み可能素子あるいは回路を実現する。すなわち、素子構
造も積層のゲート電極や特殊な領域を設定するのではな
く、通常の単層ゲート電極で２種類以上のしきい値を電
気的に可変できる素子を実現する。そのために必要とな
る追加工程は、イオン注入等比較的単純な工程を追加す
ることになる。

【００１２】図１を用いて二つのトランジスタの構造の
違いについて説明する。図１（ａ）は表面チャネル型の
ｐチャネルトランジスタの断面図であり、図１（ｂ）は
埋め込チャネル型のｎチャネルトランジスタの断面図で
ある。

【００１３】図１（ａ）において、Ｎウェル１ａ上にゲ
ート酸化膜２が形成され、ゲート酸化膜２上にｐ⁺領域
３とｎ^-領域４とで構成されるゲート電極５がある。ゲ
ート酸化膜２とゲート電極５との両脇のＮウェル１ａ側
には、ソースドレイン６ａ（ここではｐ⁺の拡散領域で
ある）が形成され、ゲート酸化膜２に対向してチャネル
領域７ａ（ここではｐ^-の拡散領域である）が形成され
ている。

【００１４】図１（ｂ）では、Ｐウェル１ｂ上にゲート
酸化膜２が形成され、ゲート酸化膜２上にｐ⁺領域３と
ｎ^-領域４とから構成されるゲート電極５がある。ゲー
ト酸化膜２とゲート電極５の両脇のＰウェル１ｂ側に
は、ソースドレイン６ｂ（ここではｎ⁺の拡散領域であ
る）が形成され、ゲート酸化膜２に対向してチャネル領
域７ｂ（ここではｎ^-の拡散領域である）が形成されて
いる。通常、表面チャネル型のｐチャネルトランジスタ
および埋め込チャネル型のｎチャネルトランジスタでは
ゲート電極５のｎ^-領域４は存在しない。ここで説明し
たゲート電極５は、多結晶シリコンや各種ポリサイド、
すなわち多結晶シリコンとシリサイドの積層構造のもの
等の積層ゲートに不純物を導入することで仕事関数を決
定するすべての電極材料を用いることができる。

【００１５】ｐ型の不純物としてはボロン（Ｂ）を用い
るが、イオン注入のイオン種としては、Ｂばかりでなく
ＢＦ₂、ＢＣｌ₂などボロンを含んだ化合物のイオンも利
用可能である。また、フッ素（Ｆ)が高濃度で存在する
と、ボロンのシリコン中での拡散係数が変化する。ボロ
ンはシリコン中で拡散が少なくなるが、シリコン酸化膜
中では増殖拡散する。このため本実施にあたって、イオ
ン種が重要な選択項目になる。具体的には、ゲート酸化
膜２とゲート電極５との界面での、ボロンとりんの偏析
の仕方が異なる。このため、ごく薄い領域にｎ^-領域４
を形成しようとすると、ボロンの拡散係数や偏析係数が
変化する。これを防ぐために、ボロンやりんのイオン注
入量、熱処理条件をあわし込む必要が生じてくる。この
とき、イオン注入の加速度はほとんど依存しない。ただ
し、チャネル領域７ａにまでイオンが到達する加速度で
イオン注入することはできない。ｎ型の不純物として
は、りんおよび砒素が適用可能である。この場合もりん
と砒素では拡散係数、偏析係数が異なる。拡散係数はり
んの方が大きいが、偏析は砒素の方が起きやすい。この
ため、どのイオン種をどの程度イオン注入するかが、重
要な工程条件になる。ここでは、りんと砒素とを組み合
せてイオン注入することも可能である。

【００１６】通常、これまでは、ｐチャネルトランジス
タにおいては、埋め込みチャネル型と呼ばれる構造を採
用していた。この構造は、ゲート電極にｎ型の多結晶シ
リコンを用い、チャネル領域には表面付近に薄いｐ層を
形成するというものである。これによってｎ型ウェルの
表面付近にｐｎ接合ができる。これに対して、表面チャ
ネル型では、ゲート電極にｐ型の多結晶シリコンを用
い、表面付近にウェルと同じｎ層を形成する。ｎチャネ
ルトランジスタは、従来より変わらず、表面チャネル型
である。

【００１７】素子寸法の微細化に伴って埋め込み型ｐチ
ャネルトランジスタのパンチスルー耐圧の低さが問題と
なっており、将来はｐチャネルトランジスタも表面型に
する方が有利であると言われている。この両表面チャネ
ル型トランジスタ構造（ｎチャネルばかりでなくｐチャ
ネルにも表面チャネル型トランジスタ構造を採用した場
合）では、それぞれの導電型の不純物を確実にゲート電
極に導入し、逆の導電型の不純物を導入しないようにす
る必要がある。もし、ｎ，ｐ両方の不純物がゲート電極
に導入されれば、実効的な不純物濃度が極端に低下し、
しきい値電圧が変動する。多結晶シリコン中では、不純
物の拡散係数はシリコン単結晶中に比べて大きく、熱処
理条件にも依存するが、両方のゲートを接続した場合、
通常、数十μｍ以上の距離で影響がでる。しきい値は実
効的な濃度（ｎとｐの濃度さ）に依存しておよそ１Ｖの
変動が生じる。このしきい値変動は論理素子を構成する
には致命的な欠陥となる。

【００１８】しかしながら、表面チャネル型ｐチャネル
トランジスタについては、微量のｎ型不純物をｐ型不純
物にあわせて導入した場合、興味深い現象が観察され
る。この場合、ゲート電極のｐ型不純物濃度が低下し、
しきい値電圧の絶対値が上昇すると予想される。しか
し、実際には、しきい値の予想変動幅の−１Ｖという、
ゲート電極にｎ型不純物を導入しないときのしきい値電
圧よりも絶対値で高い電圧を余分に印加しても、トラン
ジスタはオン状態にならない。さらに、ゲート電圧を絶
対値で上昇させていくと、−３〜−５Ｖ程度印加したと
ころで、オン状態になる。いったんオン状態になれば、
以後はｎ型不純物を導入しないときのしきい値電圧−
０.６Ｖ（実測でおよそ−１Ｖ程度のしきい値電圧）で
動作する。この現象はＰＰＯＭやＰＬＡ、ＦＰＧＡの初
期書き込みの動作と同じである。すなわち、素子製造直
後はしきい値が−３〜−５Ｖであるから、通常の動作電
圧をこの電圧以下に設定すれば、通常の動作でオン状態
になることはない。そのトランジスタは回路上で接続さ
れていないのと同等となる。

【００１９】一方、いったんゲート電極に−３〜−５Ｖ
（書き込み電圧に相当する）を印加すれば、以後、その
トランジスタはしきい値がおよそ−１Ｖとして動作する
ので、ゲート電極の印加電圧によって普通の動作をす
る。

【００２０】ここで、書き込み後のしきい値電圧は、ゲ
ート電極にｎ型不純物を導入しないときのしきい値電圧
と、導入するｎ型不純物の量とによって主に決まるの
で、おおよそ−０.４〜−１.５Ｖ程度の範囲で調整可能
である。また、書き込み電圧は導入するｎ型不純物の量
によっておもに決定されるので、−２〜−１０Ｖ程度の
範囲で調整可能である。書き込み電圧は実はゲート電極
とウェル（あるいはソースドレイン）との電位差である
から、ゲートだけに電圧を印加する必要はない。

【００２１】さらに、この書き込みは工程条件の設定が
最適化されていれば、ｎ^-ｐ⁺接合が破壊されないような
構造が形成できるので、可逆であることが重要である。
ゲート電極に書き込みをしてから、再度逆の電圧を印加
していくと、最初のしきい値電圧の絶対値が高い状態に
戻る。ＥＥＰＲＯＭのように１０×１０⁴回は無理であ
るが、数回の書き込みや消去は可能である。仮にいろい
ろな製造工程上の制約のため構造が最適化できず、その
結果として書き込み、消去可能にできないとしても、１
回の書き込みを必要とする用途は広く、本発明の価値を
損なうものではない。また、配線の接続、配置等の関係
で書き込みをまったくしないように回路と素子製造工程
を構成することも可能で、その場合にはＲＯＭとしても
用途はそのまま利用可能である。

【００２２】なぜこのような特異な現象が起こるかにつ
いては、つぎのように推定できる。すなわち、ｐ型不純
物であるボロンはシリコンとシリコン酸化膜の界面で偏
析して、シリコン酸化膜中の濃度が上昇し、シリコン中
の濃度が低下する。一方、ｎ型不純物であるりんや砒素
は、シリコンとシリコン酸化膜の界面で偏析して、シリ
コン中の濃度が上昇し、シリコン酸化膜中の濃度が低下
する。したがって、ゲート電極全体ではｐ型不純物が多
くても、ゲート電極とゲート酸化膜の界面ではｎ型不純
物の相対濃度が上昇し、ごく薄い領域（５〜２０ｎｍ程
度）ではあるが、ｎ型の領域が形成される。ｎ型不純物
の濃度を上げればｎ型の領域は広がるが、広がりすぎて
はこの現象は再現しない。その結果、ゲート電極中にｐ
ｎ接合が形成されていることになる。ｐｎ接合の両端で
は空乏層が広がり、キャリアが存在しないため、見かけ
上ゲート酸化膜が厚くなっており、結果としてしきい値
電圧の絶対値が異常に上昇している。形成されたｎ型領
域はごく薄いため、ゲート電極全体の不純物濃度（キャ
リア濃度）としては十分な量があり、いったんゲート電
極に強制的に大きな電圧を印加すればｐｎ接合がブレー
クダウンし、ゲート電極とゲート酸化膜の界面までキャ
リアが到達するので、あとは正常なしきい値電圧をもつ
トランジスタとしての通常動作をする。

【００２３】この特異な現象は、不純物のシリコンとシ
リコン酸化膜界面の偏析を利用するため、ｐ型のゲート
電極を有するトランジスタ（表面チャネル型のｐチャネ
ルトランジスタと埋め込チャネル型のｎチャネルトラン
ジスタ)のみで可能である。素子製造工程の変更として
は、ｐ型不純物をゲート電極に導入する工程の前後で微
量のｎ型不純物を導入すればよく、工程の追加としては
最少である。不純物の導入方法としては、不純物量の精
度、再現性が特に要求されるので、ｎ型、ｐ型ともイオ
ン注入による導入方法がもっとも適している。

【００２４】以下本発明の製造方法の実施例を説明す
る。実施例は表面チャネル型のｐチャネルトランジスタ
のみについて説明し、埋め込チャネル型のｎチャネルト
ランジスタについてはその説明を省略する。この二つの
トランジスタの構造上の差異はチャネルの不純物分とソ
ースドレイン、ウェルの導電型のみであり、ゲート電極
の形成方法および構造は埋め込チャネル型のｎチャネル
トランジスタで違いはない。本発明の特徴は、ゲート電
極の不純物の導入の仕方および不純物の分布にあるた
め、埋め込チャネル型のｎチャネルトランジスタの説明
は、そのまま、表面チャネル型のｐチャネルトランジス
タを、埋め込チャネル型のｎチャネルトランジスタに置
き換えるだけでよい。ただし、埋め込チャネル型のｎチ
ャネルトランジスタの場合は、ゲート電極の主な不純物
タイプとソースドレインの不純物タイプが異なるので、
ゲート電極のパターンを形成する前にイオン注入する。
しかし、表面チャネル型のｐチャネルトランジスタで
は、ゲート電極の主な不純物タイプとソースドレインの
不純物タイプが同じであるので、ゲート電極のパターン
を形成したのちイオン注入する方が工程を簡略化できる
（ゲート電極のパターン形成前でも別に問題はない）。

【００２５】図２（ａ）では、ｎウェル１ａの表面にし
きい値制御のためのチャネルイオン注入をしたのち、ゲ
ート酸化膜２、ゲート電極５用の多結晶シリコンを形成
し、所定のマスクパターンに従って開口部を形成した状
態が示されている。多結晶シリコンにはなにも不純物が
導入されていない。ここで、たとえばゲート酸化膜２の
膜厚は１２ｎｍ、多結晶シリコンの膜厚は３００ｎｍで
ある。これらの膜厚については、本発明では特に限定さ
れる数値ではないので、任意の値が選択可能であるが、
ゲート電極５の膜厚は、イオン時の注入深さや段差の平
坦化などを考慮すると、２００〜４００ｎｍが適当であ
る。また、ゲート電極５を形成するための多結晶シリコ
ンのかわりに各種ポリサイドを用いることができる。

【００２６】図２（ｂ）では、ゲート電極５に不純物を
導入するために、ＢＦ₂、Ｐを続けてイオン注入した状
態が示されている。トランジスタ特性上の要請から、ゲ
ート電極５の側部にシリコン酸化膜２のサイドウォール
が形成される場合がある。それぞれのイオン注入条件
は、ＢＦ₂ ⁺は加速エネルギー３０ｋｅＶ（２０〜４０ｋ
ｅＶが適用可能範囲）、イオン注入量３×１０¹⁵ｃ
ｍ^-2、（２×１０¹⁵〜４×１０¹⁵ｃｍ^-2が適用可能範
囲）、Ｐ⁺は加速エネルギー６０ｋｅＶ（３０〜８０ｋ
ｅＶが適用可能範囲）、イオン注入量１×１０¹³ｃｍ^-2
（２×１０¹²〜２×１０ ¹⁴ｃｍ^-2が適用可能範囲、熱処
理工程との設定で最適化する必要がある）である。ＢＦ
₂、Ｐとの注入の順番はどちらが先になっても問題はな
い。りんのイオン注入はｎチャネルトランジスタのＬＤ
Ｄ（低濃度ドレイン、通常のソースドレイン注入の１／
１００程度の濃度で用いる）用のイオン注入を用いても
よいし、専用の注入工程を設定してもよい。このあとＢ
ＰＳＧ（ボロンとりんを混入したシリコン酸化膜）など
の層間絶縁膜を形成する。こののち８５０゜Ｃ、３０分
のアニール（熱処理）を施してイオン注入された不純物
を活性化する。このあとの工程は従来の工程と差異はな
く、金属配線の所定パターンを形成し、表面保護膜を形
成し、パッド部に開口して終了となる。

【００２７】以上の実施例では、ｐ，ｎ型の不純物のイ
オン注入マスクが同一である場合について説明したが、
実際にはマスクが同じである必要性はまったくない。通
常の素子製造工程ではＣＭＯＳ構造を形成するために
は、必ずｎ，ｐチャネルトランジスタのソース・ドレイ
ンのイオン注入工程が存在する。このため、ｐチャネル
トランジスタのソース・ドレインイオン注入工程はその
まま利用し、ｎチャネルトランジスタのソース・ドレイ
ンイオン注入工程で、ゲート電極５の面積のうち一部の
みに注入されるマスクを用いることが可能である。ソー
スドレインのイオン注入工程はｎ，ｐチャネルとも２×
１０¹⁵〜４×１０¹⁵ｃｍ^-2程度で、そのイオン注入量に
ほとんど違いがない。このため、本実施例に用いたｎ型
不純物をｐ型不純物の１／１００程度の濃度で用いるた
めに、イオン注入される面積の違いをマスクで設定して
いる。ｎ，ｐ型不純物の、イオン注入量と注入面積との
積の比が、先に説明したゲート電極５中の不純物濃度の
比になるように設定すればよい。この様子を図３に示
す。

【００２８】図３において、ソース・ドレイン領域６に
交差するようにゲート電極５が配置され、ゲート電極５
の全体を覆うようにｐ型不純物イオン注入マスク開口部
１０が配置されている。一方、ゲート電極５の一部を覆
うようにｎ型不純物イオン注入マスク開口部１１が配置
されている。８００゜Ｃ、３０分程度以上の熱処理が加
えられれば、イオン注入された不純物はゲート電極５中
にほぼ一様（多結晶シリコンや各種ポリサイド中の拡散
係数は単結晶シリコンに比べてかなり大きい）に拡散す
るので、イオン注入マスクの開口部の形状の違いはほと
んど影響しない。その結果、ｎ型不純物をゲート電極５
中により少ない比率で導入できる。以上の工程でもっと
も重要な要件は、ｐ，ｎ型の不純物の種類、イオン種、
注入量と熱処理条件の設定である。

【００２９】図４にゲート電極のゲート酸化膜界面にｎ
^-層が形成される様子を示す。図４では、横軸にゲート
電極表面からの深さを、縦軸には不純物濃度をそれぞれ
とっている。ゲート酸化膜界面でボロンは偏析により濃
度が低下するが、りんは逆に濃度が上昇するので、ゲー
ト酸化膜界面のごく薄い領域でｎ^-領域が形成される。

【００３０】ＢＦ₂を用いれば、フッ素の影響でＢの拡
散係数が変化し、相対的にゲート電極のゲート酸化膜界
面でのボロンの濃度が低下する。このため、りんあるい
は砒素の注入量は少なくても、ｎ^-層はゲート電極に形
成できる。イオン種としてＢあるいはＢＣｌ₂を用いる
ときには、ＢあるいはＢＣｌ₂の注入量を少なくし、り
んあるいは砒素の注入量を多くする必要がある。ＢＦ₂
とりんの場合には、注入量の比はおよそ１／１００程度
であるが、Ｂ，ＢＣｌとりんの場合には１／２０程度に
する必要がある。また、同じＢＦ₂のイオン注入量で
も、熱処理温度が高いかあるいは熱処理時間が長けれ
ば、ゲート酸化膜界面のボロン濃度がより低下するた
め、りんあるいは砒素の注入量は少なくても、ｎ^-層が
ゲート電極に形成できる。さらに、熱処理が８００度程
度以上であれば、砒素もりんも十分にゲート電極中に拡
散する。りんよりは砒素の方が偏析しやすいので、より
少ないイオン注入量でｎ^-層がゲート電極に形成でき
る。多結晶シリコンのかわりにアモルファスシリコンを
用いてもよいが、拡散係数、偏析係数はゲート電極材料
の種類と処理で変化するので、アモルファスシリコン用
に工程条件を調整する必要がある。一般に、ゲート電極
中のｎ^-領域が大きいほど、書き込みの電圧は高くな
る。実施例の場合のしきい値電圧は−０.９５Ｖ、書き
込み電圧は４.５Ｖであった。

【００３１】本発明の素子の具体的な使い方は、ゲート
電極に本来のしきい値以上の書き込み電圧をかけて書き
込めば、通常のしきい値をもったトランジスタとなる。
書き込まなければ、しきい値が大きいままであるので、
常時オフのトランジスタと同等である。

【００３２】このようにして製造した半導体素子の特性
を図５に示す。図５は、表面チャネル型ｐチャネルトラ
ンジスタの場合で、ゲート電圧に対するドレイン電流
（絶対値）の変化を示したものである。最初（１回目）
はゲート電極には空乏層が広がり、本来の仕事関数が有
効にならないため、−４〜−５Ｖを印加する。このよう
にして、逆バイアスに印加されたｐｎ接合をブレークダ
ウンさせると、ゲート酸化膜とゲート電極界面にキャリ
アを注入され、ドレイン電流が流れる。一方、いったん
ドレイン電流が流れれば、通常のゲートと同等になる。
このため、２回目からは、本来のしきい値である−１Ｖ
程度でドレイン電流が流れる。書き込みの際にｐｎ接合
の破壊がなければ、ゲートの消去が可能である。ゲート
の消去にはゲート電極に＋の大きな電位を加える。再度
初期の状態になって、しきい値電圧が高くなる。

【００３３】埋め込みチャネル型ｎチャネルトランジス
タの場合には、加える電圧の向きが逆になるが、動作は
ほぼ同じである。ただし、埋込チャネル型ｎチャネルト
ランジスタの場合には、ゲート電極に加える電圧の向き
と、ゲート電極の不純物タイプとが一致（ｐ⁺ゲート電
極に＋の電圧を印加する）しているので、ｐチャネルト
ランジスタの場合のｐｎ接合に対する逆バイスではな
く、順バイアスが印加される。したがって、ｐｎ接合の
空乏層は電圧を上昇させると、それを縮小する方向で電
圧が印加される。結果として、見かけのゲート酸化膜の
膜厚は次第に薄くなるので、表面チャネル型ｐチャネル
トランジスタに比べて低い電圧で書き込みが行なわれ
る。ｐチャネルトランジスタと同じような書き込み特性
を得るためには、ｐチャネルトランジスタに比べてｎ^-
層を厚く（たとえばｎ型不純物濃度に換算して５倍程
度）形成する必要がある。書き込みの際の電圧は、ゲー
ト電極のみに印加する必要はない。ウェルあるいはソー
スドレインとゲート電極との間で書き込み電圧に相当す
る電圧を印加すればよい。消去の場合も同様である。

【００３４】

【発明の効果】本発明を用いれば、通常の論理素子形成
工程に最少限の追加工程で、書き込み可能なトランジス
タを形成できるので、開発期間の短縮と開発費用の削減
をはかりつつ、チップ単価の上昇を押えながら多機能化
を実現できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施例の断面図

【図２】本発明の半導体装置の製造方法の一実施例にお
ける工程断面図

【図３】本発明のイオン注入マスクの一例を示す図

【図４】本発明の素子のゲート電極の不純物分布を説明
するための図

【図５】本発明の素子特性を説明するための図

【符号の説明】

２ゲート酸化膜３ｐ⁺領域４ｎ^-領域５ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 7210−4ＭＨ０１Ｌ 27/10 ４３３

Claims

【特許請求の範囲】

【請求項１】ｐ型ゲート電極を有するＭＯＳトランジス
タであって、前記ゲート電極のｎ型不純物濃度が、平均
で、ｐ型不純物濃度の１／２００倍から１／１０倍含ま
れることを特徴とする半導体装置。
【請求項２】ｐ型ゲート電極を有するＭＯＳトランジス
タのゲート電極にｐ型不純物をイオン注入する工程の前
あるいは後に、前記ゲート電極全体の平均でｎ型不純物
の濃度がｐ型不純物の濃度の１／２００倍から１／１０
倍となるイオン注入を施すことを特徴とする半導体装置
の製造方法。