KR950002281B1 - 마스크롬 제조방법 - Google Patents

Abstract

내용 없음.

Description

마스크롬 제조방법

제 1 도a,b는 이 발명에 의한 mROM 제조방법의 공정 순서도,

제 2 도a~c는 종래의 mROM의 메모리 셀에 대한 에너지 밴드 다이어그램,

제 3 도 및 제 4 도는 이 발명에 따른 mROM의 메모리 셀에 대한 에너지 밴드 다이어그램도이다.

이 발명은 반도체 기억장치에 관한 것으로, 특히 고용량의 마스크롬(mask ROM : 이하 mROM)에서 효과적인 프로그래밍 작업을 도모한 mROM 장치의 제조방법에 관한 것이다.

반도체 산업 분야에서 최근의 급속한 기술 개발에 힘입어 초대규모 집적회로(이하 : VLSI)와 같은 대규모 집적회로의 생산이 가능해지고 있다. 이러한 반도체 집적회로(IC) 장치들은 특별히 선택되지 않은 다수의 수요자의 요구를 포괄적으로 만족시킨다는 관점에서 공급되고 있으나, 수요자의 특정한 요구에 따라서는 표준화된 반도체 장치만으로는 그 요구를 충족시킬 수 없기 때문에 프로그래밍 가능한 로직어레이(PLA)와 같은 소위 게이트 어레이에 기초한 반도체 장치가 제공되고 있다. 특히 리드 온리 메모리(이하, ROM)의 경우에도 주문에 의한 ROM의 생산이 요구되고 있다. 이 경우 ROM 자체의 신뢰성이 관심의 대상이 될 뿐 아니라, 사용자가 원하는 데이터가 내장된 제품을 사용자로부터 주문받은 시점에서 생산자가 제품을 출하할 때까지의 기간 즉, 소위 TAT(turn-around time)의 단축 또한 주요한 관심사가 되고 있는 가운데, 마스크롬(mROM)의 연구 개발이 진행되고 있다.

이러한 TAT의 단축을 위해서, ROM 제조공정의 후공정에 위치하는 금속배선 공정이 완료된 상태에서 사용자가 원하는 데이터가 포함된 포토 마스크를 사용한 사진공정으로 다수의 셀 어레이 중 일부를 선택하여 이 선택된 셀에 이온주입을 행함으로써 이온주입이 안된 셀의 트랜지스터의 동작 특성과 구별되도록 하여 데이터가 영구 저장되도록 하는 기술을 채용하고 있다.

이러한 구체적인 예는 미국특허 공고번호 제4, 513, 494호에 제시되어 있다. 즉, MOS 트랜지스터를 포함하는 메모리 셀이 어레이로 구성된 반도체 장치의 금속배선 공정이 완료된 상태에서, 사용자 요구에 따른 포토 마스크의 패턴에 따라 선택적으로 MOS 트랜지스터의 게이트 전극과 금속배선 사이의 절연층을 식각해내고, 이에 이온 주입을 행하여 문턱전압을 높여 데이터 읽기시 '0' 또는 '1'의 정보가 출력될 수 있도록 하고 있다.

그런데, 이 기술에서 메모리 셀 형성후의 프로그래밍 과정을 보면 다음과 같다. 우선 금속 배선을 위해 금속을 웨이퍼 전면에 스퍼터링하여 형성하고 사진식각공정을 통하여 패터닝하는데 이때 금속층이 셀을 형성하는 트랜지스터의 게이트 전극을 덮지 않도록 한다. 이후에 사용자가 원하는 프로그래밍 코드 즉 데이터를 포함하는 포토 마스크를 사용하는 사진공정을 통하여 다수 셀 어레이 중 일부 셀을 형성하는 트랜지스터의 게이트 위의 영역을 포토 마스크에 따라 선택적으로 개구시켜 게이트 전극과 금속 사이의 절연막을 식각해낸다. 다음, 프로그래밍용 이온주입, 예를 들면 붕소를 170KeV, 1.7×10 13 atoms/㎠ 의 조건으로 행하여 이 이온들이 게이트 전극 및 게이트 절연막을 침투하도록 한다. 따라서, 붕소이온이 주입된 셀을 형성하는 트랜지스터의 문턱전압은, 붕소이온이 주입되지 않은 셀의 문턱전압이 음의 값을 갖는 데 비해 양의 값인 0.6V~0.9V 정도의 전압을 갖도록 한다.

이와 같이 프로그래밍 작업이 완료된 후에는 후공정으로 보호막(passivation) 형성 및 사진식각 공정을 통한 본딩 작업, 칩분리를 위한 스크라이빙 작업, 패키징을 행하여 주문자에게 배포된다.

여기서 발견되는 문제점은 실제 사전에 준비된 웨이퍼 상에 프로그래밍을 행하기 위해 이온 주입시 게이트 전극 및 게이트 절연막을 침투시켜 기판 내에 이온주입되도록 하여 프로그래밍하고 있는데, 게이트 전극이 다결정 실리콘층과 그 위의 실리사이드로 된 폴리사이드 구조일 때 언급한 공정을 진행시키기 위해서 높은 에너지로 이온주입할 필요가 있는 것이며 또한 게이트층의 두께가 불균일 할 때 균일한 주입이 불가능하고 그리고 게이트층 위나 또는 겹층 구조의 게이트 전극 층간에 이물질 또는 입자 등이 있을 경우도 불순물 이온주입에 영향을 받게 된다. 이러한 요인은 폴리사이드 구조의 게이트 전극 형성시 다반사로 일어나는 것이기 때문에 언급한 문제점을 해결하기 위해서는 보다 근본적인 해결책이 요구된다.

본 발명자는 트랜지스터의 문턱전압을 결정하는 방법으로서 게이트 전극의 다결정 실리콘층에 불순물을 주입시켜 문턱전압을 조절하는 방식에 대해 접근하여, 게이트 전극의 다결정 실리콘층에 불순물의 주입으로 일함수 차에 의한 트랜지스터의 문턱전압을 조절시켜 데이터를 입력시키는 방법을 찾게 되었다. 그 결과로 종래 문제해결과 더불어 종래기술에 의한 방법보다 안정된 방법으로 실시되어 수율이 향상되는 효과를 갖게 되었다.

본 발명의 목적은 언급한 종래기술의 문제점을 해결하기 위한 것으로 mROM의 메모리 셀을 구성하는 MOS 트랜지스터의 게이트 전극이 폴리사이드 구성일 때 게이트 전극의 다결정 실리콘층에 불순물을 주입시켜 프로그래밍 하도록 하는 mROM 제조공정을 제공하는 것이다.

상기한 목적을 달성하기 위한 본 발명의 구성은, 다결정 실리콘과 이 위의 실리 사이드로 된 폴리사이드 구조의 게이트 전극 구조를 갖는 MOS 트랜지스터를 정보 저장 수단으로 하는 마스크층의 제조 방법에 있어서, 상기한 구조의 공핍형 MOS 트랜지스터를 다수 형성하는 단계, 상기 MOS 트랜지스터 중 선택된 트랜지스터에 대해서 게이트 전극 부분을 오픈하는 포토 마스킹 단계, 그리고 기판과 동일 도전형의 불순물 이온을 상기 게이트 전극의 다결정 실리콘층에 주입하여 증배형의 MOS 트랜지스터를 형성시켜 코딩하는 당계를 포함함을 특징으로 한다.

이하 본 발명에 대하여 첨부한 도면인 제 1 도 a~b의 일례를 든 공정도를 참고하여 더욱 상세하게 설명한다.

이미 앞에서 설명하였듯이, mROM은 TAT의 단축을 위해서 프로그램되기 전에 일정 모드의 MOS 트랜지스터를 제작해 놓는다. 여기서 모드란 공핍형 내지는 증배형(enhancement)을 의미하는 것으로 각각은 문턱전압이 서로 상이하다.

제 1 도a는 메모리 셀을 위한 MOS 트랜지스터가 제작된 단면을 나타낸 것이다.

반도체 기판(1) 위에 게이트 산화막(2)과 폴리사이드의 게이트 전극(5)을 형성한다. 이 때 게이트 전극(5)은 인(P)이 도핑된 다결정 실리콘층(3)과 이 위에 형성된 실리사이드층(4)의 겹층 구조로 되어 있다. 소스/드레인을 형성하기 위하여 이온을 주입하고 게이트 전극(5)의 측벽에 스페이서(6, 7)를 형성한 다음, 다시 이온주입하여 소스/드레인 영역(8, 9)을 완성한다.

이 상태는 프로그래밍 즉 코딩 전의 상태로서, 형성된 MOS 트랜지스터는 모두 공핍형의 것으로 그 문턱 전압은 -0.6~-1V 이다. 이어 코딩시 선택한 트랜지스터에 대해 본 발명에 따른 공정을 진행시켜 증배형으로 모드 전환시켜 데이터가 기억되도록 한다.

제 1 도b는 코딩된 상태 즉 증배형의 트랜지스터를 단면으로 나타낸 것으로 제 1 도a에서 코딩을 위한 마스킹 작업으로부터 실시한 결과이다. 마스킹 작업은 제 1 도a에서 포토레지스트막을(10)을 도포하여 노광, 현상 및 인화하여 이루어지고 이에 따라 개구된 영역에 대해 이온 주입을 행하여 코딩작업을 행한다.

문턱전압을 조절하기 위하여 주입하는 이온은 기판과 동일 도전형의 것을 사용하고, 이온들은 게이트 전극의 다결정 실리콘층에 국한하여 주입되도록 함으로써 문턱전압이 조절되도록 한다.

제 1 도b는 제 1 도a의 공핍형 MOS 트랜지스터에 대해 이온주입한 후 형성된 증배형 MOS 트랜지스터를 나타낸 것으로 이온주입과 열처리후 P형 기판 안쪽에 기판과 동일 도전형의 포켓형 고농도 불순물층(11)이 형성되는 효과로 벌크(bulk)펀치 스로우 항복되는 현상을 방지하게 된다.

코딩전의 공핍형 MOS 트랜지스터의 게이트 전극은 이 전극을 구성하는 다결정 실리콘층이 1×10 19atoms/㎤정도 농도의 인(P)불순물을 갖는다.

본 발명의 원리를 설명하기 위해서 이하 에너지 밴드 다이어그램을 참조하여 설명한다.

제 2 도a에는 인이 도핑된 다결정 실리콘과 보론이 도핑된 실리콘 기판의 에너지 밴드 다이어그램이 도시되어 있다.

두 물질이 MOS 트랜지스터와 같이 게이트 산화막을 사이에 두고 접합하게 되면 에너지 밴드는 제 2 도b와 같이 E F 준위가 일치하는 위치로 변하게 된다. 이 도면에서 ψF는 Ei와 E F 의 에너지 차를 표시한다. 여기서 문턱전압(V T)을 살펴보면 다음과 같다.

Ei의 위치가 E F 위에 있다가 게이트 전극의 다결정 실리콘층에 전압이 인가되에 Ei가 밑으로 휘어져 E F 보다 밑으로 내려가 ψF 크기보다 더 밑으로 휘어지면 실리콘 기판이 표면에 전자가 급격히 증가하여 채널이 형성된다. 이 때의 채널형성을 위한 게이트 인가전압의 크기를 '문턱전압'이라고 하는데 이 상태는 제 2 도 c에 자세히 도시되었다.

제 2 도b에서는 Ei가 아직 E F 위에 있으므로 언급한 상태 즉, 강한 반전이 안정된 상태인데 이 때 플랫밴드전압(Flat band voltage)에 대해 살펴보면 다음과 같다.

제 2 도b에서 보면 기판 쪽의 Ei가 E F 쪽으로 약간 휘어져 있다. 따라서 약간의 전압을 인가하면 Ei가 E F 밑으로 휘게 되고 반전이 된다. 여기서 이미 휘어져 있는 정도를 전압의 크기로 나타낸 것이 플랫밴드전압이다.

문턱전압(V T)의 조절에 관련하여, 기판 쪽으로 E F 위치를 변화시켜 Ei의 휘어짐 정도를 조절함으로써 V T 가 조절될 수 있는데 종래에는 불순물을 주입시켜 E F와 Ei의 떨어짐 정도를 조절하는 방식을 채택하는 것이었다.

그러나 본 발명에 따르면 기판의 Ei가 휘어지는 것은 기판의 불순물 농도뿐만 아니라 게이트 전극을 구성하고 있는 다결정 실리콘의 E F 의 위치 즉, 다결정 실리콘층의 불순물 농도에 의해서 결정됨을 인지하여 본 발명이 이루어지게 된것이다.

본 발명의 특징은 게이트 전극의 다결정 실리콘층의 불순물 농도를 조절하여 실리콘 기판의 Ei의 휘어짐을 조절하는 것 즉, 플랫밴드전압을 조절하여 문턱전압을 조정하여 데이터를 코딩할 수 있도록 하는 것으로 이의 공정순서를 제공하는 것에 있는 것이다.

제 3 도는 코딩전의 공핍형 MOS 트랜지스터의 에너지 밴드 다이어그램을 나타낸 것이고 제 4 도는 게이트 전극을 구성하는 다결정 실리콘층에 P타입원소 즉, 보론을 주입한 상태의 에너지 밴드 다이어그램을 나타낸 것이다.

제 3 도에 있어서 문턱전압은 -0.6~-1V 정도이고 제 4 도에 있어서 문턱전압은 +0.6V이므로 본 발명에 의한 방식에 의해 mROM 제작이 실현될 수 있고 종래 제기된 문제점이 해결된다.

Claims (1)

1. 다결정 실리콘과 이 위의 실리사이드로 된 폴리사이드 구조의 게이트 전극 구조를 갖는 MOS 트랜지스터를 정보 저장 수단으로 하는 마스크층의 제조방법에 있어서, 상기한 구조의 공핍형 MOS 트랜지스터를 다수 형성하는 단계, 상기 MOS 트랜지스터 중 선택된 트랜지스터에 대해서 게이트 전극 부분을 오픈하는 포토 마스킹 단계, 그리고 기판과 동일 도전형의 불순물 이온을 상기 게이트 전극의 다결정 실리콘층에 주입하여 증배형의 MOS 트랜지스터를 형성시켜 코딩하는 단계를 포함함을 특징으로 하는 mROM 제조 방법.