JP3216615B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、フラッシュメモリとマイコンなどの回
路とが同一基板上に形成されている半導体装置の製造方
法に関する。
法に関し、特に、フラッシュメモリとマイコンなどの回
路とが同一基板上に形成されている半導体装置の製造方
法に関する。
【０００２】
【従来の技術】近年、電源を切っても記憶した内容を保
持できる不揮発性メモリに対する需要が増加している。
このような不揮発性メモリは、最近の半導体装置の高集
積化に伴って、マイコンなどの論理回路と共に単一基板
上に形成されることが要求される。このような半導体装
置は、例えば特開平６−１６３８５８号公報などに記載
されている。
持できる不揮発性メモリに対する需要が増加している。
このような不揮発性メモリは、最近の半導体装置の高集
積化に伴って、マイコンなどの論理回路と共に単一基板
上に形成されることが要求される。このような半導体装
置は、例えば特開平６−１６３８５８号公報などに記載
されている。
【０００３】ところで、論理回路と不揮発性メモリとを
単一基板上に形成する場合、基板上に設けられる論理回
路を形成するウェルと不揮発性メモリを形成するウェル
は、製造工程上別々の工程で形成される。この理由は、
不揮発性メモリは、書き込みまたは消去の動作を行うと
きに、通常のトランジスタに比較して高電圧が印加され
るためである。そのため、不揮発性メモリを構成する素
子は通常の論理回路よりも高耐圧が要求される。素子の
耐圧は、第一義的には、素子が形成されるウェルの不純
物濃度で決定される。したがって、論理回路を形成する
ウェルと不揮発性メモリを形成するウェルは、それぞれ
不純物濃度が異なるため、異なる製造工程で形成され
る。
単一基板上に形成する場合、基板上に設けられる論理回
路を形成するウェルと不揮発性メモリを形成するウェル
は、製造工程上別々の工程で形成される。この理由は、
不揮発性メモリは、書き込みまたは消去の動作を行うと
きに、通常のトランジスタに比較して高電圧が印加され
るためである。そのため、不揮発性メモリを構成する素
子は通常の論理回路よりも高耐圧が要求される。素子の
耐圧は、第一義的には、素子が形成されるウェルの不純
物濃度で決定される。したがって、論理回路を形成する
ウェルと不揮発性メモリを形成するウェルは、それぞれ
不純物濃度が異なるため、異なる製造工程で形成され
る。
【０００４】一般的な、不揮発性メモリの書き込みおよ
び消去の電圧関係を示す一例が、特開平６−１５０７０
０号公報に記載されている。
び消去の電圧関係を示す一例が、特開平６−１５０７０
０号公報に記載されている。
【０００５】この従来技術においては、書き込み時に
は、図７（ａ）に示すように、ワード線に繋がるコント
ロールゲート１４９には０Ｖ（ＧＮＤ）、ドレイン１４
５には２０Ｖ、Ｐウェル１４３にはＧＮＤを印加してい
る。このとき、ドレイン１４５とコントロールゲート１
４９との間には２０Ｖの電位差が発生するため、ゲート
絶縁膜１４６を介してファウラーノルトハイムトンネル
現象（ＦＮトンネル現象）によって電子がフローティン
グゲート１４７からドレイン１４５に引き抜かれ、メモ
リセルを構成するトランジスタの閾値Ｖｔｍが低くな
る。
は、図７（ａ）に示すように、ワード線に繋がるコント
ロールゲート１４９には０Ｖ（ＧＮＤ）、ドレイン１４
５には２０Ｖ、Ｐウェル１４３にはＧＮＤを印加してい
る。このとき、ドレイン１４５とコントロールゲート１
４９との間には２０Ｖの電位差が発生するため、ゲート
絶縁膜１４６を介してファウラーノルトハイムトンネル
現象（ＦＮトンネル現象）によって電子がフローティン
グゲート１４７からドレイン１４５に引き抜かれ、メモ
リセルを構成するトランジスタの閾値Ｖｔｍが低くな
る。
【０００６】逆に、消去時には、図７（ｂ）に示すよう
に、コントロールゲート１４９に２０Ｖを印加し、ソー
ス１４４とＰウェル１４３にはＧＮＤ、ドレイン１４５
はオープンとしている。このとき、書き込み時とは逆の
方向に２０Ｖの電位差が発生するため、ＦＮトンネル現
象によって電子がゲート絶縁膜１４６を介してＰウェル
１４３からフローティングゲート１４７に注入され、メ
モリセルの閾値Ｖｔｍが高くなる。
に、コントロールゲート１４９に２０Ｖを印加し、ソー
ス１４４とＰウェル１４３にはＧＮＤ、ドレイン１４５
はオープンとしている。このとき、書き込み時とは逆の
方向に２０Ｖの電位差が発生するため、ＦＮトンネル現
象によって電子がゲート絶縁膜１４６を介してＰウェル
１４３からフローティングゲート１４７に注入され、メ
モリセルの閾値Ｖｔｍが高くなる。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の不揮発性メモリでは、書き込み時には、Ｐウェル１４
３とドレイン１４５との間のドレインジャンクションに
２０Ｖという高電圧がかかる。アバランシュ耐圧（ジャ
ンクション耐圧）は、Ｐウェルの不純物濃度を薄くする
ことで高くできる。ここで、従来の半導体装置におい
て、製造工程を短縮するために、論理回路を形成するた
めのＰウェルと不揮発性メモリを形成するためのＰウェ
ルを同時に形成する（すなわち同じ不純物濃度で形成す
る）場合を仮定してみると、論理回路部のＰウェルも、
不純物濃度が薄くなる。しかし、Ｐウェルの不純物濃度
を薄くすると、ドレインジャンクションからの空乏層が
広がりやすくなり、ソース・ドレイン間にパンチスルー
が起きやすくなる。逆に、論理回路のＰウェルも不揮発
性メモリのＰウェルも不純物濃度を濃くすると、不揮発
性メモリのアバランシュ耐圧が低くなる。したがって、
論理回路のパンチスルー耐圧と不揮発性メモリのアバラ
ンシュ耐圧を確保するためには、それぞれが形成される
ウェルを、別々の工程（条件）で形成しなくてはならな
かった。そのため、製造工程が多くなるという問題があ
った。
の不揮発性メモリでは、書き込み時には、Ｐウェル１４
３とドレイン１４５との間のドレインジャンクションに
２０Ｖという高電圧がかかる。アバランシュ耐圧（ジャ
ンクション耐圧）は、Ｐウェルの不純物濃度を薄くする
ことで高くできる。ここで、従来の半導体装置におい
て、製造工程を短縮するために、論理回路を形成するた
めのＰウェルと不揮発性メモリを形成するためのＰウェ
ルを同時に形成する（すなわち同じ不純物濃度で形成す
る）場合を仮定してみると、論理回路部のＰウェルも、
不純物濃度が薄くなる。しかし、Ｐウェルの不純物濃度
を薄くすると、ドレインジャンクションからの空乏層が
広がりやすくなり、ソース・ドレイン間にパンチスルー
が起きやすくなる。逆に、論理回路のＰウェルも不揮発
性メモリのＰウェルも不純物濃度を濃くすると、不揮発
性メモリのアバランシュ耐圧が低くなる。したがって、
論理回路のパンチスルー耐圧と不揮発性メモリのアバラ
ンシュ耐圧を確保するためには、それぞれが形成される
ウェルを、別々の工程（条件）で形成しなくてはならな
かった。そのため、製造工程が多くなるという問題があ
った。
【０００８】上記問題を鑑みて、本発明は、論理回路と
不揮発性メモリとが単一基板上に形成される半導体装置
の製造工程を短縮することを目的とする。
不揮発性メモリとが単一基板上に形成される半導体装置
の製造工程を短縮することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、論理回路と不揮発性メモリとが単一の半導体
基板上に設けられる半導体装置の製造方法であって、第
１導電型の半導体基板に第２導電型の第１のウェルを選
択的に形成する工程と、第１のウェルに第１導電型の第
２のウェルを形成する工程と、半導体基板の第１のウェ
ルを形成した場所以外に第１導電型の第３のウェルを形
成する工程とを有し、第２のウェルと第３のウェルを同
時に形成形成し、第２のウェルおよび第３のウェルの
０．２μｍ部分の不純物濃度は１〜５×１０17個／ｃｍ
3であり、第１のウェルの０．２μｍ部分の不純物濃度
は第２のウェルおよび第３のウェルの同一部分の１／４
以下であることを特徴とする。
造方法は、論理回路と不揮発性メモリとが単一の半導体
基板上に設けられる半導体装置の製造方法であって、第
１導電型の半導体基板に第２導電型の第１のウェルを選
択的に形成する工程と、第１のウェルに第１導電型の第
２のウェルを形成する工程と、半導体基板の第１のウェ
ルを形成した場所以外に第１導電型の第３のウェルを形
成する工程とを有し、第２のウェルと第３のウェルを同
時に形成形成し、第２のウェルおよび第３のウェルの
０．２μｍ部分の不純物濃度は１〜５×１０17個／ｃｍ
3であり、第１のウェルの０．２μｍ部分の不純物濃度
は第２のウェルおよび第３のウェルの同一部分の１／４
以下であることを特徴とする。
【００１０】このような製造方法により、本発明では不
揮発性メモリを形成するための第２のウェルと論理回路
を形成するための第３のウェルを同時に形成するため
に、それらを単一基板上に有する半導体装置の製造方法
を短縮することができる。これは、不揮発性メモリに印
加する書き込み電圧や消去電圧を工夫して、不揮発性メ
モリの要求耐圧を、論理回路部分と同一程度に下げるこ
とによって実現している。
揮発性メモリを形成するための第２のウェルと論理回路
を形成するための第３のウェルを同時に形成するため
に、それらを単一基板上に有する半導体装置の製造方法
を短縮することができる。これは、不揮発性メモリに印
加する書き込み電圧や消去電圧を工夫して、不揮発性メ
モリの要求耐圧を、論理回路部分と同一程度に下げるこ
とによって実現している。
【００１１】
【発明の実施の形態】図１に、本発明によって形成され
る半導体装置のブロック図を示す。
る半導体装置のブロック図を示す。
【００１２】図１の半導体装置１００は１チップで形成
され、ビット線Ｂ０〜Ｂｎおよびワード線Ｗ０〜Ｗｎと
の交差点に電気的書き込み・消去可能なＲＯＭ（ＥＥＰ
ＲＯＭ）によって構成されるメモリセルがアレイ状に配
置されたメモリセルアレイ４と、バス２１を介して供給
されるカラムアドレスに応答して対応するビット線Ｂ０
〜Ｂｎを、電源ライン２２を介して供給される電圧，電
源電圧Ｖｄｄ，ＧＮＤによって駆動するカラムデコーダ
２と、バス３１を介して供給されるロウアドレスに応答
して、対応するワード線Ｗ０〜Ｗｎを、電源ライン３２
を介して供給される電圧，電源電圧Ｖｄｄ，ＧＮＤによ
って駆動するロウデコーダ３と、バス１１を介して供給
されるアドレスおよびバス１２を介して供給されるコン
トロールデータとに応答して、メモリセルアレイのバッ
クゲート端子ＢＧにバックゲート電圧を電源ライン１４
を介して供給し、ソース端子Ｓにソース電圧を電源ライ
ン１３を介して供給し、カラムアドレスをバス２１に供
給し、ビット線駆動電圧を電源ライン２２に供給し、ロ
ウアドレスをバス３１に供給し、ワード線駆動電圧を電
源ライン３２に供給するコントローラ１とを備えてい
る。
され、ビット線Ｂ０〜Ｂｎおよびワード線Ｗ０〜Ｗｎと
の交差点に電気的書き込み・消去可能なＲＯＭ（ＥＥＰ
ＲＯＭ）によって構成されるメモリセルがアレイ状に配
置されたメモリセルアレイ４と、バス２１を介して供給
されるカラムアドレスに応答して対応するビット線Ｂ０
〜Ｂｎを、電源ライン２２を介して供給される電圧，電
源電圧Ｖｄｄ，ＧＮＤによって駆動するカラムデコーダ
２と、バス３１を介して供給されるロウアドレスに応答
して、対応するワード線Ｗ０〜Ｗｎを、電源ライン３２
を介して供給される電圧，電源電圧Ｖｄｄ，ＧＮＤによ
って駆動するロウデコーダ３と、バス１１を介して供給
されるアドレスおよびバス１２を介して供給されるコン
トロールデータとに応答して、メモリセルアレイのバッ
クゲート端子ＢＧにバックゲート電圧を電源ライン１４
を介して供給し、ソース端子Ｓにソース電圧を電源ライ
ン１３を介して供給し、カラムアドレスをバス２１に供
給し、ビット線駆動電圧を電源ライン２２に供給し、ロ
ウアドレスをバス３１に供給し、ワード線駆動電圧を電
源ライン３２に供給するコントローラ１とを備えてい
る。
【００１３】コントローラ１は、ＣＰＵ５からバス１１
およびバス１２を介して供給されるアドレスデータおよ
びコントロールデータを受け取り、これらアドレスデー
タおよびコントロールデータに基づいてメモリセルに対
するデータの書き込み・読み出し・消去の３つの状態を
制御する。このとき、コントローラ１は、それぞれの動
作に必要とされる、電源電圧Ｖｄｄ、ＧＮＤ以外の電圧
も生成する。
およびバス１２を介して供給されるアドレスデータおよ
びコントロールデータを受け取り、これらアドレスデー
タおよびコントロールデータに基づいてメモリセルに対
するデータの書き込み・読み出し・消去の３つの状態を
制御する。このとき、コントローラ１は、それぞれの動
作に必要とされる、電源電圧Ｖｄｄ、ＧＮＤ以外の電圧
も生成する。
【００１４】ここで、本発明では、従来の技術によれば
別々に形成していたＣＰＵ５を構成するトランジスタの
Ｐウェルとメモリセルアレイ４を構成するトランジスタ
のＰウェルとを同時に形成している。
別々に形成していたＣＰＵ５を構成するトランジスタの
Ｐウェルとメモリセルアレイ４を構成するトランジスタ
のＰウェルとを同時に形成している。
【００１５】本発明では、不揮発性メモリの動作電圧を
工夫することによってメモリセルの要求耐圧を低くする
ことで、ＣＰＵ５のＰウェルとメモリセルアレイ４のＰ
ウェルを同時形成することを可能としている。書き込み
・読み出し・消去の３つの動作状態における、メモリセ
ルに印加される電圧を、図２に示す。同図に示したよう
に、本発明では、メモリセルの不純物拡散層とウェルと
のジャンクションにかかる電圧は、最大でも６Ｖ程度で
ある。したがってメモリセルの要求耐圧が低くてもよ
い。
工夫することによってメモリセルの要求耐圧を低くする
ことで、ＣＰＵ５のＰウェルとメモリセルアレイ４のＰ
ウェルを同時形成することを可能としている。書き込み
・読み出し・消去の３つの動作状態における、メモリセ
ルに印加される電圧を、図２に示す。同図に示したよう
に、本発明では、メモリセルの不純物拡散層とウェルと
のジャンクションにかかる電圧は、最大でも６Ｖ程度で
ある。したがってメモリセルの要求耐圧が低くてもよ
い。
【００１６】なお、コントローラ１，カラム・デコーダ
２，ロウ・デコーダ３を構成するトランジスタのＰウェ
ルは、従来技術によれば、ＣＰＵ５のＰウェルとは別々
に形成されていた。この理由は、これらの回路は特殊な
電圧（高電圧）を扱うため、要求耐圧がメモリセルアレ
イ部４と同等であるからである。
２，ロウ・デコーダ３を構成するトランジスタのＰウェ
ルは、従来技術によれば、ＣＰＵ５のＰウェルとは別々
に形成されていた。この理由は、これらの回路は特殊な
電圧（高電圧）を扱うため、要求耐圧がメモリセルアレ
イ部４と同等であるからである。
【００１７】本発明では、コントローラ１，カラム・デ
コーダ２，ロウ・デコーダ３を構成するトランジスタの
Ｐウェルも、ＣＰＵ５やメモリセルアレイ４と同時に形
成している。
コーダ２，ロウ・デコーダ３を構成するトランジスタの
Ｐウェルも、ＣＰＵ５やメモリセルアレイ４と同時に形
成している。
【００１８】以下、図３〜６を用いて、本発明の半導体
装置の製造方法の実施の形態を説明する。
装置の製造方法の実施の形態を説明する。
【００１９】はじめに、Ｐ型半導体基板４１に、選択的
に深いＮウェル（以下ＤＮウェル）４２を形成する（図
３（ａ））。本実施の形態では、ＤＮウェルはリンを３
回イオン注入して、１．４μｍの深さに形成している。
各イオン注入の条件は、（１回目）１．２ＭｅＶ，１．
７×１０13個／ｃｍ2、（２回目）５００ＫｅＶ，２×
１０12個／ｃｍ2、（３回目）２５０ＫｅＶ，２×１０
11個／ｃｍ2である。イオン注入は、トランジスタのし
きい値を調整するために、３回以上行っても良い。
に深いＮウェル（以下ＤＮウェル）４２を形成する（図
３（ａ））。本実施の形態では、ＤＮウェルはリンを３
回イオン注入して、１．４μｍの深さに形成している。
各イオン注入の条件は、（１回目）１．２ＭｅＶ，１．
７×１０13個／ｃｍ2、（２回目）５００ＫｅＶ，２×
１０12個／ｃｍ2、（３回目）２５０ＫｅＶ，２×１０
11個／ｃｍ2である。イオン注入は、トランジスタのし
きい値を調整するために、３回以上行っても良い。
【００２０】次に、Ｐ型半導体基板４１およびＤＮウェ
ル４２に、Ｐウェル４３−１，４３−２を同時に形成す
る（図３（ｂ））。本実施の形態では、Ｐウェル４３−
１，４３−２はボロンを３回イオン注入して、０．８μ
ｍの深さに形成している。Ｐウェルは、深さ１．１μｍ
以下が適当である。各イオン注入の条件は、（１回目）
３００ＫｅＶ，２×１０13個／ｃｍ2、（２回目）１０
０ＫｅＶ，４×１０12個／ｃｍ2、（３回目）６０Ｋｅ
Ｖ，３×１０12個／ｃｍ2である。しきい値調整のため
に、さらにイオン注入を行っても良い。
ル４２に、Ｐウェル４３−１，４３−２を同時に形成す
る（図３（ｂ））。本実施の形態では、Ｐウェル４３−
１，４３−２はボロンを３回イオン注入して、０．８μ
ｍの深さに形成している。Ｐウェルは、深さ１．１μｍ
以下が適当である。各イオン注入の条件は、（１回目）
３００ＫｅＶ，２×１０13個／ｃｍ2、（２回目）１０
０ＫｅＶ，４×１０12個／ｃｍ2、（３回目）６０Ｋｅ
Ｖ，３×１０12個／ｃｍ2である。しきい値調整のため
に、さらにイオン注入を行っても良い。
【００２１】ここまでで、ＤＮウェル４２，Ｐウェル４
３−１，４３−２の、３つのウェルができる。このう
ち、Ｐウェル４３−１がメモリセルを形成するためのウ
ェル領域となり、Ｐウェル４３−２がＣＰＵなどの論理
回路を形成するウェル領域となる。図１に示したコント
ローラ１等の高電圧を扱う回路は、Ｐウェル４３−１と
ＤＮウェル４２上に形成される。論理回路を形成するＰ
ＭＯＳトランジスタは、ＤＮウェルとは別のＮウェルが
半導体基板上に設けられ（図示せず）、そこに形成され
る。
３−１，４３−２の、３つのウェルができる。このう
ち、Ｐウェル４３−１がメモリセルを形成するためのウ
ェル領域となり、Ｐウェル４３−２がＣＰＵなどの論理
回路を形成するウェル領域となる。図１に示したコント
ローラ１等の高電圧を扱う回路は、Ｐウェル４３−１と
ＤＮウェル４２上に形成される。論理回路を形成するＰ
ＭＯＳトランジスタは、ＤＮウェルとは別のＮウェルが
半導体基板上に設けられ（図示せず）、そこに形成され
る。
【００２２】素子のアバランシュ耐圧は、ウェルの、深
さ約０．２μｍの不純物濃度が最も影響する。本実施の
形態の場合、Ｐウェル４３−１，４３−２の０．２μｍ
部分の不純物濃度は１〜５×１０17個／ｃｍ3であり、
ＤＮウェル４２の同一部分の不純物濃度はその１／４以
下となっている。好適には、Ｐウェル４３−２は２．５
×１０17個／ｃｍ3であり、ＤＮウェル４２は３×１０
16個／ｃｍ3である。Ｐウェル４３−１はＤＮウェル４
２内に形成されるため、０．２μｍ部分の不純物濃度は
Ｐウェル４３−２より若干低くなり、２．２×１０17個
／ｃｍ3となる。本実施の形態によれば、上述のように
各ウェルを形成することにより、Ｐウェル４３−１，４
３−２の耐圧は７〜１０Ｖ、ＤＮウェル４２の耐圧は１
２〜１４Ｖ確保できる。したがって、メモリセルアレイ
４やコントロール回路１を形成するトランジスタの耐圧
を確保できる。
さ約０．２μｍの不純物濃度が最も影響する。本実施の
形態の場合、Ｐウェル４３−１，４３−２の０．２μｍ
部分の不純物濃度は１〜５×１０17個／ｃｍ3であり、
ＤＮウェル４２の同一部分の不純物濃度はその１／４以
下となっている。好適には、Ｐウェル４３−２は２．５
×１０17個／ｃｍ3であり、ＤＮウェル４２は３×１０
16個／ｃｍ3である。Ｐウェル４３−１はＤＮウェル４
２内に形成されるため、０．２μｍ部分の不純物濃度は
Ｐウェル４３−２より若干低くなり、２．２×１０17個
／ｃｍ3となる。本実施の形態によれば、上述のように
各ウェルを形成することにより、Ｐウェル４３−１，４
３−２の耐圧は７〜１０Ｖ、ＤＮウェル４２の耐圧は１
２〜１４Ｖ確保できる。したがって、メモリセルアレイ
４やコントロール回路１を形成するトランジスタの耐圧
を確保できる。
【００２３】次に、素子分離膜５０を形成して、素子領
域を区画する。本実施の形態では、素子分離膜５０は、
ＲＥＣＥＳＳＥＤ ＬＯＣＯＳ法を用いて４８００オン
グストロームの厚さに形成する（図４（ａ））。続い
て、Ｐウェル４３−１に、メモリセルトランジスタのた
めのゲート絶縁膜４６およびフローティングゲート４７
を形成し、リンをイオン注入してＮ＋不純物拡散層４４
および４５を形成する（図４（ｂ））。フローティング
ゲート４７はポリシリコンをＣＶＤ法を用いて堆積し、
パターニングして形成される。
域を区画する。本実施の形態では、素子分離膜５０は、
ＲＥＣＥＳＳＥＤ ＬＯＣＯＳ法を用いて４８００オン
グストロームの厚さに形成する（図４（ａ））。続い
て、Ｐウェル４３−１に、メモリセルトランジスタのた
めのゲート絶縁膜４６およびフローティングゲート４７
を形成し、リンをイオン注入してＮ＋不純物拡散層４４
および４５を形成する（図４（ｂ））。フローティング
ゲート４７はポリシリコンをＣＶＤ法を用いて堆積し、
パターニングして形成される。
【００２４】トランジスタのゲート長は、パンチスルー
耐圧に関係するが、本実施の形態では、メモリセルトラ
ンジスタのゲート長を０．４μｍとしている。不純物拡
散層４４および４５の深さは、０．１５μｍとしてい
る。
耐圧に関係するが、本実施の形態では、メモリセルトラ
ンジスタのゲート長を０．４μｍとしている。不純物拡
散層４４および４５の深さは、０．１５μｍとしてい
る。
【００２５】次に、メモリセルトランジスタのフローテ
ィングゲートとコントロールゲートの間の絶縁膜となる
ＯＮＯ膜（酸化膜−窒化膜−酸化膜の複合膜）４８と、
その他のトランジスタのゲート絶縁膜５１を形成する
（図５（ａ））。本実施の形態では、ＯＮＯ膜４８の外
側の酸化膜と、ゲート絶縁膜５１とを同時に形成して、
製造工程を短縮している。続いて、ポリシリコンをＣＶ
Ｄ法により堆積し、パターニングして、ゲート絶縁膜５
１−１，５１−２およびゲート電極５２−１，５２−２
並びにメモリセルトランジスタのコントロールゲート４
９を形成する。好適には、コントロールゲート４９は、
ゲート電極５２−１，５２−２より大幅に厚いため、別
工程で形成する。そして、Ｐウェル４３−２にはリンを
注入してＮ型ＬＤＤ領域５３−１，５３−２を形成し、
ＤＮウェル４２にはボロンを注入してＰ型ＬＤＤ領域５
４−１，５４−２を形成する（図５（ｂ））。本実施の
形態では、ＤＮウェル４２に形成されるＰＭＯＳトラン
ジスタのゲート長を０．８μｍとし、Ｐウェル４３−２
に形成されるＮＭＯＳトランジスタのゲート長を０．３
μｍとしている。
ィングゲートとコントロールゲートの間の絶縁膜となる
ＯＮＯ膜（酸化膜−窒化膜−酸化膜の複合膜）４８と、
その他のトランジスタのゲート絶縁膜５１を形成する
（図５（ａ））。本実施の形態では、ＯＮＯ膜４８の外
側の酸化膜と、ゲート絶縁膜５１とを同時に形成して、
製造工程を短縮している。続いて、ポリシリコンをＣＶ
Ｄ法により堆積し、パターニングして、ゲート絶縁膜５
１−１，５１−２およびゲート電極５２−１，５２−２
並びにメモリセルトランジスタのコントロールゲート４
９を形成する。好適には、コントロールゲート４９は、
ゲート電極５２−１，５２−２より大幅に厚いため、別
工程で形成する。そして、Ｐウェル４３−２にはリンを
注入してＮ型ＬＤＤ領域５３−１，５３−２を形成し、
ＤＮウェル４２にはボロンを注入してＰ型ＬＤＤ領域５
４−１，５４−２を形成する（図５（ｂ））。本実施の
形態では、ＤＮウェル４２に形成されるＰＭＯＳトラン
ジスタのゲート長を０．８μｍとし、Ｐウェル４３−２
に形成されるＮＭＯＳトランジスタのゲート長を０．３
μｍとしている。
【００２６】本実施の形態では、上述したようにメモリ
セルトランジスタやその他のトランジスタのゲート長を
定めることで、それぞれのウェルの不純物濃度で要求さ
れるパンチスルー耐圧をクリアしている。
セルトランジスタやその他のトランジスタのゲート長を
定めることで、それぞれのウェルの不純物濃度で要求さ
れるパンチスルー耐圧をクリアしている。
【００２７】次に、ゲート電極５２−１，５２−２に対
してサイドウォール５５を形成し、そのサイドウォール
５５をマスクとして、ＤＮウェル４２にボロンをイオン
注入し、Ｐウェル４３−２にリンをイオン注入する。こ
のようにして、Ｎ＋不純物拡散層５３およびＰ＋不純物
拡散層５４を形成する。続いて、ゲート電極５２−１，
５２−２とコントロールゲート４９の上にシリサイド５
６を同時形成する（図６）。本実施の形態では、Ｔｇシ
リサイドを１５０オングストロームの厚さで形成してい
る。この後、所定の配線パターンやコンタクト等を形成
して、本発明の製造方法による半導体装置が完成する。
してサイドウォール５５を形成し、そのサイドウォール
５５をマスクとして、ＤＮウェル４２にボロンをイオン
注入し、Ｐウェル４３−２にリンをイオン注入する。こ
のようにして、Ｎ＋不純物拡散層５３およびＰ＋不純物
拡散層５４を形成する。続いて、ゲート電極５２−１，
５２−２とコントロールゲート４９の上にシリサイド５
６を同時形成する（図６）。本実施の形態では、Ｔｇシ
リサイドを１５０オングストロームの厚さで形成してい
る。この後、所定の配線パターンやコンタクト等を形成
して、本発明の製造方法による半導体装置が完成する。
【００２８】
【発明の効果】本発明によれば、従来別々に形成してい
た論理回路用のウェルと不揮発性メモリ用のウェルを同
時に形成するので、論理回路と不揮発性メモリを単一基
板上に有する半導体装置、例えば不揮発性メモリを混載
したマイコンなどの製造工程を短縮することができる。
た論理回路用のウェルと不揮発性メモリ用のウェルを同
時に形成するので、論理回路と不揮発性メモリを単一基
板上に有する半導体装置、例えば不揮発性メモリを混載
したマイコンなどの製造工程を短縮することができる。
【図１】本発明により製造される半導体装置のブロック
図。
図。
【図２】本発明で用いられる不揮発性メモリの動作電
圧。
圧。
【図３】本発明の実施の形態である半導体装置の製造工
程を示す図。
程を示す図。
【図４】本発明の実施の形態である半導体装置の製造工
程を示す図。
程を示す図。
【図５】本発明の実施の形態である半導体装置の製造工
程を示す図。
程を示す図。
【図６】本発明の実施の形態である半導体装置の製造工
程を示す図。
程を示す図。
【図７】従来の不揮発性メモリ。
１ コントローラ ２ カラム・デコーダ ３ ロウ・デコーダ ４ メモリセルアレイ ５ ＣＰＵ １１ アドレスバス １２ コントロールバス １３ 電源ライン（ソース電圧） １４ 電源ライン（バッグゲート電圧） ２１，３１ バス ２２，３２ 電源ライン ４１ Ｐ型半導体基板 ４２ ＤＮウェル ４３−１，４３−２，１４３ Ｐウェル ４４，４５，５３，１４４，１４５ Ｎ型不純物拡散
層 ４６、５１，５１−１，５１−２，１４６，１４８
ゲート絶縁膜 ４７，１４７ フローティングゲート ４８ ＯＮＯ膜 ４９，１４９ コントロールゲート ５０ 素子分離膜 ５２−１，５２−２ ゲート電極 ５３−１，５３−２ Ｎ型ＬＤＤ領域 ５４ Ｐ型不純物拡散層 ５４−１，５４−２ Ｐ型ＬＤＤ領域 ５５ サイドウォール ５６ シリサイド層 １００ 半導体装置（１チップマイコン）
層 ４６、５１，５１−１，５１−２，１４６，１４８
ゲート絶縁膜 ４７，１４７ フローティングゲート ４８ ＯＮＯ膜 ４９，１４９ コントロールゲート ５０ 素子分離膜 ５２−１，５２−２ ゲート電極 ５３−１，５３−２ Ｎ型ＬＤＤ領域 ５４ Ｐ型不純物拡散層 ５４−１，５４−２ Ｐ型ＬＤＤ領域 ５５ サイドウォール ５６ シリサイド層 １００ 半導体装置（１チップマイコン）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/115 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 21/8238 H01L 27/092 H01L 27/10 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】 論理回路と不揮発性メモリとが単一の半
導体基板上に設けられる半導体装置の製造方法であっ
て、第１導電型の半導体基板に第２導電型の第１のウェ
ルを選択的に形成する工程と、前記第１のウェルに第１
導電型の第２のウェルを形成する工程と、前記半導体基
板の前記第１のウェルを形成した場所以外に第１導電型
の第３のウェルを形成する工程とを有し、前記第２のウ
ェルと前記第３のウェルを同時に形成し、前記第２のウ
ェルおよび第３のウェルの０．２μｍ部分の不純物濃度
は１〜５×１０17個／ｃｍ3であり、第１のウェルの
０．２μｍ部分の不純物濃度は前記第２のウェルおよび
第３のウェルの同一部分の１／４以下であることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第２のウェルには前記不揮発性メモ
リが設けられ、前記第３のウェルには前記論理回路が設
けられることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記第１のウェルには、前記不揮発性メ
モリに書き込み時および消去時の動作電圧を与える回路
が設けられることを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項４】 前記不揮発性メモリは、前記動作電圧と
して、書き込み時はコントロールゲートに−９Ｖ，ドレ
インに６Ｖが印加され、消去時は前記コントロールゲー
トに１１Ｖ，ソースに−４Ｖが印加されることを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項１，２，３
または４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27786298A JP3216615B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27786298A JP3216615B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114498A JP2000114498A (ja) | 2000-04-21 |
| JP3216615B2 true JP3216615B2 (ja) | 2001-10-09 |
Family
ID=17589331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27786298A Expired - Fee Related JP3216615B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216615B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241558A (ja) | 2003-02-05 | 2004-08-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム |
-
1998
- 1998-09-30 JP JP27786298A patent/JP3216615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000114498A (ja) | 2000-04-21 |
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