KR100608368B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체소자의 제조방법은, 이중 도전층 게이트전극을 사용하는 트랜지스터 형성시, 1차로 상부 게이트 도전층만을 식각한 후, 식각된 상부 게이트 도전층의 양측벽에 산화막 재질의 제1스페이서를 형성하고, 그런다음, 2차로 하부 게이트 도전층을 식각한 후, 제1스페이서를 포함한 식각된 하부 게이트 도전층의 양측벽에 질화막 재질의 제2스페이서를 형성하므로, 상기 산화막 재질의 제1스페이서가 반도체기판과 접촉되지 않아 산화막내에 형성되는 PLD(Peroxy Linkage Defect)를 통해 게이트전극 상부로부터 반도체기판으로 불순물이 확산되는 것을 방지할 수 있고, 이에 따라, 험프 현상을 제거할 수 있어 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,30 : 반도체기판 12,32 : 게이트산화막
14,34 : 제1게이트 도전층 16,36 : 제2게이트 도전층
18,38 : 하드마스크층 20,40 : 제1스페이서
22,42 : 제2스페이서
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는, 산화막과 질화막의 이중 스페이서를 적용하는 트랜지스터 제조시 산화막내에 존재하는 PLD(Peroxy Linkage Defect)를 통해 기판으로 불순물이 유입되는 것을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET라 칭함)의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택 등, 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다.
따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용해서 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 사용되기도 한다.
또한, p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성함으로써 이루어지는데, 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은 채널 효과(short channel effect)가 발생된다. 따라서, 이를 방지하기 위해 접합 깊이를 얕게 형성하고, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하 효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하며, 경사 이온주입 방법으로 할로 이온주입을 실시하는 등의 방법이 사용된다.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 이중 게이트전극 및 이중 스페이서의 예이다.
먼저, 반도체기판(10) 상에 게이트산화막(12)을 형성하고, 상기 게이트산화막(12)상에 제1게이트도전층(14)과 제2게이트도전층(16) 및 하드마스크층(18)을 순차적으로 형성한 후, 이를 게이트 마스크를 이용해서 패터닝하여 제1 및 제2게이트도전층(14,16) 패턴으로된 게이트전극과 그 상부에 적층되어있는 하드마스크층(18) 패턴을 형성한다.
그다음, 상기 구조의 전표면에 스페이서 산화막과 스페이서 질화막을 순차적으로 도포하고, 이를 에치백하여 상기 제1 및 제2게이트도전층(14, 16) 패턴과 하드마스크층(18) 패턴의 측벽에 제1 및 제2스페이서(20, 22)를 형성한다. 여기서 스페이서를 이중으로 형성하는 것은 질화막만으로 스페이서를 형성하는 경우 실리콘 기판에 스트레스를 유발하여 소자의 특성을 저하시키기 때문이다.
그런데, 상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 산화막-질화막의 이중 스페이서를 형성하므로 산화막이 반도체기판과 접촉하게 되어 질화막에 의해 기판의 스트레스는 방지할 수 있으나, 산화막내에 존재하는 PLD(Preoxy Linkage Defect)를 통해 게이트전극 상부의 층간절연막 등에서 유입되는 수소 등의 불순물이 반도체기판까지 확산됨으로써, 이렇게 확산된 불순물에 의해 채널영역에 도핑된 N형 또는 P형 불순물 등이 비활성화되어 소자의 Vt가 변화되는 게이트 험프(Hump) 현상이 유발된다. 이러한 경향은 소자가 소형화되면서 더욱 큰 악영향을 미쳐 공정수율 및 소자의 동작 특성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 이중 스페이서 적용시 산화막내에 존재하는 PLD를 통해 기판으로 불순물이 유입됨에 기인하는 소자의 동작 특성 저하를 방지할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 제1게이트도전층과 제2게이트도전층 및 하드마스크층을 차례로 형성하는 단계; 상기 하드마스크층과 제2게이트도전층 및 제1게이트도전층의 일부 두께를 식각하여 제1 및 제2게이트도전층과 하드마스크층 패턴을 형성하는 단계; 상기 제1 및 제2게이트도전층 패턴과 하드마스크층 패턴의 측벽에 산화막 재질의 제1스페이서를 형성하는 단계; 상기 제1게이트도전층의 나머지 두께를 경사 식각하여 제1 및 제2게이트 도전층 패턴으로된 게이트전극을 형성하는 단계; 및 상기 제1스페이서 및 제1게이트도전층 패턴의 측벽에 질화막 재질의 제2스페이서를 형성하는 단계를 포함하는 반도체소자의 제조방법을 제공한다.
여기서, 상기 제1게이트도전층의 1차 식각은 전체 두께의 20∼80% 를 식각하며, 상기 제1스페이서는 저압CVD 공정을 이용한 LPTEOS 및 HTO, 또는, ALD 공정을 이용한 산화막 중에서 어느 하나로 이루어지고, 상기 게이트전극을 형성하는 단계 후, 그리고, 제2스페이서를 형성하는 단계 전, LDD 이온주입을 실시한다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체기판(30) 상에 게이트산화막(32)을 형성하고, 상기 게이트산화막(32) 상에 제1게이트도전층(34)과 제2게이트도전층(36) 및 하드마스크층(38)을 순차적으로 형성한다. 여기서, 상기 제1 및 제2게이트도전층(34, 36)는 다결정실리콘층과 금속/금속실리사이드의 폴리사이드 구조로 형성하고, 하드마스크층(38)은 식각 장벽으로서 질화막 등으로 형성한다.
그다음, 게이트 패터닝 마스크(도시안됨)를 사용해서 상기 하드마스크층(38)과 제2게이트도전층(36) 및 제1게이트도전층(34)의 일부, 예컨데, 전체 두께의 20∼80% 정도를 식각하고 나머지 두께는 남겨두어 하드마스크층(38) 및 제2게이트도전층(36) 패턴을 형성하고, 제1게이트도전층(34)은 요철 상태로 형성한다.
도 2b를 참조하면, 상기 구조의 전표면에 제1스페이서용 절연막, 예컨데, 산화막을 도포한 후, 이를 에치백하여 상기 제1 및 제2게이트도전층(34, 36) 패턴 및 하드마스크층(38) 패턴의 측벽에 제1스페이서(40)를 형성한다. 여기서, 상기 제1스페이서(40)는 저압 CVD(Chemical Vapor Deposition) 방법으로 형성된 LPTEOS 또는 HTO 등이나, ALD 방법으로 형성된 산화막으로 이루어지며, 제1게이트도전층(34) 상에 형성되어 반도체기판(30)과는 접촉되지 않는다.
도 2c를 참조하면, 제1스페이서(40) 양측으로 노출된 남아 있는 제1게이트도전층(34)을 경사지도록 식각하고, 이를 통해, 제1 및 제2게이트도전층(34, 36) 패턴으로된 게이트전극을 형성한다. 이때, 게이트산화막(32)은 식각하지 않는다.
그다음, 상기 게이트전극 형성후, 반도체기판(30)에 LDD 형성을 위한 불순물 이온주입을 실시하되, 불순물이 P인 경우에는 1.0E12∼5.0E14(ions/㎠)이 도즈량으로 5∼50keV 주입에너지로 실시하며, 불순물이 As인 경우에는 동일 도즈량으로 10∼100keV 주입에너지로 실시하고, 불순물이 Sb인 경우에는 동일 도즈량으로 30∼ 200keV 주입에너지로 실시하며, 이온주입 장비는 매엽식이나, 배치(batch)형 장비를 사용하고, 이온주입각은 0°이나 필요에 따라 1∼9°까지 경사 이온주입을 할 수도 있고, 경사 이온주입시에는 경사방식을 α, β로 사용하는 배치형 장비는 0∼5°로 실시하고, 매엽식의 경우에는 경사 이온주입시 회전을 2회 또는 4회 실시할 수 있다.
도 2d를 참조하면, 상기 구조의 전표면에 제2스페이서용 절연막, 예컨데, 질화막을 도포하고, 이를 에치백하여 상기 게이트전극과 하드마스크층(38) 패턴 측벽 에 상기 제1스페이서(40)를 감싸는 제2스페이서(42)를 형성한다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자의 단면도로서, 도 2a 내지 도 2d도의 공정을 동일하게 진행하되, 제1게이트 도전층(34)은 전혀 식각하지 않은 상태에서 제1스페이서(40)를 형성하고, 다시 제1게이트 도전층(34)를 식각한 후, 제2스페이서(42)를 형성한 형태의 예이다.
이상에서와 같이, 본 발명은 이중 도전층 게이트전극 및 이중 스페이서를 적용하는 MOSFET 형성시 1차로 상부 게이트 도전층만을 패터닝한 후 산화막 재질의 제1스페이서를 형성하고, 그런다음, 하부 게이트 도전층을 식각한 후 질화막 재질의 제2스페이서를 형성함으로써, 상기 산화막 재질의 제1스페이서가 반도체기판과 접촉되지 않아 산화막내의 PLD를 통하여 불순물이 반도체기판까지 확산되는 것을 방지할 수 있으며, 이에 따라, 게이트 험프 현상이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
Claims (6)
- 반도체기판 상에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 제1게이트도전층과 제2게이트도전층 및 하드마스크층을 차례로 형성하는 단계;상기 하드마스크층과 제2게이트도전층 및 제1게이트도전층의 일부 두께를 식각하여 제1 및 제2게이트도전층과 하드마스크층 패턴을 형성하는 단계;상기 제1 및 제2게이트도전층 패턴과 하드마스크층 패턴의 측벽에 산화막 재질의 제1스페이서를 형성하는 단계;상기 제1게이트도전층의 나머지 두께를 경사 식각하여 제1 및 제2게이트 도전층 패턴으로된 게이트전극을 형성하는 단계; 및상기 제1스페이서 및 제1게이트도전층 패턴의 측벽에 질화막 재질의 제2스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1게이트도전층의 1차 식각은 전체 두께의 20∼80% 를 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제1스페이서는 저압CVD 공정을 이용한 LPTEOS 또는 HTO 및 ALD 공정을 이용한 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 게이트전극을 형성하는 단계 후, 그리고, 제2스페이서를 형성하는 단계 전, LDD 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
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