KR100635201B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 47
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 150000002500 ions Chemical class 0.000 claims abstract description 31
- 230000003647 oxidation Effects 0.000 claims abstract description 21
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 230000002159 abnormal effect Effects 0.000 claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 230000002265 prevention Effects 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 32
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000004140 cleaning Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000007789 sealing Methods 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910001000 nickel titanium Inorganic materials 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 230000003064 anti-oxidating effect Effects 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 12
- 230000001351 cycling effect Effects 0.000 description 12
- 238000000231 atomic layer deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판의 일영역상에 터널 유전막, 플로팅 게이트용 폴리실리콘막 패턴, 층간 유전막, 컨트롤 게이트용 폴리실리콘막 패턴, 금속막이 적층된 스택 게이트를 형성하는 단계와, 상기 스택 게이트 양측 반도체 기판에 불순물 이온을 주입하는 단계와, 상기 스택 게이트를 포함한 전표면상에 이상 산화 방지막을 형성하는 단계를 포함하여 형성한다.
이상 산화 방지막, 인듀어런스(endurance)
Description
도 1은 기존의 플래쉬 메모리 셀의 불순물 이온 도즈량에 따른 사이클링 인듀어런스(cycling endurance) 특성을 나타낸 그래프
도 2a 내지 도 2b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 3은 본 발명에 따른 플래쉬 메모리 소자의 사이클링 인듀어런스 특성을 나타낸 그래프
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 유전막
12 : 플로팅 게이트용 폴리실리콘막 패턴
13 : 층간 유전막
14 : 컨트롤 게이트용 폴리실리콘막 패턴
15 : 금속막
16 : 하드마스크막
17 : 이상 산화 방지막
18 : 소오스/드레인 접합
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 사이클링 인듀어런스(cycling endurance) 특성 즉, E/W(Erase/Write) 사이클링 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 차단된 상태에서도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서, 컴퓨터에 사용되는 메모리 카드 등에 널리 사용되고 있다.
플래쉬 메모리 소자의 단위 셀로서 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막이 차례로 적층된 구조를 갖는 메모리 셀이 널리 알려져 있다. 상기 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막으로서 폴리실리콘이 널리 사용되며, 특히 컨트롤 게이트용 도전막으로서 폴리실리콘막과 텅스텐 실리사이드(WSix)의 이중 구조가 주로 사용되고 있다.
그러나, 플래쉬 메모리 소자의 집적도가 증가함에 따라 폴리실리콘막/텅스텐 실리사이드막 구조에서의 저항이 매우 높아진다는 문제가 있다.
이에, 상기 텅스텐 실리사이드막(WSix) 대신에 반응 장벽(reaction barrier)층, 예컨대 텅스텐 나이트라이드막(WN)을 형성하고, 텅스텐 나이트라이드막 위에 금속 전극막, 예컨대 텅스텐(W)막을 적층하는 메탈 게이트 구조가 제안된 바 있다.
이와 같은 메탈 게이트 구조의 플래쉬 메모리 소자의 제조는 반도체 기판상에 터널 유전막, 플로팅 게이트용 폴리실리콘막, 층간 유전막, 컨트롤 게이트용 폴리실리콘막, 반응 장벽층, 금속 전극막을 차례로 적층한 다음에 포토 및 식각 공정으로 상기 금속 전극막, 반응 장벽층, 컨트롤 게이트용 폴리실리콘막, 층간 유전막, 플로팅 게이트용 폴리실리콘막을 패터닝하여 형성한다.
상기 메탈 게이트 패터닝시 식각 데미지가 발생되게 되는데 이를 완화하기 위하여 상기 금속 전극막이 산화되지 않도록 선택적 산화 공정을 실시하고, 상기 메탈 게이트를 포함한 전면에 실링 질화막(sealing nitride)을 형성한다.
상기 실링 질화막을 형성하는 이유는 후속 열공정 즉, 산화 물질을 함유하는 열처리 공정에서 금속 전극막에 이상 산화가 일어나면 장비 챔버(chamber) 오염되는 문제, 노출된 금속 전극막이 산화에 의해 단면적이 줄어들어 저항 증가를 초래하여 셀의 워드라인 저항 증가에 의한 신호 전달 지연 시간(delay time)이 증가하여 전반적인 읽기 속도 저하를 가져와 제품 품질을 저하시키는 결과를 가져오는 문제가 발생되는 바, 이러한 문제들을 예방하기 위함이다.
다음으로, 소오스/드레인 접합(junction) 형성하기 위하여 임플란트(junction) 공정 즉, 상기 메탈 게이트를 마스크로 반도체 기판에 불순물 이온 주입 공정을 실시한다. 이후, 상기 주입된 불순물 이온의 활성화를 위한 열처리 공정을 실시하여 소오스/드레인 접합을 형성한다.
도 1은 기존의 플래쉬 메모리 셀의 소오스/드레인 접합용 불순물 이온 도즈 량에 따른 사이클링 인듀어런스(cycling endurance) 특성을 나타낸 그래프이다.
도 1의 E/W(Erase/Write) 100K 사이클(cycle) 진행 결과를 보면, 사이클링 횟수가 증가할수록 셀의 문턱전압 쉬프트(threshold voltage shift)가 급격히 일어나는 다시 말해서, 사이클링 윈도우(cycling window)가 심하게 줄어드는 것을 볼 수 있다.
플래쉬 메모리 셀은 특성상 100K 사이클을 견뎌야 하는 인듀어런스(endurance) 특성이 확보되어야 하는데, 기존의 공정으로 만들어진 셀에서는 인듀어런스 특성 확보가 불가능함을 알 수 있다.
한편, 소오스/드레인 접합용 불순물 이온 도즈량 증가에 의해 E/W 사이클링 특성이 개선되는 것을 볼 수 있는데, 완전한 효과를 보는 것은 아니다. 또한, 소오스/드레인 접합용 불순물 이온의 도즈량이 증가될 경우 GIDL(Gate Induced Drain Lowering) 효과에 의해 누설 전류(leakage current) 증가하고 이로 인해 프로그램 디스터번스(program disturbance) 특성이 나빠지게 되는 문제가 발생된다. 때문에, 인듀어런스(endurance) 특성을 개선하기 위해서 무작정 소오스/드레인 접합용 불순물 이온의 도즈량을 증가시킬 수는 없는 실정이다.
기존의 플래쉬 메모리 셀에서 인듀어런스 특성 저하가 발생되는 원인으로는 크게 2가지를 들 수 있다.
첫째, 실링 질화막이 갖고 있는 인장 스트레스(tensile stress)가 실리콘 표면(silicon surface)에 영향을 주어 소오스/드레인 접합용 불순물 이온인 아세닉(As), 인(P) 혹은 붕소(B)의 수평 확산을 억제하여 소오스/드레인 접합과 게이트 (gate)간 오버랩(overlap)이 충분하지 않아 셀 전류 감소에 의해 문턱전압이 증가되는 것으로 예상된다.
이는 도 1에서 소오스/드레인 접합용 불순물 이온의 도즈량 증가에 의해 E/W 사이클링 특성이 개선되는 것을 보면 간접적으로 알 수 있다.
둘째, 실링 질화막 자체가 갖고 있는 물질(material)상의 문제인데, 일반적으로 임플란트된 질화막은 트랩 소오스(trap source)로 작용하여 트랩 차지(trap charge)가 많이 발생될 것으로 예상된다.
하지만, 임플란트되지 않은 메탈 게이트 측면의 실링 질화막의 경우의 사이클링 특성을 보면, 질화막인 경우와 산화막인 경우 인듀어런스 특성 차이는 보이지 않으므로 이 경우 효과가 크지 않다. 그러므로, 실링 질화막이 임플란트를 맞지 않도록 해야 한다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 프로그램 디스터번스(program disturbance) 특성이 열화됨 없이 인듀어런스(endurance) 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판의 일영역상에 터널 유전막, 플로팅 게이트용 폴리실리콘막 패턴, 층간 유전막, 컨트롤 게이트용 폴리실리콘막 패턴, 금속막이 적층된 스택 게이트를 형성하는 단계와, 상기 스택 게이트 양측 반도체 기판에 불순물 이온을 주입하는 단계와, 상기 스택 게이트를 포함한 전표면상에 이상 산화 방지막을 형성하는 단계와, 열처리 공정으로 상기 주입된 불순물 이온을 활성화시키어 소오스/드레인 접합을 형성하는 단계를 포함하여 형성한다.
바람직하게, 상기 스택 게이트는 반도체 기판상에 터널 유전막, 플로팅 게이트용 폴리실리콘막, 층간 유전막, 컨트롤 게이트용 폴리실리콘막, 금속막을 차례로 적층하는 단계와, 상기 일영역상에 남도록 금속막, 컨트롤 게이트용 폴리실리콘막, 층간 유전막, 플로팅 게이트용 폴리실리콘막을 선택적으로 식각하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 금속막상에 하드마스크막을 더 포함하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 금속막은 반응 장벽층과 금속 전극막을 적층하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 반응 장벽층은 Wn, TaN, TiN, Mon 중 어느 하나를 사용하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 금속 전극막은 W, Co, Ti, Mo, Ru-Ta, Ni-Ti, Ta-Pt 중 어느 하나를 사용하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 스택 게이트를 형성한 이후에 상기 금속막의 산화를 억제하는 선택 산화 공정으로 상기 플로팅 게이트용 폴리실리콘막 패턴과 컨트롤 게이트용 폴리실리콘막 패턴의 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특 징으로 한다.
바람직하게, 상기 불순물 이온으로 인(P), 아세닉(As) 중 어느 하나를 사용하는 것을 특징으로 한다.
바람직하게, 상기 불순물 이온으로 붕소(B)를 사용하는 것을 특징으로 한다.
바람직하게, 상기 불순물 이온 주입시 이온 주입 에너지는 10~50KeV, 이온주입 량은 5E12~5E13[ions/㎠]인 것을 특징으로 한다.
바람직하게, 상기 불순물 이온을 상기 반도체 기판면에 수직한 방향으로 주입하거나, 상기 반도체 기판면에 수직한 방향과 0초과 10 이하의 각도를 갖고 주입하는 것을 특징으로 한다.
바람직하게, 상기 불순물 이온을 주입하는 단계 이후에 크리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 크리닝 공정시 H2SO4, H2O2, NH4OH가 포함된 크리닝 용액을 사용하는 것을 특징으로 한다.
바람직하게, 상기 이상 산화 방지막은 실링 질화막이나 ALD 산화막 중 어느 하나로 형성하는 것을 특징으로 한다.
바람직하게, 상기 ALD 산화막은 ALD 방법으로 형성한 SiO2막인 것을 특징으로 한다.
바람직하게, 상기 실링 질화막은 SiN, SiON 중 어느 하나를 이용하는 것을 특징으로 한다.
바람직하게, 상기 이상 산화 방지막의 두께는 50~300Å인 것을 특징으로 한 다.
삭제
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 반도체 기판(10)상에 터널 유전막(11)과 플로팅 게이트용 폴리실리콘막과 층간 유전막(13)과 컨트롤 게이트용 폴리실리콘막과 금속막(15)과 하드마스크막(16)을 형성한다. 상기 금속막(15)으로는 반응 장벽(reaction barrier)층과 금속 전극막의 적층막으로 형성하는 것이 좋다.
상기 반응 장벽층은 예를 들어, WN, TaN, TiN, MoN 중 어느 하나로 형성하고, 상기 금속 전극막으로는 W, Co, Ti, Mo, Ru-Ta, Ni-Ti, TiN, Ta-Pt 중 어느 하나로 형성한다.
이어, 포토 및 식각 공정으로 상기 하드마스크막(16)과 금속막(15)과 컨트롤 게이트용 폴리실리콘막과 층간 유전막(13)과 플로팅 게이트용 폴리실리콘막을 선택적으로 식각하여 도 2a에 도시하는 바와 같이 터널 유전막(11)이 형성된 반도체 기판(10)의 일영역상에 플로팅 게이트용 폴리실리콘막 패턴(12), 층간 유전막(13), 컨트롤 게이트용 폴리실리콘막 패턴(14), 금속막(15), 하드마스크막(16)의 적층막으로 구성되는 스택 게이트를 형성한다.
그리고, 도면에는 도시하지 않았지만 상기 스택 게이트 형성시 식각 데미지(damage)를 완화하기 위하여 상기 금속막(15)의 산화를 억제하는 선택 산화공정을 진행하여 상기 플로팅 게이트용 폴리실리콘막 패턴(12) 및 컨트롤 게이트용 폴리실리콘막 패턴(14)의 측면에 실리콘 산화막(SiO2)을 형성한다.
그리고 나서, 전면에 포토레지스트를 도포하고 노광 및 현상 공정으로 셀 영역을 노출시킨 다음에 셀 정션 형성을 위하여 불순물 이온을 주입한다.
상기 불순물 이온으로는 n 타입 소오스(type source)로써 인(P)이나 아세닉(As)을 사용하고, p 타입 소오스로써 붕소(B)를 사용한다.
상기 불순물 이온 주입시 이온 주입 에너지는 10~50KeV이고, 이온주입 량은 5E12~5E13[ions/㎠]이다. 그리고, 불순물 이온을 반도체 기판(10)면에 수직한 방향으로 주입하거나 반도체 기판(10) 면에 수직한 방향과 0초과 10 이하의 각도를 갖고 틸트 주입하도록 한다.
이후, 상기 포토레지스트를 제거하고 세정 공정을 실시한다.
상기 세정 공정에 사용되는 세정액에 H2SO4, H2O2, NH4OH가 함유된 세정액만을 사용한다. 특히, 상기 세정액에 산화막 제거에 사용되는 세정액 예를 들어, BOE(Buffer Oxide Etchant)나 HF가 포함되지 않도록 하여 상기 선택적 산화 공정에서 플로팅 게이트용 폴리실리콘막 패턴(12)과 컨트롤 게이트용 폴리실리콘막 패턴(14)의 측면에 형성된 실리콘 산화막(SiO2)이 제거되지 않도록 한다.
그런 다음, 후속의 산화 물질을 함유하는 열공정에서 상기 금속막(15)의 이상 산화를 방지하기 위하여 도 2b에 도시하는 바와 같이 상기 스택 게이트를 포함한 전면에 이상 산화 방지막(17)을 형성한다.
상기 이상 산화 방지막(17)은 실링 질화막(sealing nitride), 예를 들어 SiN, SiON이나 ALD(Atomic Layer Deposition) 방법으로 증착한 실리콘산화막(SiO2)을 이용하여 형성하고, 그 두께는 50~300Å으로 하는 것이 좋다.
이후, 열처리 공정으로 상기 주입된 불순물 이온을 활성화 및 확산시키어 소오스/드레인 접합(18)을 형성한다.
이상으로 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 E/W 사이클링 특성 즉, 인듀어런스 특성을 나타낸 그래프이다.
도 3을 보면, 도 1에 나타난 기존 플래쉬 메모리 소자에 비하여 E/W 100K 사이클 진행 결과 문턱전압 쉬프트가 크게 줄어들었음을 확인할 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 소오스/드레인용 불순물 이온 주입 공정 이후에 이상 산화 방지막을 형성하여 이상 산화 방지막에 의해 불순물 이온의 수평 확산이 억제되는 현상을 방지할 수 있으므로 게이트와 소오스/드레인 접합간 오버랩을 충분히 확보할 수 있다. 따라서, 게이트와 소오스/드레인 접합간 오버랩 부족으로 인하여 문턱전압이 상승되는 문제를 방지할 수 있으므로 문턱전압 상승에 기인한 사이클링 인듀어런스(cycling endurance) 특성 열화 문제를 해결할 수 있다.
둘째, 불순물 이온의 도즈량을 늘리지 않고서도 인듀어런스 특성 열화 문제를 해결할 수 있으므로 인듀어런스 특성 개선을 위하여 디스터번스(disturbance) 특성을 낮추지 않아도 된다.
Claims (18)
- 반도체 기판의 일영역상에 터널 유전막, 플로팅 게이트용 폴리실리콘막 패턴, 층간 유전막, 컨트롤 게이트용 폴리실리콘막 패턴, 금속막이 적층된 스택 게이트를 형성하는 단계;상기 스택 게이트 양측 반도체 기판에 불순물 이온을 주입하는 단계;상기 스택 게이트를 포함한 전표면상에 이상 산화 방지막을 형성하는 단계; 및열처리 공정으로 상기 주입된 불순물 이온을 활성화시키어 소오스/드레인 접합을 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 스택 게이트는 반도체 기판상에 터널 유전막, 플로팅 게이트용 폴리실리콘막, 층간 유전막, 컨트롤 게이트용 폴리실리콘막, 금속막을 차례로 적층하는 단계;상기 일영역상에 남도록 금속막, 컨트롤 게이트용 폴리실리콘막, 층간 유전막, 플로팅 게이트용 폴리실리콘막을 선택적으로 식각하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 금속막상에 하드마스크막을 더 포함하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 금속막은 반응 장벽층과 금속 전극막을 적층하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 반응 장벽층은 Wn, TaN, TiN, Mon 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 금속 전극막은 W, Co, Ti, Mo, Ru-Ta, Ni-Ti, Ta-Pt 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 스택 게이트를 형성한 이후에 상기 금속막의 산화를 억제하는 선택 산 화 공정으로 상기 플로팅 게이트용 폴리실리콘막 패턴과 컨트롤 게이트용 폴리실리콘막 패턴의 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온으로 인(P), 아세닉(As) 중 어느 하나를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온으로 붕소(B)를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온 주입시 이온 주입 에너지는 10~50KeV, 이온주입 량은 5E12~5E13[ions/㎠]인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온을 상기 반도체 기판면에 수직한 방향으로 주입하거나, 상기 반도체 기판면에 수직한 방향과 0초과 10 이하의 각도를 갖고 주입하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온을 주입하는 단계 이후에 크리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 12항에 있어서,상기 크리닝 공정시 H2SO4, H2O2, NH4OH가 포함된 크리닝 용액을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 이상 산화 방지막은 실링 질화막이나 ALD 산화막 중 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 14항에 있어서,상기 ALD 산화막은 ALD 방법으로 형성한 SiO2막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 14항에 있어서,상기 실링 질화막은 SiN, SiON 중 어느 하나를 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 이상 산화 방지막의 두께는 50~300Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050020227A KR100635201B1 (ko) | 2005-03-10 | 2005-03-10 | 플래쉬 메모리 소자의 제조방법 |
| JP2005164503A JP2006253622A (ja) | 2005-03-10 | 2005-06-03 | フラッシュメモリ素子の製造方法 |
| TW094120676A TWI306647B (en) | 2005-03-10 | 2005-06-21 | Method of fabricating flash memory device |
| CNB2005100819216A CN100399546C (zh) | 2005-03-10 | 2005-07-06 | 制造快闪存储装置的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050020227A KR100635201B1 (ko) | 2005-03-10 | 2005-03-10 | 플래쉬 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060099171A KR20060099171A (ko) | 2006-09-19 |
| KR100635201B1 true KR100635201B1 (ko) | 2006-10-16 |
Family
ID=36994281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050020227A KR100635201B1 (ko) | 2005-03-10 | 2005-03-10 | 플래쉬 메모리 소자의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2006253622A (ko) |
| KR (1) | KR100635201B1 (ko) |
| CN (1) | CN100399546C (ko) |
| TW (1) | TWI306647B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100953050B1 (ko) * | 2007-10-10 | 2010-04-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| US9171854B2 (en) | 2012-11-16 | 2015-10-27 | Samsung Electronics Co., Ltd. | Semiconductor devices including variable width floating gates |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101635278B (zh) * | 2008-07-22 | 2011-11-30 | 中芯国际集成电路制造(上海)有限公司 | Dram中存储单元的离子掺杂方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100255512B1 (ko) * | 1996-06-29 | 2000-05-01 | 김영환 | 플래쉬 메모리 소자 제조방법 |
| CN1099705C (zh) * | 1998-06-24 | 2003-01-22 | 台湾积体电路制造股份有限公司 | 快闪存储单元的制造方法 |
| US6153906A (en) * | 1998-12-08 | 2000-11-28 | United Microelectronics Corp. | Flash memory |
| JP2000311992A (ja) * | 1999-04-26 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| JP4819215B2 (ja) * | 2000-07-24 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| WO2002073696A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Procede pour fabriquer un dispositif semi-conducteur a circuit integre |
| KR100414562B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 셀의 제조 방법 |
| JP4540899B2 (ja) * | 2001-09-13 | 2010-09-08 | パナソニック株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-03-10 KR KR1020050020227A patent/KR100635201B1/ko not_active IP Right Cessation
- 2005-06-03 JP JP2005164503A patent/JP2006253622A/ja active Pending
- 2005-06-21 TW TW094120676A patent/TWI306647B/zh not_active IP Right Cessation
- 2005-07-06 CN CNB2005100819216A patent/CN100399546C/zh not_active Expired - Fee Related
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| US9171854B2 (en) | 2012-11-16 | 2015-10-27 | Samsung Electronics Co., Ltd. | Semiconductor devices including variable width floating gates |
| US9373513B2 (en) | 2012-11-16 | 2016-06-21 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices including variable width floating gates |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200633143A (en) | 2006-09-16 |
| CN1832145A (zh) | 2006-09-13 |
| JP2006253622A (ja) | 2006-09-21 |
| KR20060099171A (ko) | 2006-09-19 |
| TWI306647B (en) | 2009-02-21 |
| CN100399546C (zh) | 2008-07-02 |
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