KR20080082132A - 반도체 소자의 듀얼 폴리 게이트 형성 방법 - Google Patents
반도체 소자의 듀얼 폴리 게이트 형성 방법 Download PDFInfo
- Publication number
- KR20080082132A KR20080082132A KR1020070022549A KR20070022549A KR20080082132A KR 20080082132 A KR20080082132 A KR 20080082132A KR 1020070022549 A KR1020070022549 A KR 1020070022549A KR 20070022549 A KR20070022549 A KR 20070022549A KR 20080082132 A KR20080082132 A KR 20080082132A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- nmos
- pmos
- cvd
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000009977 dual effect Effects 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- 239000002019 doping agent Substances 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 23
- 239000010937 tungsten Substances 0.000 claims abstract description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 19
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000006911 nucleation Effects 0.000 claims description 2
- 238000010899 nucleation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- TZHYBRCGYCPGBQ-UHFFFAOYSA-N [B].[N] Chemical compound [B].[N] TZHYBRCGYCPGBQ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 듀얼 폴리 게이트 형성 방법에 관한 것으로, 보다 구체적으로는 소자분리 산화막, NMOS 예정 영역 및 PMOS 예정 영역이 정의된 반도체 기판을 준비하는 단계; 상기 기판 상부에 게이트 산화막과 비도핑된 폴리실리콘층을 차례로 증착하는 단계; 상기 비도핑된 폴리실리콘층에 대해 선택적으로 N+ 도펀트 및 P+ 도펀트를 주입하여 NMOS 영역 및 PMOS 영역을 형성하는 단계; 상기 결과 구조물 전면에 메탈 실리사이드층 및 티타늄 나이트라이드(TiN)층으로 이루어진 베리어 메탈층을 증착하는 단계; 상기 베리어 메탈층 전면에 화학기상증착 텅스텐층을 증착하는 단계; 상기 소자분리 산화막이 노출되도록 상기 베리어 메탈층과 CVD 텅스텐층 및 폴리실리콘층을 패터닝하여 NMOS 및 PMOS 영역 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 듀얼 폴리 게이트 형성 방법에 관한 것이다.
Description
도 1은 종래 발명에 따라 형성된 반도체 소자의 듀얼 폴리 게이트의 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 듀얼 폴리 게이트 형성 방법을 도시한 공정 단면도이다.
도 3은 종래 듀얼 폴리 게이트 구조와 본 발명의 듀얼 폴리 게이트 구조에서 발생하는 면 저항이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1, 101 : 소자분리 산화막 3, 103 : P-웰
5, 105 : N-웰 7, 107 : 게이트 산화막층
9, 109 : 산화 질화막 11, 111 : 비도핑된 폴리 실리콘막
13, 121 : 메탈 실리사이드층 15 : 텅스텐 나이트라이드층
17, 125 : CVD 텅스텐층 19, 127 : 하드마스크 질화막
113 : 제1 포토레지스트 패턴 115 : N+ 도펀트 주입 공정
117 : 제2 포토레지스트 패턴 119 : P+ 도펀트 주입 공정
123 : 티타늄 나이트라이드층
본 발명은 반도체 소자의 듀얼 폴리 게이트(dual poly gate) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이도 동시에 축소되었다. 이로 인해, 일반적인 트랜지스터 구조에서 문턱 전압이 급격히 낮아지는 쇼트 채널 효과(short channel effect)가 심화된다. 특히, 공정 감소를 통한 비용 절감을 위해 NMOS 및 PMOS 형성 영역에 모두 N+ 폴리 실리콘 게이트를 형성하는 경우, PMOS 형성 영역에서 카운트 도핑(count doping)에 의한 매몰 채널(buried channel)이 형성되어 쇼트 채널 효과가 더욱 심화된다.
이런 단점을 극복하기 위해 최근 NMOS 형성 영역에 낮은 일함수를 갖는 N+ 폴리실리콘 게이트를 형성하고, PMOS 형성 영역에 높은 일함수를 갖는 P+ 폴리 실리콘 게이트를 형성하는 듀얼 폴리 게이트 구조가 개발되었다. 상기 듀얼 폴리 게이트는 통상 비도핑된 비정질 실리콘(undoped a-Si)을 증착한 후 NMOS 게이트 영역 및 PMOS 게이트 영역 각각에 선택적으로 N+ 도펀트 또는 P+ 도펀트를 주입하여 형성한다.
도 1은 종래 기술에 따른 듀얼 폴리 게이트를 구비한 반도체 소자를 제조하는 방법이다.
소자분리 산화막(1), NMOS 예정 영역(3) 및 PMOS 예정 영역(5)이 정의된 반 도체 기판 상부에 게이트 산화막(7) 및 비도핑된 폴리실리콘층(11)을 형성한다.
상기 폴리실리콘층(11)의 일함수를 조절하기 위하여 폴리실리콘 내에 일정 도즈(dose)의 도펀트를 주입한다. 예를 들면, N+ 폴리실리콘 게이트를 형성하기 위하여 Ph 또는 As를 이온주입하고, P+ 폴리실리콘 게이트를 형성하기 위하여 B 또는 BF2를 이온주입한다.
상기 폴리실리콘층(11) 상부에 배리어 메탈 실리사이드층으로 텅스텐 실리사이드(WSix)(13)와 텅스텐 질화막층(WN)(15)을 증착하고, 물리적 기상 증착(physical vapor deposition; 이하 “PVD”라 칭함)법을 이용한 텅스텐(17) 메탈 전극 및 하드마스크 질화막(19)을 순차적으로 증착한 다음, 반도체 기판이 노출될 때까지 상기 적층 구조들을 패터닝하여 게이트 전극을 형성한다.
하지만, 이와 같은 종래 기술은 폴리실리콘 내의 도펀트를 활성화하기 위한 후속 열공정 중에 상기 폴리실리콘층 내부에 도핑된 도펀트인 붕소(boron)가 폴리실리콘 사이에 증착된 도전층인 메탈 실리사이드층을 통과하여 메탈 실리사이드층의 측벽으로 외확산되거나, 후속 산화막 현상 시에 게이트 산화막으로 침투하여 격리(segregation)되는 등 폴리실리콘층의 외부로 확산하는 외확산(out diffusion) 현상이 발생한다.
이를 해결하기 위하여, 종래 게이트 산화막 표면을 플라즈마 질화(plasma nitridation) 공정을 통해 산화 질화막을 형성함으로써, 게이트 산화막 쪽으로 보론이 침투하는 것을 억제하였다.
하지만, 보론의 경우 폴리실리콘층보다 메탈층에서 더 안정하기 때문에, 폴리실리콘층으로부터 메탈전극 쪽으로 보론이 외확산 되는 것에 대해서는 적절한 대처 방법이 없다. 보론의 외확산이 발생하면 P+ 폴리실리콘 게이트 내의 도핑 농도가 낮아져 PDE(polysilicon depletion effect)를 심화시킬 뿐만 아니라, 보론이 게이트 산화막이나 반도체 기판으로 침투하면서 문턱 전압이 이동하는 등 계면(interface) 저항과 게이트 산화막 특성이 저하되어 소자 동작 속도가 급격히 감소(R/O delay)한다. 따라서 소자 신뢰성을 확보하기 어렵다.
본 발명은 상기한 종래 문제점을 개선하기 위하여 제공된 것으로, 메탈 실리사이드층 상부에 티타늄 나이트라이드(TiN)를 증착하고, 화학기상증착법으로 낮은 저항의 텅스텐층을 증착함으로써, 보론 도펀트의 외확산을 방지하여 소자 동작 속도 및 게이트 산화막의 신뢰성을 확보할 수 있는 반도체 소자의 듀얼 폴리 게이트 형성 방법을 제공하는 것을 목적으로 한다.
상기 문제점을 개선하기 위하여, 본 발명에서는
소자분리 산화막, NMOS 예정 영역 및 PMOS 예정 영역이 정의된 반도체 기판을 준비하는 단계;
상기 기판 상부에 게이트 산화막과 비도핑된 폴리실리콘층을 차례로 증착하는 단계;
상기 NMOS 예정 영역 상부에 위치한 비도핑된 폴리실리콘층에 N+ 도펀트를 주입하여 NMOS 영역을 형성하고, PMOS 예정 영역 상부에 위치한 비도핑된 폴리실리콘층에 P+ 도펀트를 주입하여 PMOS 영역을 형성하는 단계;
상기 결과 구조물 전면에 메탈 실리사이드층 및 티타늄 나이트라이드(TiN)층으로 이루어진 베리어 메탈층을 증착하는 단계;
상기 베리어 메탈층 전면에 화학기상증착(Chemical vapor deposition; 이하 “CVD”라 칭함)으로 텅스텐층을 증착하는 단계;
상기 소자분리 산화막이 노출되도록 상기 베리어 메탈층과 CVD 텅스텐층 및 폴리실리콘층을 패터닝하여 NMOS 및 PMOS 영역 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 듀얼 폴리 게이트 형성 방법을 제공한다.
이와 같이 본 발명의 방법에서는 종래 배리어 메탈층으로 사용하던 WN 대신 증착 밀도가 높은 TiN을 이용함으로써, TiN층 하부 경계면에서 Ti-보론 및 보론-질소 물질이 형성되어 메탈 실리사이드층에서 메탈 전극쪽으로 보론이 침투하는 현상을 더욱 효과적으로 방지할 수 있다.
또한, 본 발명의 방법에서는 메탈 전극인 텅스텐층 증착 시에 종래 사용하던 PVD 방식 대신 텅스텐 저항 특성을 향상시키기 위한 CVD 방법을 이용하여 증착함으로써, 메탈 전극의 저항을 낮춰 R/O 지연을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 듀얼 폴리 게이트 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a는 활성 영역을 한정하는 소자분리 산화막(101), NMOS 형성 영역(103) 및 PMOS 형성 영역(105)이 정의된 반도체 기판을 도시한다.
상기 반도체 기판 전면에 게이트 산화막(107)을 증착한 다음, 게이트 산화막 전면에 NH3 플라즈마를 도입하여 산화 질화막(SiOxNy)(109)을 형성하여, 후속 이온 주입 공정 시에 붕소 등의 원소가 산화막으로 침투하는 것을 방지한다.
도 2b는 상기 산화 질화막(109) 상부에 형성된 비도핑된 비정질 폴리실리콘층(111)을 도시한다.
이때, 상기 비도핑된 폴리실리콘층은 450∼700℃ 온도에서 증착한다.
도 2c는 상기 비도핑된 폴리실리콘층(111) 상부에 NMOS 형성 영역(103)을 노출시키는 제1 포토레지스트 패턴(113)을 도시한다.
이어서, 상기 제1 포토레지스트 패턴(113)을 이온주입 마스크로 이용하여 노출된 NMOS 형성 영역의 비도핑된 폴리실리콘층(103) 내에 플라즈마 상태의 Ph를 선택적으로 주입하는 N+ 도펀트 주입 공정(115)을 수행한다.
이때, 상기 N+ 도펀트 이온주입 공정은 15KeV에너지 조건하에서 Ph 31을 5.0e15 도우즈(dose)로 가하는 빔 라인(beam line) 주입 공정으로 수행된다.
도 2d는 상기 제1 포토레지스트 패턴(113)을 공지의 포토레지스트 스트 립(strip) 공정을 수행하여 완전히 제거한 다음, 비도핑된 폴리실리콘층(111) 상부에 PMOS 형성 영역(105)을 노출시키는 제2 포토레지스트 패턴(117)을 도시한다.
이어서, 상기 제2 포토레지스트 패턴(117)을 이온주입 마스크로 이용하여 상기 노출된 PMOS 형성 영역의 비도핑된 폴리실리콘층(111) 내에 플라즈마 상태의 B를 선택적으로 주입하는 P+ 도펀트 주입 공정(119)을 수행한다.
이때, 상기 P+ 도펀트 이온주입 공정은 8KeV에너지 조건 하에서 BF3를 6.0e16 도우즈로 가하는 플라즈마 주입 공정으로 수행된다.
도 2e를 참조하면, 상기 제2 포토레지스트 패턴(117)을 공지의 포토레지스트 스트립 공정을 수행하여 완전히 제거한 다음, 이온주입된 폴리실리콘층(111) 내의 도펀트 들이 활성화가 되도록 급속 열처리 공정을 수행한다.
상기 급속 열처리 공정은 800∼1100℃ 온도에서 10∼20 초간 수행한다.
이어서, 상기 선택적으로 도펀트가 주입된 폴리실리콘층(111) 전면에 배리어 메탈층으로 WSix층(121)/ TiN층(123)의 적층 구조를 증착한다.
상기 WSix층은 100∼300Å 두께로 증착된다.
상기 메탈 실리사이드층으로 WSix 대신 니켈 실리사이드, 티타늄 실리사이드 또는 탄탈륨 실리사이드를 사용할 수도 있으며, 메탈 실리사이드층을 폴리실리콘층 상부에 증착하는 경우, 게이트 전극의 면 저항을 낮춰 소자 동작 속도를 향상시킬 수 있다.
상기 TiN 층은 스퍼터(sputter) 방식 또는 CVD 방식을 이용하여 100∼400Å 두께로 증착된다.
본 발명에서는 종래 WSix/WN층으로 이루어진 배리어 메탈층 대신 WSix/TiN층으로 이루어진 베리어 매틸층을 도입함으로써 도펀트 외확산 현상을 방지하여, 게이트 계면 저항을 낮추는 소자 특성을 개선할 수 있다.
상기 TiN층(123) 상부에 낮은 몇 저항을 가지는 메탈 전극을 형성하기 위하여 스텝 커버리지가 우수한 CVD 방법으로 텅스텐층(125)을 형성한다.
상기 CVD 텅스텐층은 300∼400℃ 온도 조건하에서 B2H6에 의한 핵 형성 공정을 추가로 수행하는 CVD 공정에 의해 400∼600Å두께로 형성된다.
이어서, 상기 CVD 텅스텐층(125) 상부에 하드마스크 질화막(127)을 형성한다.
도 2e는 상기 소자분리 산화막(101)이 노출될 때까지 상기 하드마스크 질화막(127), 메탈 전극인 CVD 텅스텐층(125), 베리어 메탈층인 WSix층(121)/ TiN층(123)과 이온주입된 폴리실리콘층(111), 산화 질화막(109) 및 게이트 산화막(105)을 패터닝하여 듀얼 폴리 게이트 전극을 형성한다.
이와 같이, 본 발명의 방법의 경우, 종래 방법과 비교하여 메탈 베리어층을 WSix층/ TiN층으로 형성하고, 메탈 전극을 CVD 텅스텐으로 형성함으로써, 보론 도펀트의 외확산 현상을 방지할 수 있을 뿐만 아니라, 듀얼 폴리 게이트 전극의 면 저항을 감소시킬 수 있다.
즉, 도 3에 도시한 바와 같이 종래 메탈 베리어층을 WSix/WN층으로 형성한 다음, 메탈 전극인 텅스텐층을 PVD 방법으로 증착한 a) 구조의 경우는 게이트 면 저항이 4.6Ω/S.q(평탄)이었으나, 본 발명의 방법과 같이 메탈 베리어층을 WSix/TiN층으로 형성한 다음, 메탈 전극인 텅스텐층을 CVD 방법으로 증착한 b) 구조의 경우는 게이트 면 저항은 2.5Ω/S.q(평탄)로 감소한 것을 알 수 있다. 이에 따라, 소자 동작 속도 및 게이트 산화막의 신뢰성을 확보할 수 있는 반도체 소자의 듀얼 폴리 게이트를 제조할 수 있다.
상술한 본 발명은 듀얼 폴리 게이트 전극 형성 시에 폴리실리콘층 상부에 배리어 메탈층으로 WSix/TiN층을 증착하고, 그 상부에 메탈 전극인 CVD 텅스텐층을 증착하는 방법을 제공함으로써, 후속 열 공정 시에 폴리실리콘층 내부에 주입되어 있는 도펀트(보론)의 외확산 현상을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 소자분리 산화막, NMOS 예정 영역 및 PMOS 예정 영역이 정의된 반도체 기판을 준비하는 단계;상기 기판 상부에 게이트 산화막과 비도핑된 폴리실리콘층을 차례로 증착하는 단계;상기 NMOS 예정 영역 상부에 위치한 비도핑된 폴리실리콘층에 N+ 도펀트를 주입하여 NMOS 영역을 형성하고, PMOS 예정 영역 상부에 위치한 비도핑된 폴리실리콘층에 P+ 도펀트를 주입하여 PMOS 영역을 형성하는 단계;상기 결과 구조물 전면에 메탈 실리사이드층 및 티타늄 나이트라이드(TiN)층으로 이루어진 베리어 메탈층을 증착하는 단계;상기 베리어 메탈층 전면에 화학기상증착(Chemical vapor deposition; 이하 “CVD”라 칭함)으로 텅스텐층을 증착하는 단계;상기 소자분리 산화막이 노출되도록 상기 베리어 메탈층과 CVD 텅스텐층 및 폴리실리콘층을 패터닝하여 NMOS 및 PMOS 영역 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성 방법.
- 제1항에 있어서,상기 TiN 층은 스퍼터 방식 또는 CVD 방식으로 증착되는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성 방법.
- 제1항에 있어서,상기 TiN 층은 100∼400Å 두께인 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성 방법.
- 제1항에 있어서,상기 CVD 텅스텐층은 300∼400℃ 온도 조건하에서 B2H6에 의한 핵 형성 공정을 추가로 수행하는 CVD 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성 방법.
- 제1항에 있어서,상기 CVD 텅스텐층은 400∼600Å두께인 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성 방법.
- 제1항에 있어서,상기 P+ 도펀트 주입 공정 후, 베리어 메탈층 증착 전에 800∼1100℃ 온도에서 10∼20초간 급속 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070022549A KR20080082132A (ko) | 2007-03-07 | 2007-03-07 | 반도체 소자의 듀얼 폴리 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070022549A KR20080082132A (ko) | 2007-03-07 | 2007-03-07 | 반도체 소자의 듀얼 폴리 게이트 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080082132A true KR20080082132A (ko) | 2008-09-11 |
Family
ID=40021567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070022549A KR20080082132A (ko) | 2007-03-07 | 2007-03-07 | 반도체 소자의 듀얼 폴리 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080082132A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140054775A1 (en) * | 2012-08-27 | 2014-02-27 | Taekjung Kim | Semiconductor devices including metal-silicon-nitride patterns and methods of forming the same |
| US9287181B2 (en) | 2014-03-19 | 2016-03-15 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
-
2007
- 2007-03-07 KR KR1020070022549A patent/KR20080082132A/ko not_active Application Discontinuation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140054775A1 (en) * | 2012-08-27 | 2014-02-27 | Taekjung Kim | Semiconductor devices including metal-silicon-nitride patterns and methods of forming the same |
| KR20140030384A (ko) * | 2012-08-27 | 2014-03-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN103633093A (zh) * | 2012-08-27 | 2014-03-12 | 三星电子株式会社 | 包括金属-硅-氮化物图案的半导体器件及其形成方法 |
| US9099473B2 (en) | 2012-08-27 | 2015-08-04 | Samsung Electronics Co., Ltd. | Semiconductor devices including metal-silicon-nitride patterns |
| US20150333013A1 (en) * | 2012-08-27 | 2015-11-19 | Taekjung Kim | Semiconductor devices including metal-silicon-nitride patterns |
| US9583440B2 (en) | 2012-08-27 | 2017-02-28 | Samsung Electronics Co., Ltd. | Semiconductor devices including metal-silicon-nitride patterns |
| CN103633093B (zh) * | 2012-08-27 | 2018-07-03 | 三星电子株式会社 | 包括金属-硅-氮化物图案的半导体器件及其形成方法 |
| US9287181B2 (en) | 2014-03-19 | 2016-03-15 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| US9553094B2 (en) | 2014-03-19 | 2017-01-24 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6458641B2 (en) | Method for fabricating MOS transistors | |
| KR100843879B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101517384B1 (ko) | 반도체 게이트 구조 제조 방법 | |
| KR20090035339A (ko) | 반도체 소자의 듀얼 게이트 제조방법 | |
| KR20080082132A (ko) | 반도체 소자의 듀얼 폴리 게이트 형성 방법 | |
| KR100657823B1 (ko) | 리세스드 게이트를 구비한 반도체 소자 및 그의 제조 방법 | |
| KR100635201B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20020062126A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20000059937A (ko) | 폴리사이드 형성방법 | |
| KR100717769B1 (ko) | 보론의 외확산을 억제한 폴리실리콘게이트를 구비한반도체소자 및 그의 제조 방법 | |
| KR100772106B1 (ko) | 반도체 소자의 제조방법 | |
| US6197672B1 (en) | Method for forming polycide dual gate | |
| KR100691491B1 (ko) | 반도체 소자의 듀얼 게이트 및 그 형성방법 | |
| KR100327585B1 (ko) | 반도체장치의 콘택 전극 형성방법 | |
| KR101150462B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101039143B1 (ko) | ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법 | |
| KR100866704B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100863519B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20070088926A (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR20090110513A (ko) | 반도체 소자의 제조방법 | |
| KR20070106161A (ko) | 반도체 소자의 듀얼폴리게이트 제조방법 | |
| KR20030048202A (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR20080001414A (ko) | 반도체 소자의 듀얼폴리게이트 제조방법 | |
| KR20070058113A (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR20040058942A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |