KR20090035339A - 반도체 소자의 듀얼 게이트 제조방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 듀얼 게이트 제조방법은, 반도체 기판 위에 게이트 절연막 및 게이트 도전막을 형성하는 단계; 게이트 도전막 위에 확산방지막을 형성하는 단계; 확산방지막 위에 배리어 금속막을 형성하는 단계; 배리어 금속막 위에 제1 게이트 금속막을 증착하는 단계; 제1 게이트 금속막 상에 질소(N2) 플라즈마를 공급하여 제1 게이트 금속막 표면에 금속 질화 배리어막을 형성하는 단계; 금속 질화 배리어막 위에 제2 게이트 금속막을 형성하는 단계; 및 제2 게이트 금속막 위에 하드마스크막을 형성하는 단계를 포함한다.
듀얼 게이트, 질소 플라즈마, 물리기상증착법
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 게이트 스택을 단순화하여 게이트 패터닝을 용이하게 진행할 수 있는 반도체 소자의 듀얼 게이트 제조방법에 관한 것이다.
반도체 메모리 소자, 특히 디램(DRAM; Dynamic Random Access Memory) 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스트랜지스터(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스트랜지스터에 있어서, p형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는다. 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계가 인가되면서 반도체 소자의 누설전류(leakage current) 특성을 열화 시킬 수 있다. 따라서 최근에는 표면 채널구조(surface channel structure)의 p형의 모스트랜지스터를 구현하기 위해 듀얼 게이트(dual gate) 구조를 채용하고 있다.
이러한 듀얼 게이트의 제조 공정은 일반적으로 게이트 절연막 위에 게이트 도전막을 형성한 후, n형 모스트랜지스터가 형성될 영역에 n형 불순물(dopant)을 주입하고, p형 모스트랜지스터가 형성될 영역에 p형 불순물을 주입한다. 그리고 전체 반도체 기판 상에 열확산(thermal diffusion) 공정을 수행하여 게이트 도전막에 주입된 불순물의 확산이 충분히 이루어지도록 한다. 이에 따라 반도체 기판 상에 형성된 듀얼 게이트는, p형의 모스트랜지스터가 형성되는 영역에는 p형 불순물을 주입한 p형 게이트가 형성되고, n형의 모스트랜지스터가 형성되는 영역에는 n형 불순물을 주입한 n형 게이트가 형성된다.
한편, 듀얼 게이트는 게이트 도전막 위에 복수의 금속층이 적층되고, 금속막과 금속막 사이에 배리어 금속막이 삽입된 구조로 이루어진다. 이러한 복수의 금속층 및 배리어 금속막이 적층된 구조의 경우, 금속층을 형성하는 각각의 공정을 진행하는데 공정 단계가 복잡하여 공정이 불안정하게 진행될 수 있다. 또한, 게이트 스택을 패터닝하기 위해 진행하는 식각 공정에서 식각대상막이 많아 식각이 용이하게 이루어지지 않을 수 있다. 이에 따라 안정적으로 반도체 소자 제조 공정을 진행할 수 있는 게이트 스택 구조가 요구된다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 제조방법은, 반도체 기판 위에 게이트 절연막 및 게이트 도전막을 형성하는 단계; 상기 게이트 도전막 위에 확산방지막을 형성하는 단계; 상기 확산방지막 위에 배리어 금속막을 형성하는 단계; 상기 배리어 금속막 위에 제1 게이트 금속막을 증착하는 단계; 상기 제1 게 이트 금속막 상에 질소(N2) 플라즈마를 공급하여 상기 제1 게이트 금속막 표면에 금속 질화 배리어막을 형성하는 단계; 상기 금속 질화 배리어막 위에 제2 게이트 금속막을 형성하는 단계; 및 상기 제2 게이트 금속막 위에 하드마스크막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 확산방지막은 티타늄(Ti)막으로 형성하고, 상기 배리어 금속막은 텅스텐나이트라이드(WN)막으로 형성하는 것이 바람직하다.
상기 제1 게이트 금속막은 텅스텐실리사이드(WSix)막을 포함하여 형성하고, 상기 제2 게이트 금속막은 텅스텐(W)막을 포함하여 형성하는 것이 바람직하다.
상기 제1 게이트 금속막을 형성하는 단계는 물리기상증착법(PVD)을 이용하여 형성하는 것이 바람직하다.
상기 금속 질화 배리어막을 형성하는 단계 이후에, 반도체 기판 상에 열처리 공정을 진행하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 제조방법은, 제1 영역 및 제2 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 제1 영역의 게이트 절연막 위에 제1 도전형의 게이트 도전막을 형성하고, 상기 제2 영역의 게이트 절연막 위에 제2 도전형의 게이트 도전막을 형성하는 단계; 상기 제1 및 제2 도전형의 게이트 도전막 위에 확산방지막을 형성하는 단계; 상기 확산방지막 위에 배리어 금속막을 형성하는 단계; 상기 배리어 금속막 위에 물리기상증착법을 이용하여 제1 게이트 금속막을 형성하는 단계; 상기 제1 게이트 금속막 상에 질 소 플라즈마를 공급하여 상기 제1 게이트 금속막 표면에 금속 질화 배리어막을 형성하는 단계; 상기 금속 질화 배리어막 위에 제2 게이트 금속막을 형성하는 단계; 상기 제2 게이트 금속막 위에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막 내지 게이트 절연막을 패터닝하여 게이트 스택을 형성하는 단계 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 제조방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 10은 통상적인 듀얼 게이트를 개략적으로 나타내보인 도면이다.
도 1을 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체 기판(100) 위에 게이트 절연막(105)을 형성한다. 여기서 제1 영역(A)은 이후 p형 모스 트랜지스터가 배치될 영역이고, 제2 영역(B)은 n형 모스 트랜지스터가 배치될 영역이다. 게이트 절연막(105)은 반도체 기판(100) 상에 산화 소스(oxidant source)를 공급하여 기판의 실리콘(Si) 성분과 산화 소스와의 반응에 의해 실리콘 산화막(SiO2)으로 형성할 수 있다.
다음에 게이트 절연막(105) 위에 게이트 도전막(110)을 형성한다. 게이트 도전막(110)은 실리콘(Si)막으로 형성할 수 있다. 이 실리콘막은 불순물이 주입된 폴리실리콘막으로 형성할 수 있고, 또는 불순물이 주입되지 않은 비정질 실리콘막으로 형성할 수도 있다. 게이트 도전막(110) 상에 불순물이 주입되어 있는 경우, 포스포러스(P; phosphorus) 이온이 주입되거나, 또는 보론(B: Boron) 이온이 주입되어 있을 수 있다.
도 2를 참조하면, 게이트 도전막(110) 위에 제1 영역(A)을 노출하면서 제2 영역(B)은 차단시키는 마스크막 패턴(115)을 형성한다. 이 마스크막 패턴(115)은 포토레지스트막(photoresist)을 도포 및 패터닝하여 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 마스크막 패턴(115)을 이온주입배리어막으로 한 이온주입공정을 수행하여 제1 영역(A)의 게이트 도전막(110) 내에 p형의 불순물 이온, 예를 들어 보론(B) 이온 또는 불화붕소(BF2) 이온을 주입한다. 이와 같이 진행된 이온주입공정에 의해, 제1 영역(A)에는 p형 불순물 이온이 주입된 게이트 도전막(110a)이 형성되고, 제2 영역(B)에는 n형 불순물 이온이 주입된 게이트 도전막(110b)이 형성된다. 이러한 이온주입공정을 수행한 후에 마스크막 패턴(115)은 제거한다.
도 3을 참조하면, 게이트 도전막(110a, 110b) 내에 주입된 불순물 이온들을 활성화시키기 위해 반도체 기판(100) 상에 열처리를 수행한다. 이러한 열처리에 의해 제1 영역(A)에는 p형 게이트 도전막(120)이 형성되고, 제2 영역(B)에는 n형 게 이트 도전막(125)이 형성된다.
도 4를 참조하면, p형 게이트 도전막(120) 및 n형 게이트 도전막(125) 위에 확산방지막(130)을 증착한다. 이 확산방지막(130)은 티타늄(Ti)막으로 형성할 수 있다. p형 및 n형 게이트 도전막(120, 125) 위에 증착된 확산방지막(130)은 전극의 저항을 감소시키고, 후속 진행될 열처리 공정에서 p형 및 n형 게이트 도전막(120, 125) 내에 주입된 불순물이 상부 금속막 방향으로 확산하는 것을 방지하는 역할을 한다.
다음에 확산방지막(130) 위에 배리어 금속막(135)을 형성한다. 이 배리어 금속막(135)은 텅스텐나이트라이드(WN)막으로 형성할 수 있다. 여기서 배리어 금속막(135)은 후속 열처리 공정에서 하부의 확산방지막(130)과 이후 형성할 제1 게이트 금속막의 반응 작용에 의해 p형 및 n형 게이트 도전막(120, 125)의 실리콘(Si) 성분이 상부 방향으로 과다하게 확산하는 것을 억제하는 역할을 한다. 또한, 배리어 금속막(135)은 이후 진행될 열처리 공정에서 확산방지막(130)과 배리어 금속막(135)의 계면에 티타늄나이트라이드(TiN)막을 형성한다.
도 5를 참조하면, 배리어 금속막(135) 위에 제1 게이트 금속막(140)을 형성한다. 제1 게이트 금속막(140)은 물리기상증착법(PVD; Physical Vapor Deposition)을 이용하여 텅스텐실리사이드(WSix)막으로 형성하는 것이 바람직하다. 여기서 제1 게이트 금속막(140)을 종래의 경우 화학기상증착법(CVD; Chemical Vapor Deposition)을 이용하여 형성하는 것과 달리 물리기상증착법(PVD)을 이용하여 형성 한다. 이렇게 형성된 제1 게이트 금속막(140)은 이후 형성될 제2 게이트 금속막의 면저항(Rs; sheet resistance)을 감소시키는 역할을 한다.
도 6을 참조하면, 제1 게이트 금속막(140)이 형성된 반도체 기판(100) 상에 질소(N2) 플라즈마를 이용한 트리트먼트(treatment)를 진행한다.
구체적으로, 제1 게이트 금속막(140)까지 형성된 반도체 기판(100)을 반응 챔버(chamber) 내에 로딩시킨다. 다음에 반도체 기판(100)이 배치된 반응 챔버 내에 질소(N2) 가스를 포함하는 플라즈마 소스 가스를 공급한다. 이와 함께 적절한 바이어스를 인가하여 반응 챔버 내에 질소 플라즈마를 형성한다. 그러면 반응 챔버 내에 형성된 질소 플라즈마와 제1 게이트 금속막(140)이 반응하면서 제1 게이트 금속막(140)의 표면에 금속 질화 배리어막(145)이 형성된다. 이렇게 형성된 금속 질화 배리어막(145)은 이후 형성될 제2 게이트 금속막과 제1 게이트 금속막(140) 사이에 위치하여 두 막이 인접하여 발생할 수 있는 계면 반응을 억제한다. 또한, 질소 플라즈마에 의해 제1 게이트 금속막(140)의 표면상에 형성된 비정질(amorphous)한 금속 질화 배리어막(145)에 의해 금속막의 면저항(Rs)을 감소시킬 수 있다. 이때, 금속 질화 배리어막(145)은 이후 제2 게이트 금속막을 형성하는 과정에서 금속막의 그레인 사이즈(grain size)를 증가시키기 위한 시드막(seed film)이다.
도 7 및 도 8을 참조하면, 금속 질화 배리어막(145) 위에 제2 게이트 금속막(150) 및 하드마스크막(155)을 형성한다. 여기서 제2 게이트 금속막(150)은 텅스텐(W)막으로 형성하고, 하드마스크막(155)은 실리콘 나이트라이드(SiN)막으로 형성할 수 있다. 다음에 후속 열처리를 진행한다. 그러면 도 8에 도시한 바와 같이, 확 산방지막(Ti, 130)은 게이트 도전막(Si, 120, 125) 및 배리어 금속막(WN, 135)과의 계면 반응으로 티타늄실리사이드/티타늄나이트라이드(TiSix/TiN, 180)막이 형성된다. 그리고 제1 게이트 금속막(WSix, 140)은 금속 질화 배리어막(145)과의 계면 반응으로 제2 확산방지막(WSiN, 160)이 형성된다.
한편, 종래 듀얼 게이트 구조는 게이트 도전막 위에 복수의 금속층이 적층되고, 금속막과 금속막 사이에 배리어 금속막이 삽입된 구조로 이루어진다. 구체적으로, 도 10을 참조하면, 종래 듀얼 게이트(345)는 게이트 절연막(300), 게이트 도전막(305), 티타늄(Ti)막(305), 제1 텅스텐나이트라이드(WN)막(310), 티타늄나이트라이드(TiN)막(315), 텅스텐실리사이드(WSix)막(320), 제2 텅스텐나이트라이드(WN)막(325), 텅스텐(W)막(330) 및 하드마스크막(335)이 적층된 구조로 이루어진다. 그러나 이러한 복수의 금속층 및 배리어 금속막이 적층된 구조의 경우, 금속층을 형성하는 각각의 공정을 진행하는데 공정 단계가 복잡하여 공정이 불안정하게 진행될 수 있다. 또한, 식각대상막이 많아 식각 공정에 부담으로 작용할 수 있다.
이에 대하여 본 발명에 따른 듀얼 게이트는 제1 게이트 금속막(140)을 물리기상증착법(PVD)을 이용하여 형성함으로써, 화학기상증착법(CVD)을 이용하여 텅스텐실리사이드(WSix)막을 형성하기 위한 글루층(glue layer)인 티타늄나이트라이드(TiN)막을 생략하여 공정 단계를 감소시킬 수 있다. 또한, 제2 게이트 금속막(150)의 그레인 사이즈를 증가시키기 위해 질소 플라즈마를 이용하여 제1 게이트 금속막(140)의 표면을 질화처리함으로써 시드층을 생략하여 공정 단계를 감소할 수 있다.
도 9를 참조하면, 하드마스크막(155) 내지 게이트 절연막(105)을 패터닝하여 게이트 스택을 형성한다.
구체적으로, 하드마스크막(155) 위에 포토레지스트막을 도포 및 패터닝하여 게이트 스택 영역을 정의하는 포토레지스트막 패턴(미도시함)을 형성한다. 여기서 포토레지스터막은 스핀 코팅(spin coating)방법을 이용하여 형성할 수 있다. 다음에 포토레지스트막 패턴을 마스크로 하드마스크막(155)을 식각하여 하드마스크막 패턴(185)을 형성한다. 계속해서 포토레지스트막 패턴은 애슁(ashig) 공정을 이용하여 제거한다. 다음에 하드마스크막 패턴(185)을 마스크로 하부 막들을 식각하여 게이트 절연막 패턴(220), 게이트 도전막 패턴(215a, 215b), 제1 확산방지막 패턴(210), 배리어 금속막 패턴(205), 제1 게이트 금속막 패턴(200), 제2 확산방지막 패턴(195), 제2 게이트 금속막 패턴(190) 및 하드마스크막 패턴(185)이 적층된 구조로 이루어진 듀얼 게이트 스택(225, 230)을 형성한다.
본 발명에 의한 반도체 소자의 듀얼 게이트 제조방법은 게이트 스택 구조를 단순화시켜 공정 단계를 감소시킴으로써 식각 공정의 부담을 감소시켜 안정적으로 공정을 진행할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 10은 통상적인 듀얼 게이트를 개략적으로 나타내보인 도면이다.
Claims (8)
- 반도체 기판 위에 게이트 절연막 및 게이트 도전막을 형성하는 단계;상기 게이트 도전막 위에 확산방지막을 형성하는 단계;상기 확산방지막 위에 배리어 금속막을 형성하는 단계;상기 배리어 금속막 위에 제1 게이트 금속막을 증착하는 단계;상기 제1 게이트 금속막 상에 질소(N2) 플라즈마를 공급하여 상기 제1 게이트 금속막 표면에 금속 질화 배리어막을 형성하는 단계;상기 금속 질화 배리어막 위에 제2 게이트 금속막을 형성하는 단계; 및상기 제2 게이트 금속막 위에 하드마스크막을 형성하는 단계를 포함하는 반도체 소자의 듀얼 게이트 제조방법.
- 제1항에 있어서,상기 확산방지막은 티타늄(Ti)막을 포함하여 형성하는 반도체 소자의 듀얼 게이트 제조방법.
- 제1항에 있어서,상기 제1 게이트 금속막은 텅스텐실리사이드(WSix)막을 포함하여 형성하는 반도체 소자의 듀얼 게이트 제조방법.
- 제1항에 있어서,상기 제2 게이트 금속막은 텅스텐(W)막을 포함하여 형성하는 반도체 소자의 듀얼 게이트 제조방법.
- 제1항에 있어서,상기 배리어 금속막은 텅스텐나이트라이드(WN)막으로 형성하는 반도체 소자의 듀얼 게이트 제조방법.
- 제1항에 있어서,상기 제1 게이트 금속막을 형성하는 단계는 물리기상증착법(PVD)을 이용하여 형성하는 반도체 소자의 듀얼 게이트 제조방법.
- 제1항에 있어서,상기 금속 질화 배리어막을 형성하는 단계 이후에, 반도체 기판 상에 열처리 공정을 진행하는 단계를 더 포함하는 반도체 소자의 듀얼 게이트 제조방법.
- 제1 영역 및 제2 영역이 정의된 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 제1 영역의 게이트 절연막 위에 제1 도전형의 게이트 도전막을 형성하 고, 상기 제2 영역의 게이트 절연막 위에 제2 도전형의 게이트 도전막을 형성하는 단계;상기 제1 및 제2 도전형의 게이트 도전막 위에 확산방지막을 형성하는 단계;상기 확산방지막 위에 배리어 금속막을 형성하는 단계;상기 배리어 금속막 위에 물리기상증착법을 이용하여 제1 게이트 금속막을 형성하는 단계;상기 제1 게이트 금속막 상에 질소 플라즈마를 공급하여 상기 제1 게이트 금속막 표면에 금속 질화 배리어막을 형성하는 단계;상기 금속 질화 배리어막 위에 제2 게이트 금속막을 형성하는 단계;상기 제2 게이트 금속막 위에 하드마스크막을 형성하는 단계; 및상기 하드마스크막 내지 게이트 절연막을 패터닝하여 게이트 스택을 형성하는 단계 포함하는 반도체 소자의 듀얼 게이트 제조방법.
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