KR20100018836A - 반도체 소자의 전극 및 그 형성 방법 - Google Patents

반도체 소자의 전극 및 그 형성 방법 Download PDF

Info

Publication number
KR20100018836A
KR20100018836A KR1020080077531A KR20080077531A KR20100018836A KR 20100018836 A KR20100018836 A KR 20100018836A KR 1020080077531 A KR1020080077531 A KR 1020080077531A KR 20080077531 A KR20080077531 A KR 20080077531A KR 20100018836 A KR20100018836 A KR 20100018836A
Authority
KR
South Korea
Prior art keywords
polysilicon
pattern
film
forming
nitride film
Prior art date
Application number
KR1020080077531A
Other languages
English (en)
Other versions
KR101414067B1 (ko
Inventor
류정도
최시영
신유균
박태서
김동찬
유종렬
정성훈
강종훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080077531A priority Critical patent/KR101414067B1/ko
Priority to US12/536,865 priority patent/US8252681B2/en
Publication of KR20100018836A publication Critical patent/KR20100018836A/ko
Priority to US13/551,251 priority patent/US8501611B2/en
Application granted granted Critical
Publication of KR101414067B1 publication Critical patent/KR101414067B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 전극 및 그 형성 방법에서, 반도체 소자의 전극을 형성하기 위하여 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막의 적어도 일부분을 식각함으로써 예비 폴리실리콘 패턴을 형성한다. 상기 예비 폴리실리콘 패턴 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴 표면 상에 질화막을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 예비 폴리실리콘 패턴을 식각함으로써 폴리실리콘막 패턴을 형성한다. 상기 방법에 의해 전극을 형성하는 경우, 상기 전극에 포함된 폴리실리콘막 패턴의 불순물 확산이 억제된다.

Description

반도체 소자의 전극 및 그 형성 방법{An electrode of semiconductor device and method of forming the same}
본 발명은 반도체 소자의 전극 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 트랜지스터의 게이트 전극 및 그 형성 방법에 관한 것이다.
일반적으로, 반도체 소자에는 MOS 트랜지스터가 포함된다. 상기 MOS 트랜지스터의 게이트 전극은 저저항을 가지면서도 각 트랜지스터에 적합한 일함수를 갖는 도전 물질을 사용하여 형성되어야 한다.
그러므로, 상기 게이트 전극은 도핑되는 불순물에 따라 일 함수를 조절할 수 있는 폴리실리콘 물질을 주로 사용하여 형성된다. 또한, 상기 폴리실리콘 물질 상에 금속 물질을 포함하는 도전막 패턴을 형성함으로써 게이트 전극의 저항을 감소시키고 있다.
본 발명의 일 목적은 불순물 손실(loss)이 감소되는 반도체 소자의 전극을 제공하는데 있다.
본 발명의 다른 목적은 불순물 손실이 감소되는 반도체 소자의 전극 형성 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 불순물 손실 및 금속에 의한 오염이 감소되는 반도체 소자의 전극 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 전극의 형성 방법은, 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막의 적어도 일부분을 식각함으로써 예비 폴리실리콘 패턴을 형성한다. 상기 예비 폴리실리콘 패턴 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴 표면 상에 질화막을 형성한다. 다음에, 상기 하드 마스크 패턴에 의해 노출된 상기 예비 폴리실리콘 패턴을 식각함으로써 폴리실리콘막 패턴을 형성한다.
본 발명의 일 실시예로, 상기 기판은 제1 및 제2 영역으로 구분되고, 상기 제1 영역에 형성되는 폴리실리콘막은 N형의 불순물이 도핑되고, 상기 제2 영역에 형성되는 폴리실리콘막은 P형의 불순물이 도핑될 수 있다.
상기 N형 불순물이 도핑된 폴리실리콘막 및 상기 P형 불순물이 도핑된 폴리실리콘막을 각각 식각함으로써 적어도 하나의 N형 예비 폴리실리콘 패턴 및 P형 예비 폴리실리콘 패턴을 형성할 수 있다.
본 발명의 일 실시예로, 상기 질화막은 질소 플라즈마 공정을 통해 형성될 수 있다. 상기 질소 플라즈마 공정은 0.5 내지 10kW의 플라즈마 파워를 인가하고, 질소 가스를 유입하여 수행될 수 있다. 상기 질소 플라즈마 공정은 플라즈마 생성용 가스는 아르곤, 핼륨 및 질소로 이루어지는 군에서 선택된 적어도 하나를 사용할 수 있다. 상기 질화막은 5 내지 30Å의 두께로 형성될 수 있다.
본 발명의 일 실시예로, 상기 질화막은 상기 폴리실리콘막을 식각하는 공정과 인시튜로 형성되거나 또는 아웃 시튜로 형성될 수 있다.
본 발명의 일 실시예로, 상기 폴리실리콘막 상에, 금속 질화막, 금속막 및 금속 실리사이드막으로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 도전막을 형성할 수 있다. 또한, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각함으로써 도전막 패턴을 형성할 수 있다.
상기 예비 폴리실리콘 패턴 측벽에 질화막을 형성할 때, 상기 도전막 패턴 측벽과 질소를 반응시켜 상기 도전막 패턴 측벽에 금속 질화막을 형성할 수 있다.
본 발명의 일 실시예로, 상기 기판 상에 게이트 절연막을 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 전극의 형성 방법은, 기판의 영역별로 N형 및 P형 불순물이 각각 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 금속을 포함하는 도전막 및 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각함으로써 도전막 패턴을 형성한다. 상기 폴리실리콘막을 적어도 일부 두께만큼 식각하여 N형 불순물이 도핑된 제1 예비 폴리실리콘 패턴 및 P형 불순물이 도핑된 제2 예비 폴리실리콘막을 형성한다. 상기 제1 및 제2 예비 폴리실리콘 패턴과 상기 도전막 패턴의 표면을 질소와 반응시켜 상기 제1 및 제2 예비 폴리실리콘 패턴 및 도전막 패턴의 표면 상에 질화막을 형성한다. 다음에, 상기 하드 마스크 패턴에 의해 노출된 상기 제1 및 제2 예비 폴리실리콘 패턴을 식각함으로써 제1 및 제2 폴리실리콘막 패턴을 형성한다.
본 발명의 일 실시예로, 상기 질화막은 질소 플라즈마 공정을 통해 형성된다. 상기 질화막은 5 내지 30Å의 두께로 형성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 전극은, 기판 상에는 불순물이 도핑된 폴리실리콘 패턴이 구비된다. 상기 폴리실리콘막 패턴 상에는 하드 마스크 패턴이 적층된다. 또한, 상기 폴리실리콘 패턴의 적어도 일부 측벽 표면에는 상기 폴리실리콘 패턴과 질소의 반응에 의해 생성된 질화막이 구비된다.
본 발명의 일 실시예로, 상기 질화막은 상기 폴리실리콘 패턴 표면을 플라즈마 질화시켜 형성된 것이다. 상기 질화막은 5 내지 30Å의 두께를 가질 수 있다.
본 발명의 일 실시예로, 상기 폴리실리콘 패턴은 다수개가 구비되고, 상기 폴리실리콘 패턴의 일부는 N형 불순물이 도핑되고, 상기 폴리실리콘 패턴의 나머지 일부는 P형 불순물이 도핑되어 있다.
본 발명의 일 실시예로, 상기 폴리실리콘막 패턴 상에, 금속 질화막, 금속막 및 금속 실리사이드막으로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 도전막 패턴이 더 구비된다. 상기 도전막 패턴의 측벽에는 상기 도전막 패턴과 질소의 반응에 의해 생성된 질화막이 구비된다.
설명한 것과 같이, 본 발명에 따른 전극은 폴리실리콘 패턴 표면에 질화막이 형성되어 있다. 그러므로, 상기 폴리실리콘 패턴을 형성한 이 후에 공정들을 진행할 때 상기 질화막에 의해 상기 폴리실리콘 패턴 내에 도핑된 불순물의 확산을 감소시킬 수 있다. 이로써, 상기 전극의 저항이 낮아질 뿐 아니라, 상기 불순물 확산에 따른 오염 및 소자의 특성 변화를 방지할 수 있다.
또한, 상기 전극 내에 금속 물질을 포함하는 경우, 상기 금속 물질 표면에도 질화막이 구비된다. 때문에, 상기 질화막에 의해 상기 금속 물질에 포함된 금속 원자들이 확산되는 것을 방지함으로써, 상기 금속 원자의 확산에 의해 발생되는 금속 오염을 감소시킬 수 있다.
이와같이, 본 발명에 의하면, 저저항을 가지면서 불순물 및 금속에 의한 오염이 감소되는 전극을 형성할 수 있다. 그러므로, 본 발명에 의해 고성능을 가지면서 고집적화된 반도체 소자를 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 전극을 나타내는 단면도이다.
실시예 1에 따른 전극은 MOS 트랜지스터의 게이트 전극이다.
도 1을 참조하면, 기판(100) 상에 게이트 절연막(102)이 구비된다. 상기 기판(100)은 단결정 실리콘으로 이루어질 수 있다. 상기 게이트 절연막(102)은 열 산화 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 게이트 절연막(102) 상에는 불순물이 도핑된 폴리실리콘 패턴(110)이 구비된다. 상기 불순물은 P형 불순물 또는 N형 불순물일 수 있다. 상기 P형 불순물의 예로는 붕소를 들 수 있다. 또한, 상기 N형 불순물의 예로는 인, 비소 등을 들 수 있다.
구체적으로, 본 실시예에 따른 전극이 PMOS 트랜지스터의 게이트로 사용되는 경우, 상기 폴리실리콘 패턴(110)은 P형 불순물로 도핑된다. 반면에, 본 실시예의 전극이 NMOS 트랜지스터의 게이트로 사용되는 경우, 상기 폴리실리콘 패턴(110)은 N형 불순물로 도핑된다.
상기 폴리실리콘 패턴(110) 상에는 하드 마스크 패턴(106)이 구비된다. 상기 하드 마스크 패턴(106)은 실리콘 질화물로 이루어질 수 있다.
상기 폴리실리콘 패턴(110)의 상부는 상기 하드 마스크 패턴(106)보다 좁은 선폭을 갖는다.
상기 폴리실리콘 패턴(110)의 적어도 일부 측벽 표면에는 질화막(108)이 구비된다. 도시된 것과 같이, 상기 폴리실리콘 패턴(110)의 상부 측벽에만 질화막(108)이 구비될 수 있다.
상기 질화막(108)은 상기 폴리실리콘 패턴(110)과 질소의 반응에 의해 생성된 실리콘 질화물이다. 상기 질화막(108)은 상기 폴리실리콘 패턴 (110)내에 포함되어 있는 불순물이 측벽을 통해 확산되는 것을 방지하기 위한 확산 방지막으로써 제공된다.
상기 질화막(108)은 질소 플라즈마 공정을 통해 상기 폴리실리콘 패턴(110) 측벽으로 질소를 주입시킴으로써 형성된 것이다. 때문에, 상기 질화막(108)은 통상적인 화학 기상 증착법 및 원자층 적층법에 의해 형성되는 실리콘 질화막에 비해 매우 치밀한 구조를 갖는다. 또한, 상기 질화막(108)과 상기 폴리실리콘 패턴(110) 간의 계면이 불분명하기 때문에 계면에서 발생되는 특성들이 나타나지 않는다.
상기 질화막(108)에 의해 불순물 확산을 억제시키기 위해서는 5 내지 30Å의 두께를 갖는 것이 바람직하다. 이는, 상기 질화막(108)이 매우 치밀한 구조를 가지므로 상기와 같이 얇은 두께를 갖더라도 불순물 확산이 억제될 수 있기 때문이다. 또한, 상기 질화막(108)은 질소와의 반응에 의해 형성된 것이므로, 상기 폴리실리 콘 패턴(110) 측벽에 질화막이 형성되더라도 상기 폴리실리콘 패턴(110)들 사이의 간격이 좁아지지 않는다.
본 실시예와는 달리, 통상적인 화학 기상 증착법 및 원자층 적층법에 의해 형성되는 실리콘 질화막의 경우에는, 상기 실리콘 질화막이 30Å 이상의 두께를 가져야만 불순물의 확산을 방지할 수 있다. 그러나, 상기 질화막의 두께가 30Å 이상인 경우, 상기 질화막에 의해 폴리실리콘 패턴(110)들 사이의 간격이 60Å 이상 좁아지게 된다. 때문에, 상기 폴리실리콘 패턴들 사이에 위치하는 스페이서 형성 영역 및 콘택 형성 영역이 감소되는 문제가 있다.
본 실시예에 따른 전극 구조는 특히, P형 불순물이 도핑된 폴리실리콘으로 이루어지는 게이트 구조로 사용하기에 적합하다.
상기 P형 불순물의 경우 고온에서 빠르게 확산되어 게이트 절연막으로 침투된다. 특히, 상기 폴리실리콘 패턴 형성 후에 수행되는 폴리실리콘 리옥시데이션 공정에서 P형 불순물이 폴리실리콘 패턴 측방으로 확산되는 문제가 발생된다. 상기와 같이 게이트 절연막에 P형 불순물이 확산되는 경우, 트랜지스터의 문턱 전압이 변하게 되어 상기 트랜지스터의 동작 불량이 야기된다.
그러나, 본 실시예에 따른 전극 구조를 사용하는 경우, 상기 폴리실리콘 패턴 측벽에 형성된 질화막에 의해 상기 P형 불순물의 확산이 방지된다. 그러므로, 상기 폴리실리콘 패턴의 불순물 손실에 따라 발생되는 트랜지스터의 동작 불량이 감소된다.
도 2 내지 도 6은 본 발명의 실시예 1에 따른 반도체 소자의 전극을 나타내는 단면도들이다.
도 2를 참조하면, 기판(100) 상에 게이트 절연막(102)을 형성한다. 상기 기판(100)은 단결정 실리콘으로 이루어진다. 상기 게이트 절연막(102)은 상기 기판(100)을 열산화시켜 형성된 실리콘 산화물로 이루어진다.
상기 게이트 절연막(102) 상에 불순물이 도핑된 폴리실리콘막(104)을 형성한다. 상기 폴리실리콘막(104)은 저압 화학기상증착 공정을 통해 형성될 수 있다.
상기 불순물이 도핑된 폴리실리콘막(104)을 형성하기 위한 방법의 일 예로, 상기 폴리실리콘막을 증착하는 공정에서 인시튜로 상기 불순물을 도핑할 수 있다.
이와는 다른 예로, 증착 공정을 통해 언도핑된 폴리실리콘막을 형성한 이 후에 원하는 부위에 선택적으로 불순물을 이온주입시킴으로써, 상기 불순물이 도핑된 폴리실리콘막(104)을 형성할 수 있다.
상기 불순물은 N형 불순물 또는 P형 불순물일 수 있다. 일 예로, NMOS 트랜지스터의 게이트 전극을 형성하기 위해서는 상기 폴리실리콘막에 N형 불순물을 도핑한다. 이와는 달리, PMOS 트랜지스터의 게이트 전극을 형성하기 위해서는 상기 폴리실리콘막에 P형 불순물을 도핑한다.
도 3을 참조하면, 상기 폴리실리콘막(104) 상에 하드 마스크 패턴(106)을 형성한다. 상기 하드 마스크 패턴(106)은 상기 폴리실리콘막(104)을 패터닝하여 게이트 전극으로 형성하기 위한 식각 마스크로써 사용된다. 상기 하드 마스크 패턴(106)은 실리콘 질화물로 형성된다.
도 4를 참조하면, 상기 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 폴리실리콘막(104)의 일부분을 식각함으로써 예비 폴리실리콘 패턴(104a)을 형성한다.
상기 예비 폴리실리콘 패턴(104a)을 형성하기 위한 식각 공정에서, 상기 폴리실리콘막(104)의 식각 두께가 증가되면 상기 하드 마스크 패턴(106)의 측벽으로부터 연장되는 상기 예비 폴리실리콘 패턴(104a)의 측벽의 면적이 증가하게 된다. 또한, 상기 폴리실리콘 패턴(104)의 측벽에 증착되는 질화막(108)의 면적이 증가하게 된다. 그러므로, 상기 예비 폴리실리콘 패턴(104a)을 형성하는 공정에서 상기 폴리실리콘막(104)의 식각 두께를 증가시키는 것이 바람직하다.
상기 하드 마스크 패턴(106)에 의해 노출되는 폴리실리콘막(104)을 완전히 식각하게 되면, 상기 예비 폴리실리콘 패턴(104a) 사이에 게이트 절연막(102)이 노출된다. 후속 공정에서, 상기 게이트 절연막(102)에도 질소들이 주입되어 MOS 트랜지스터의 특성이 변화되거나 신뢰성이 저하될 수 있다. 때문에, 본 실시예에서는 상기 예비 폴리실리콘 패턴(104a)을 형성하는 공정에서 상기 폴리실리콘막(104)의 일부를 식각하여 상기 게이트 절연막(102)이 노출되지 않도록 한다. 이와같이, 상기 예비 폴리실리콘 패턴(104a) 사이에 게이트 절연막이 노출되지 않으면, 후속의 질화 공정에서 게이트 절연막(102)에 질소가 유입되지 않는다.
도 5를 참조하면, 상기 예비 폴리실리콘 패턴(104)의 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴(104) 표면 상에 실리콘 질화막(108)을 형성한다. 상기 실리콘 질화막(108)은 플라즈마 질화 처리 공정을 통해 형성될 수 있다.
구체적으로, 상기 플라즈마 질화 처리 공정은 0.5 내지 10kW의 플라즈마 파워를 인가하고, 질소 가스를 유입하여 수행될 수 있다. 상기 플라즈마 질화 처리 공정에서, 플라즈마 생성용 가스는 아르곤, 핼륨, 질소 등을 사용할 수 있다. 상기 플라즈마 생성용 가스는 단독으로 사용하거나 2 이상을 사용할 수도 있다. 상기 플라즈마 질화 처리 공정은 기판을 로딩하는 척 부분에 바이어스를 인가하거나 또는 인가하지 않을 수 있다.
상기 실리콘 질화막(108)은 5 내지 30Å의 두께가 되도록 형성한다. 상기 플라즈마 처리를 통해서는 30Å 이상의 두께를 갖는 실리콘 질화막(108)을 형성하는 것이 용이하지 않다. 더구나, 상기 플라즈마 처리를 통해 형성된 실리콘 질화막(108)은 5 내지 30Å의 얇은 두께에서 불순물의 확산을 충분히 방지할 수 있으므로, 상기 실리콘 질화막(108)을 30Å 이상으로 두껍게 형성할 필요가 없다.
상기 실리콘 질화막(108)은 상기 폴리실리콘막(104)을 식각하기 위한 공정 챔버에서 인시튜로 형성될 수 있다. 이와는 달리, 상기 실리콘 질화막(108)을 형성하는 공정은 상기 폴리실리콘막(104)의 식각 공정과 아웃 시튜로 진행될 수 있다.
상기 실리콘 질화막(108)을 형성하면, 상기 예비 폴리실리콘 패턴(104a)의 표면이 질화되면서 상기 예비 폴리실리콘 패턴(104a)의 선폭이 다소 감소하게 된다. 그러므로, 상기 하드 마스크 패턴(106) 바로 아래에 위치하는 예비 폴리실리콘 패턴(104a)의 선폭은 상기 하드 마스크 패턴(106)의 선폭보다 좁다.
도 6을 참조하면, 상기 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 예비 폴리실리콘 패턴(104a)을 식각함으로써 폴리실리콘 패턴(110)을 형성한다. 상기 폴리실리콘 패턴(110)의 상부 선폭은 상기 하드 마스크 패턴(106)의 선폭보다 좁다.
이 후, 도시되지는 않았지만, 상기 폴리실리콘 패턴(110)을 형성한 후, 상기 폴리실리콘 패턴(110)의 측벽을 재산화시키는 공정을 수행한다. 상기 재산화 공정은 상기 폴리실리콘 패턴(110)을 형성하기 위한 식각 공정 시에 상기 폴리실리콘 패턴(110)의 측벽이 손상된 것을 큐어링하기 위한 공정이다.
일반적으로, 고온으로 진행되는 상기 재산화 공정에서 상기 폴리실리콘 패턴(110)에 포함된 불순물들이 외부로 확산되어 상기 불순물들이 손실된다. 그러나, 본 실시예의 방법에 의하면, 상기 재산화 공정을 수행할 때, 상기 폴리실리콘 패턴(110)에 포함된 불순물들은 상기 실리콘 질화막에 의해 확산이 저지된다. 그러므로, 상기 폴리실리콘 패턴(110)의 불순물들이 손실되지 않는다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 반도체 소자의 전극을 나타내는 단면도이다.
도 7에 도시된 것과 같이, 상기 실시예 2에 따른 반도체 소자의 전극은 불순물 확산을 억제하기 위한 실리콘 질화막(122)이 폴리실리콘 패턴(120)의 측벽 전체에 구비되는 것을 제외하고는 실시예 1의 전극과 동일하다. 도 7에서, 실시예 1과 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하였다.
본 실시예에 따른 전극은 폴리실리콘 패턴의 측벽 전체에 실리콘 질화막이 구비됨으로써 불순물 확산을 억제하는 효과가 더욱 뛰어나다.
도 8 및 도 9는 본 발명의 실시예 2에 따른 반도체 소자의 전극 형성 방법을 나타내는 단면도들이다.
먼저, 도 2 및 도 3을 참조로 설명한 공정들을 수행함으로써, 기판(100) 상에 게이트 절연막(102), 불순물이 도핑된 폴리실리콘막 및 하드 마스크 패턴을 형성한다.
다음에, 도 8을 참조하면, 상기 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 폴리실리콘막을 식각함으로써 폴리실리콘 패턴(120)을 형성한다. 상기 폴리실리콘 패턴(120) 사이에는 게이트 절연막(102)이 노출된다.
도 9를 참조하면, 상기 폴리실리콘 패턴(120)의 측벽을 질소와 반응시켜 상기 폴리실리콘 패턴(120) 측벽 상에 실리콘 질화막(122)을 형성한다. 상기 실리콘 질화막(122)은 플라즈마 질화 처리 공정을 통해 형성될 수 있다. 상기 플라즈마 질화 처리 공정은 실시예 1의 도 5를 참조로 설명한 것과 동일하다.
이 후, 도시되지는 않았지만, 상기 폴리실리콘 패턴(120)의 측벽을 재산화시키는 공정을 수행할 수 있다.
본 실시예에 의하면, 상기 질소 플라즈마 처리 이 후에 추가적인 폴리실리콘막의 식각 공정이 수행되지 않으므로 공정이 간단하다. 또한, 상기 폴리실리콘 패턴의 측벽 전체에 실리콘 질화막이 형성되기 때문에, 폴리실리콘 패턴 내의 불순물 확산을 방지하는 효과가 더 뛰어나다.
한편, 본 실시예의 전극 형성 방법은 게이트 절연막 내에 질소가 주입되더라 도 반도체 소자의 특성에 영향이 거의 없는 경우에 유용하게 적용될 수 있다.
실시예 3
도 10은 본 발명의 실시예 3에 따른 반도체 소자의 전극을 나타내는 단면도이다.
상기 실시예 3에 따른 전극은 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극이다.
도 10을 참조하면, NMOS 트랜지스터 형성 영역 및 PMOS 트랜지스터 형성 영역이 구분된 기판(200)이 마련된다. 상기 기판(200) 표면 상에는 게이트 절연막(202)이 구비된다.
상기 NMOS 트랜지스터 형성 영역에 구비되는 게이트 절연막(202) 상에는 N형 불순물이 도핑된 제1 폴리실리콘 패턴(220a)이 구비된다. 상기 N형 불순물의 예로는 인, 비소 등을 들 수 있다.
또한, 상기 PMOS 트랜지스터 형성 영역에 구비되는 게이트 절연막(202) 상에는 P형 불순물이 도핑된 제2 폴리실리콘 패턴(220b)이 구비된다. 상기 P형 불순물의 예로는 붕소를 들 수 있다. 상기 P형 불순물이 도핑된 제2 폴리실리콘 패턴(220b)은 상기 제1 폴리실리콘 패턴(220a)에 비해 일함수가 높다. 그러므로, 상기 PMOS 트랜지스터에서 상기 P형 불순물이 도핑된 제2 폴리실리콘 패턴(220b)을 사용함으로써, 상기 PMOS 트랜지스터의 문턱 전압을 상승시킬 수 있고 셀 트랜지스터의 오프 전류(off current)를 효과적으로 제어할 수 있다.
상기 제1 및 제2 폴리실리콘 패턴(220a, 220b) 상에 금속을 포함하는 도전막 패턴(211)이 각각 적층되어 있다. 상기 도전막 패턴(211)이 구비됨으로써 트랜지스터에 포함되는 게이트 전극의 저항이 낮아지게 된다. 상기 도전막 패턴(211)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 이들은 단독으로 사용되거나 2 이상을 적층하여 사용될 수 있다.
일 실시예로, 상기 도전막 패턴(211)은 베리어 금속막 패턴 및 금속막 패턴이 적층된 구조를 가질 수 있다. 상기 베리어 금속막 패턴으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄달륨, 탄탈륨 질화물, 텅스텐 질화물 등을 들 수 있다. 이들은 단독으로 사용되거나 2 이상을 적층하여 사용될 수 있다. 상기 금속막 패턴은 텅스텐을 사용할 수 있다.
다른 실시예로, 상기 도전막 패턴(211)은 베리어 금속막 패턴, 금속 실리사이드 패턴 및 금속막 패턴이 적층된 구조를 가질 수 있다. 상기 베리어 금속막 패턴으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄달륨, 탄탈륨 질화물, 텅스텐 질화물 등을 들 수 있다. 이들은 단독으로 사용되거나 2 이상을 적층하여 사용될 수 있다. 상기 금속 실리사이드 패턴은 텅스텐 실리사이드를 사용할 수 있다. 상기 금속막 패턴은 텅스텐을 사용할 수 있다.
본 실시예에서, 상기 도전막 패턴(211)은 티타늄 질화막 패턴(211a), 텅스텐 질화막 패턴(211b) 및 텅스텐 패턴(211c)이 적층된다.
상기 도전막 패턴(211) 상에는 하드 마스크 패턴(212)이 구비된다. 상기 하드 마스크 패턴(212)은 실리콘 질화물로 이루어질 수 있다. 상기 하드 마스크 패 턴(212)의 선폭은 상기 도전막 패턴(211)의 선폭 및 상기 제1 및 제2 폴리실리콘 패턴(220a, 220b)의 선폭보다 좁다.
상기 도전막 패턴(211)의 측벽 표면에는 금속 질화막(218)이 구비된다. 상기 금속 질화막(218)은 상기 도전막 패턴(211)과 질소의 반응에 의해 생성된 것이다. 상기 금속 질화막(218)은 도전막 패턴(211)에서 금속 원자가 확산되어 금속 오염물이 발생되는 것을 방지하는 역할을 한다.
상기 제1 및 제2 폴리실리콘 패턴(220a, 220b)의 적어도 일부 측벽 표면에는 실리콘 질화막(216)이 구비된다. 도시된 것과 같이, 상기 제1 및 제2 폴리실리콘 패턴(220b)의 상부 측벽에만 실리콘 질화막(216)이 구비될 수 있다. 상기 실리콘 질화막(216)은 상기 제1 및 제2 폴리실리콘 패턴(220a, 220b)과 질소의 반응에 의해 생성된 것이다. 상기 실리콘 질화막(216)은 상기 제1 및 제2 폴리실리콘 패턴(220a, 220b) 내에 포함되어 있는 불순물이 측벽을 통해 확산되는 것을 방지하기 위한 확산 방지막으로써 제공된다.
상기 실리콘 질화막(216) 및 상기 금속 질화막(218)은 질소 플라즈마 공정을 통해 형성된 것이다.
상기 실리콘 질화막(216)에 의해 불순물 확산을 억제시키기 위해서, 상기 실리콘 질화막(216)은 5 내지 30Å의 두께를 갖도록 형성되는 것이 바람직하다. 상기 실리콘 질화막(216)은 질소와 제1 및 제2 폴리실리콘 패턴(220a, 220b)들과의 반응에 의해 생성되는 것이므로, 상기 제1 폴리실리콘 패턴(220a)들 사이의 간격 및 제2 폴리실리콘 패턴(220b)들 사이의 간격이 감소하지 않는다.
상기 금속 질화막(218)은 5 내지 30Å의 얇은 두께를 갖는다. 상기 금속 질화막(218)이 5 내지 30Å의 얇은 두께를 갖더라도 도전막 패턴(211) 내의 금속의 확산으로 인한 오염 발생을 방지할 수 있다. 상기 금속 질화막(218)이 얇은 두께를 가짐으로써 질화에 의해 상기 도전막 패턴(211)의 소모가 매우 작다. 때문에, 상기 도전막 패턴의 선폭을 충분하게 유지시킬 수 있다.
도시되지는 않았지만, 상기 제1 폴리실리콘 패턴 양 측의 기판에는 N형 불순물이 도핑된 제1 소오스/드레인이 구비되고, 상기 제2 폴리실리콘 패턴 양 측의 기판에는 P형 불순물이 도핑된 제2 소오스/드레인이 구비될 수 있다.
본 실시예에 따른 전극 구조를 사용하는 경우, 상기 제1 및 제2 폴리실리콘 패턴 측벽에 형성된 실리콘 질화막에 의해 상기 제1 및 제2 폴리실리콘 패턴 내의 불순물의 확산이 방지된다. 또한, 상기 도전막 패턴 측벽에 형성된 금속 질화막에 의해 상기 도전막 패턴 내의 금속 확산에 의한 오염이 방지된다.
도 11 내지 도 15는 본 발명의 실시예 3에 따른 반도체 소자의 전극의 형성 방법을 나타내는 단면도이다.
도 11을 참조하면, NMOS 트랜지스터 형성 영역 및 PMOS 트랜지스터 형성 영역이 구분된 기판(200)이 구비된다. 상기 기판(200) 상에 게이트 절연막(202)을 형성한다.
상기 NMOS 트랜지스터 형성 영역에 구비되는 게이트 절연막(202) 상에 N형 불순물이 도핑된 제1 폴리실리콘막(204a)을 형성한다. 또한, 상기 PMOS 트랜지스터 형성 영역에 구비되는 게이트 절연막(202) 상에 P형 불순물이 도핑된 제2 폴리실리콘막(204b)을 형성한다.
상기 제1 및 제2 폴리실리콘막(204a, 204b)을 형성하는 방법의 일 예로, 먼저 상기 게이트 절연막(202) 상에 비도핑된 폴리실리콘막을 증착한다. 이 후, 상기 NMOS 트랜지스터 형성 영역에 N형 불순물을 이온 주입하여 제1 폴리실리콘막(204a)을 형성한다. 또한, 상기 PMOS 트랜지스터 형성 영역에 P형 불순물을 이온 주입하여 제2 폴리실리콘막(204b)을 형성한다.
다른 예로, 먼저 상기 게이트 절연막(202) 상에 N형 불순물을 인시튜로 도핑하면서 폴리실리콘막을 형성한다. 이 후, 상기 PMOS 트랜지스터 형성 영역에 선택적으로 P형 불순물을 이온 주입한다. 이로써, 상기 NMOS 트랜지스터 형성 영역의 게이트 절연막 상에 N형 불순물이 도핑된 제1 폴리실리콘막(204a)이 형성된다. 또한, 상기 PMOS 트랜지스터 형성 영역에 P형 불순물이 도핑된 제2 폴리실리콘막(204b)이 형성된다.
또 다른 예로, 먼저 상기 게이트 절연막 상에 P형 불순물을 인시튜로 도핑하면서 폴리실리콘막을 형성한다. 이 후, 상기 NMOS 트랜지스터 형성 영역에 선택적으로 N형 불순물을 이온 주입한다. 이로써, 상기 NMOS 트랜지스터 형성 영역의 게이트 절연막 상에 N형 불순물이 도핑된 제1 폴리실리콘막(204a)이 형성된다. 또한, 상기 PMOS 트랜지스터 형성 영역에 P형 불순물이 도핑된 제2 폴리실리콘막(204b)이 형성된다.
도 12를 참조하면, 상기 제1 및 제2 폴리실리콘막(204a, 204b) 상에 금속을 포함하는 도전막(210)을 형성한다.
상기 도전막(210)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 이들은 단독으로 사용되거나 2 이상을 적층하여 사용될 수 있다. 본 실시예에서, 상기 도전막(210)은 티타늄 질화막, 텅스텐 질화막 및 텅스텐막을 순차적으로 적층시켜 형성한다.
상기 도전막(210) 상에 하드 마스크 패턴(212)들을 형성한다. 상기 하드 마스크 패턴(212)들은 실리콘 질화물로 형성된다. 상기 하드 마스크 패턴(212)들 중 일부는 제1 폴리실리콘막(204a)과 대향하고, 상기 하드 마스크 패턴(212)들 중 나머지는 상기 제2 폴리실리콘막(204b)과 대향하도록 형성된다.
도 13을 참조하면, 상기 하드 마스크 패턴(212)을 식각 마스크로 사용하여 상기 도전막(210)을 식각함으로써 도전막 패턴(211)을 형성한다.
계속하여, 상기 제1 및 제2 폴리실리콘막(204a, 204b)의 일부분을 식각함으로써 제1 및 제2 예비 폴리실리콘 패턴(214a, 214b)을 형성한다.
도 14를 참조하면, 상기 도전막 패턴(211), 제1 및 제2 예비 폴리실리콘 패턴(214a)의 표면을 질소와 반응시켜, 상기 도전막 패턴(211)의 측벽에는 금속 질화막(218)을 형성하고, 상기 제1 및 제2 예비 폴리실리콘 패턴(214a, 214b)의 표면 상에는 실리콘 질화막(216)을 형성한다.
상기 금속 질화막(218)은 후속 공정에서 상기 도전막 패턴(211) 내에 포함된 금속들이 외부로 확산되어 주변 패턴 또는 절연막들을 오염시키는 것을 방지한다.
상기 실리콘 질화막(216) 및 금속 질화막(218)은 플라즈마 질화 처리 공정을 통해 형성될 수 있다. 상기 플라즈마 질화 처리 공정은 실시예 1에서 설명한 것과 동일한 방법으로 수행될 수 있다.
상기 실리콘 질화막(216)을 형성하기 위한 플라즈마 질화 처리 공정은 상기 제1 및 제2 폴리실리콘막(204a, 204b)을 식각하는 공정과 인시튜로 진행될 수 있다. 이와는 달리, 상기 실리콘 질화막(216)을 형성하기 위한 플라즈마 질화 처리 공정은 상기 제1 및 제2 폴리실리콘막(204a, 204b) 식각 공정과 아웃 시튜로 진행될 수 있다.
상기 실리콘 질화막(216)은 5 내지 30Å의 두께가 되도록 형성한다. 또한, 상기 금속 질화막(218)은 5 내지 30Å의 두께가 되도록 형성한다.
도 15를 참조하면, 상기 하드 마스크 패턴(212)을 식각 마스크로 사용하여 상기 제1 및 제2 예비 폴리실리콘 패턴(214a, 214b)을 식각함으로써 제1 및 제2 폴리실리콘 패턴(220a, 220b)을 형성한다.
도시되지는 않았지만, 상기 제1 및 제2 폴리실리콘 패턴(220a, 220b)을 형성한 후, 상기 제1 및 제2 폴리실리콘 패턴(220a, 220b)의 측벽을 재산화시킨다.
일반적으로, 고온으로 진행되는 상기 재산화 공정에서 상기 제1 및 제2 폴리실리콘 패턴(220a, 220b)에 포함된 불순물들이 외부로 확산될 뿐 아니라, 상기 도전막 패턴(211)에 포함된 금속 원자들도 외부로 확산된다. 그러나, 본 실시예의 방법에 의하면, 상기 재산화 공정을 수행할 때, 상기 제1 및 제2 폴리실리콘 패턴(220a, 220b)에 포함된 불순물들 및 상기 도전막 패턴(211)에 포함된 금속 원자들은 상기 실리콘 질화막에 의해 확산이 저지된다. 그러므로, 상기 제1 및 제2 폴 리실리콘 패턴(220a, 220b)의 불순물들이 손실되지 않으며, 상기 금속 원자의 확산에 따른 금속 오염 발생이 방지된다.
다음에, 상기 제1 폴리실리콘 패턴 양측의 기판에는 N형 불순물을 주입시켜 제1 소오스 및 제1 드레인을 형성한다. 이로써, 상기 기판에 NMOS 트랜지스터가 형성된다.
또한, 상기 제2 폴리실리콘 패턴 양측의 기판에는 P형 불순물을 주입시켜 제2 소오스 및 제2 드레인을 형성한다. 이로써, 상기 기판에 PMOS 트랜지스터가 형성된다.
실시예 4
도 16은 본 발명의 실시예 4에 따른 반도체 소자의 전극을 나타내는 단면도이다.
도 16에 도시된 것과 같이, 상기 실시예 4에 따른 반도체 소자의 전극은 불순물 확산을 억제하기 위한 실리콘 질화막(232)이 제1 및 제2 폴리실리콘 패턴(230a, 230b)의 측벽 전체에 구비되는 것을 제외하고는 실시예 3의 전극과 동일하다. 도 7에서, 실시예 3과 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하였다.
본 실시예에 따른 전극은 폴리실리콘 패턴의 측벽 전체에 실리콘 질화막이 구비됨으로써 불순물 확산을 억제하는 효과가 더욱 뛰어나다.
도 17 및 도 18은 본 발명의 실시예 4에 따른 반도체 소자의 전극 형성 방법 을 나타내는 단면도들이다.
먼저, 도 11 및 도 12를 참조로 설명한 공정들을 수행함으로써, 기판 상에 게이트 절연막, 제1 폴리실리콘막, 제2 폴리실리콘막, 도전막 및 하드 마스크 패턴을 형성한다.
다음에, 도 17을 참조하면, 상기 하드 마스크 패턴(212)을 식각 마스크로 사용하여 상기 도전막을 식각함으로써 도전막 패턴(211)을 형성한다.
계속하여, 상기 제1 및 제2 폴리실리콘막을 식각함으로써 제1 및 제2 폴리실리콘 패턴(230a, 230b)을 형성한다. 상기 제1 및 제2 폴리실리콘 패턴(230a, 230b)들 사이에는 게이트 절연막(202)이 노출된다.
도 18을 참조하면, 상기 도전막 패턴(211), 제1 및 제2 폴리실리콘 패턴(230a, 230b)의 측벽을 질소와 반응시켜 상기 도전막 패턴(211)의 측벽에 금속 질화막(234)을 형성하고, 상기 제1 및 제2 폴리실리콘 패턴(230a, 230b) 측벽 상에 실리콘 질화막(232)을 형성한다. 상기 금속 질화막(234) 및 실리콘 질화막(232)은 플라즈마 질화 처리 공정을 통해 형성될 수 있다. 상기 플라즈마 질화 처리 공정은 실시예 1의 도 5를 참조로 설명한 것과 동일하다.
도시되지는 않았지만, 상기 제1 및 제2 폴리실리콘 패턴(230a, 230b)을 형성한 후, 상기 제1 및 제2 폴리실리콘 패턴(230a, 230b)의 측벽을 재산화시키는 공정을 수행할 수 있다.
다음에, 상기 제1 폴리실리콘 패턴(230a) 양측의 기판에는 N형 불순물을 주입시켜 제1 소오스 및 제1 드레인을 형성할 수 있다. 이로써, 상기 기판에 NMOS 트 랜지스터가 형성된다.
또한, 상기 제2 폴리실리콘 패턴(230b) 양측의 기판에는 P형 불순물을 주입시켜 제2 소오스 및 제2 드레인을 형성할 수 있다. 이로써, 상기 기판에 PMOS 트랜지스터가 형성된다.
도 19는 본 발명의 일 실시예에 따른 디램 소자의 셀의 회로도이다.
도 19를 참조하면, 본 실시예의 셀은 NMOS 트랜지스터 및 커패시터를 포함한다. 상기 NMOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 트랜지스터이다. 도시되지는 않았지만, 디램 소자의 페리 회로 내에 포함되는 PMOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 트랜지스터일 수 있다.
도 20은 본 발명의 일 실시예에 따른 에스램 소자의 셀의 회로도이다.
도 20을 참조하면, 본 실시예의 셀은 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. 상기 NMOS 트랜지스터 및 PMOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 트랜지스터이다.
도 21은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함한다.
상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 디램 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 디램 소자에 데이터를 콘트롤할 수 있다.
도 22는 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함한다. 상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 23은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
도 24는 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함한다. 도 24에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 반도체 소자의 전극 및 그 형성 방법은 MOS트랜지스터의 게이트 전극 및 이를 형성하는데 이용할 수 있다.
본 발명의 반도체 소자의 전극 형성 방법은 각종 메모리 소자에 포함되는 트랜지스터를 형성할 때 사용될 수 있다. 또한, 로직 소자에 포함되는 트랜지스터를 형성할 때에도 사용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 전극을 나타내는 단면도이다.
도 2 내지 도 6은 본 발명의 실시예 1에 따른 반도체 소자의 전극을 나타내는 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 반도체 소자의 전극을 나타내는 단면도이다.
도 8 및 도 9는 본 발명의 실시예 2에 따른 반도체 소자의 전극 형성 방법을 나타내는 단면도들이다.
도 10은 본 발명의 실시예 3에 따른 반도체 소자의 전극을 나타내는 단면도이다.
도 11 내지 도 15는 본 발명의 실시예 3에 따른 반도체 소자의 전극의 형성 방법을 나타내는 단면도이다.
도 16은 본 발명의 실시예 4에 따른 반도체 소자의 전극을 나타내는 단면도이다.
도 17 및 도 18은 본 발명의 실시예 4에 따른 반도체 소자의 전극 형성 방법을 나타내는 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 디램 소자의 셀의 회로도이다.
도 20은 본 발명의 일 실시예에 따른 에스램 소자의 셀의 회로도이다.
도 21은 본 발명의 다른 실시예를 도시한 것이다.
도 22는 본 발명의 또 다른 실시예를 도시한 것이다.
도 23은 본 발명의 또 다른 실시예를 도시한 것이다.
도 24는 본 발명의 또 다른 실시예를 도시한 것이다.

Claims (20)

  1. 기판 상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막의 적어도 일부분을 식각함으로써 예비 폴리실리콘 패턴을 형성하는 단계;
    상기 예비 폴리실리콘 패턴 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴 표면 상에 질화막을 형성하는 단계; 및
    상기 하드 마스크 패턴에 의해 노출된 부분의 예비 폴리실리콘 패턴을 식각함으로써 폴리실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  2. 제1항에 있어서, 상기 기판은 제1 및 제2 영역으로 구분되고, 상기 제1 영역에 형성되는 폴리실리콘막은 N형의 불순물이 도핑되고, 상기 제2 영역에 형성되는 폴리실리콘막은 P형의 불순물이 도핑되는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  3. 제2항에 있어서, 상기 예비 폴리실리콘 패턴을 형성하는 단계에서, 상기 N형 불순물이 도핑된 폴리실리콘막 및 상기 P형 불순물이 도핑된 폴리실리콘막을 각각 식각함으로써 적어도 하나의 N형 예비 폴리실리콘 패턴 및 P형 예비 폴리실리콘 패 턴을 형성하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  4. 제1항에 있어서, 상기 질화막을 형성하는 단계는 질소 플라즈마 공정을 통해 수행되는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  5. 제4항에 있어서, 상기 질소 플라즈마 공정은 0.5 내지 10kW의 플라즈마 파워를 인가하고, 질소 가스를 유입하여 수행되는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  6. 제4항에 있어서, 상기 질소 플라즈마 공정은 플라즈마 생성용 가스는 아르곤, 핼륨 및 질소로 이루어지는 군에서 선택된 적어도 하나를 사용하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  7. 제1항에 있어서, 상기 질화막은 5 내지 30Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  8. 제1항에 있어서, 상기 질화막을 형성하는 단계는 상기 폴리실리콘막을 식각하는 공정과 인시튜로 진행되거나 또는 아웃 시튜로 진행되는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  9. 제1항에 있어서,
    상기 폴리실리콘막 상에, 금속 질화막, 금속막 및 금속 실리사이드막으로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 도전막을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 도전막을 식각하여 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  10. 제9항에 있어서, 상기 질화막을 형성하는 단계에서 상기 도전막 패턴 측벽과 질소를 반응시켜 상기 도전막 패턴 측벽에 금속 질화막을 형성하는것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  11. 제1항에 있어서, 상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  12. 기판의 영역별로 N형 및 P형 불순물이 각각 도핑된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 금속을 포함하는 도전막 및 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 식각함으로 써 도전막 패턴을 형성하는 단계;
    상기 폴리실리콘막을 적어도 일부 두께만큼 식각하여 N형 불순물이 도핑된 제1 예비 폴리실리콘 패턴 및 P형 불순물이 도핑된 제2 예비 폴리실리콘막을 형성하는 단계;
    상기 제1 및 제2 예비 폴리실리콘 패턴과 상기 도전막 패턴의 표면을 질소와 반응시켜 상기 제1 및 제2 예비 폴리실리콘 패턴 및 도전막 패턴의 표면 상에 질화막을 형성하는 단계; 및
    상기 하드 마스크 패턴에 의해 노출된 상기 제1 및 제2 예비 폴리실리콘 패턴을 식각함으로써 제1 및 제2 폴리실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  13. 제12항에 있어서, 상기 질화막을 형성하는 단계는 질소 플라즈마 공정을 통해 수행되는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  14. 제12항에 있어서, 상기 질화막은 5 내지 30Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 전극 형성 방법.
  15. 기판 상에 구비되는 불순물이 도핑된 폴리실리콘 패턴;
    상기 폴리실리콘막 패턴 상에 적층된 하드 마스크 패턴; 및
    상기 폴리실리콘 패턴의 적어도 일부 측벽 표면에 구비되고, 상기 폴리실리 콘 패턴과 질소의 반응에 의해 생성된 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 전극.
  16. 제15항에 있어서, 상기 질화막은 상기 폴리실리콘 패턴 표면을 플라즈마 질화시켜 형성된 것을 특징으로 하는 반도체 소자의 전극.
  17. 제15항에 있어서, 상기 질화막은 5 내지 30Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 전극.
  18. 제15항에 있어서, 상기 폴리실리콘 패턴은 다수개가 구비되고, 상기 폴리실리콘 패턴의 일부는 N형 불순물이 도핑되고, 상기 폴리실리콘 패턴의 나머지 일부는 P형 불순물이 도핑된 것을 특징으로 하는 반도체 소자의 전극.
  19. 제15항에 있어서, 상기 폴리실리콘막 패턴 상에, 금속 질화막, 금속막 및 금속 실리사이드막으로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 도전막 패턴이 더 구비되는 것을 특징으로 하는 반도체 소자의 전극.
  20. 제19항에 있어서, 상기 도전막 패턴의 측벽에는 상기 도전막 패턴과 질소의 반응에 의해 생성된 질화막이 구비되는 것을 특징으로 하는 반도체 소자의 전극.
KR1020080077531A 2008-08-07 2008-08-07 반도체 소자의 전극 및 그 형성 방법 KR101414067B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080077531A KR101414067B1 (ko) 2008-08-07 2008-08-07 반도체 소자의 전극 및 그 형성 방법
US12/536,865 US8252681B2 (en) 2008-08-07 2009-08-06 Methods of forming integrated circuit devices having electrically conductive layers therein with partially nitridated sidewalls
US13/551,251 US8501611B2 (en) 2008-08-07 2012-07-17 Methods of forming integrated circuit devices having electrically conductive layers therein with partially nitridated sidewalls

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080077531A KR101414067B1 (ko) 2008-08-07 2008-08-07 반도체 소자의 전극 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20100018836A true KR20100018836A (ko) 2010-02-18
KR101414067B1 KR101414067B1 (ko) 2014-07-02

Family

ID=41653335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080077531A KR101414067B1 (ko) 2008-08-07 2008-08-07 반도체 소자의 전극 및 그 형성 방법

Country Status (2)

Country Link
US (2) US8252681B2 (ko)
KR (1) KR101414067B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145373B1 (ko) 2010-07-06 2012-05-15 에스케이하이닉스 주식회사 저항성 메모리 장치 및 그 제조방법
US8486770B1 (en) * 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
KR20140140194A (ko) * 2013-05-28 2014-12-09 삼성전자주식회사 반도체 소자의 제조 방법
CN104503162A (zh) * 2014-12-24 2015-04-08 深圳市华星光电技术有限公司 具有触控功能的显示面板及其制造方法和复合电极
US20160354865A1 (en) * 2015-06-08 2016-12-08 Ultratech, Inc. Microchamber laser processing systems and methods using localized process-gas atmosphere
CN105551941B (zh) * 2016-01-12 2019-01-15 北京大学 一种提高金属锗化物热稳定性的方法
US11942365B2 (en) 2017-06-02 2024-03-26 Eugenus, Inc. Multi-region diffusion barrier containing titanium, silicon and nitrogen
US11401607B2 (en) * 2017-06-02 2022-08-02 Eugenus, Inc. TiSiN coating method
CN111625122B (zh) * 2020-05-08 2024-01-12 武汉华星光电半导体显示技术有限公司 触控显示装置
EP3965143B1 (en) * 2020-07-10 2023-10-18 Changxin Memory Technologies, Inc. Preparation method for semiconductor structure and semiconductor structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6146996A (en) * 1998-09-01 2000-11-14 Philips Electronics North America Corp. Semiconductor device with conductive via and method of making same
KR20020045260A (ko) 2000-12-08 2002-06-19 박종섭 반도체 소자의 게이트 전극 형성 방법
KR20040001887A (ko) 2002-06-29 2004-01-07 주식회사 하이닉스반도체 게이트전극의 노치 현상을 방지할 수 있는 반도체소자제조방법
KR20060002481A (ko) * 2004-07-02 2006-01-09 삼성전자주식회사 리세스 채널 ｃｍｏｓ 소자 제조방법
TWI247432B (en) * 2004-12-03 2006-01-11 Chunghwa Picture Tubes Ltd Manufacturing method of thin film transistor and poly-silicon layer
KR100844931B1 (ko) * 2005-11-18 2008-07-09 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8071441B2 (en) * 2008-02-14 2011-12-06 Micron Technology, Inc Methods of forming DRAM arrays

Also Published As

Publication number Publication date
US20120282769A1 (en) 2012-11-08
US20100035425A1 (en) 2010-02-11
KR101414067B1 (ko) 2014-07-02
US8501611B2 (en) 2013-08-06
US8252681B2 (en) 2012-08-28

Similar Documents

Publication Publication Date Title
KR101414067B1 (ko) 반도체 소자의 전극 및 그 형성 방법
KR100413740B1 (ko) 반도체 장치 및 그 제조 방법
JPH11224947A (ja) 半導体装置およびその製造方法
US6794257B2 (en) Method of manufacturing a semiconductor integrated circuit device
US6943416B2 (en) Method and structure for reducing resistance of a semiconductor device feature
KR100940264B1 (ko) 반도체 소자의 듀얼 게이트 제조방법
JP5282387B2 (ja) 半導体装置の製造方法
KR100758112B1 (ko) 반도체 장치 및 그 제조 방법
KR100576464B1 (ko) 반도체소자의 도전배선 형성방법
KR100580587B1 (ko) 반도체 장치의 제조 방법
US6432785B1 (en) Method for fabricating ultra short channel PMOSFET with buried source/drain junctions and self-aligned silicide
KR100823712B1 (ko) 반도체 장치의 제조 방법
US20100093142A1 (en) Method of fabricating device
KR20030089082A (ko) 반도체소자의 제조 방법
US7332420B2 (en) Method for manufacturing semiconductor device
KR100806136B1 (ko) 금속 게이트전극을 구비한 반도체소자의 제조 방법
KR100609035B1 (ko) 반도체 장치의 모스트랜지스터 게이트 제조방법
JP2009049207A (ja) 半導体装置の製造方法
KR20050053249A (ko) 반도체 장치의 트랜지스터 형성 방법
KR20050008050A (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
KR100400288B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR20080030743A (ko) 반도체 장치의 제조 방법
JP2009071319A (ja) 半導体集積回路装置
KR100933683B1 (ko) 텅스텐 및 실리콘의 공존 상태의 반도체 장치 제조공정에서 선택적 실리콘 산화막 형성 방법
JP2008091683A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 6