KR100844931B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 텅스텐실리사이드의 이상 산화를 억제하고, 폴리실리콘막 내부 도펀트의 아웃-디퓨전(Out-Diffusion)을 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 형성된 적어도 실리사이드를 포함하는 게이트 패턴; 및 상기 게이트 패턴의 상부와 측벽에 형성된 질소함유층을 제공하며 이에 따라 본 발명은, 리세스 채널 어레이 트랜지스터(RACT)를 형성함에 따라, 채널의 길이를 증가시킬 수 있고, 리세스 채널 어레이 트랜지스터의 밸리 단차에 의해 게이트 전도막 증착시 심(Seam)이 발생하여도, 게이트 패턴을 부분 식각한 후, 게이트 패턴의 측벽에 질소함유층을 형성하므로써, 후속 라이트 옥시데이션 공정을 진행 중에 텅스텐 실리사이드의 이상 산화를 억제할 수 있으며, 게이트 전도막인 폴리실리콘막 내의 도펀트가 폴리실리콘막과 텅스텐실리사이드 측면으로 아웃-디퓨젼되는 것을 방지할 수 있는 효과를 얻을 수 있고, 게이트 패턴을 부분 식각한 후, 게이트 패턴의 양측벽에 질소함유층을 형성함으로써, 후속 공정에서 버즈빅(Bird's beak)의 형성도 용이하게 할 수 있다.
부분 식각(Partial Etch), 질화(Nitridation)

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도와 TEM 사진,
도 2는 종래 기술의 문제점을 나타낸 TEM 사진,
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 5a 내지 도 5d는 본 발명의 제3실시예에 따른 반도체 소자 제조 방법을 도시한 단면도,
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 절연막
33 : 제1게이트 전도막 34 : 제2게이트 전도막
35 : 게이트 하드마스크 36 : 질소함유층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 후속 열공정에 의한 텅스텐실리사이드의 이상 산화를 억제하고, 폴리실리콘 내부의 도펀트의 아웃-디퓨전(Out-Diffusion)을 방지하기 위한 반도체 소자의 게이트 패턴 형성 방법에 관한 것이다.
종래의 RCAT(Recessed Channel Array Transistor) 공정에서는 게이트 폴리실리콘막 증착 후, 텅스텐 실리사이드를 증착하는데 이 때, 리세스된 하부 레이어의 영향으로 폴리실리콘막의 밸리(valley) 단차가 발생하게 된다. 이로 인해, 텅스텐 실리사이드 증착 시 심(Seam)이 발생(도 1b참조)하게 된다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도와 TEM 사진이다.
도 1b에 도시된 바와 같이, 반도체 기판(11)에 리세스(R)를 형성하고, 리세스(R)를 포함하는 전면에 게이트 산화막(12)을 성장시키고, 게이트 산화막(12) 상에 게이트 전도막으로 폴리실리콘막(13)과 텅스텐 실리사이드(14)를 증착한 후, 패턴을 형성한 단면도이다.
게이트 패턴을 형성한 후, 패턴을 형성하는 과정에서 발생한 게이트 산화막 및 반도체 기판의 식각 손실을 보상하기 위해 라이트 옥시데이션 공정을 진행 시, 텅스텐 실리사이드(14)의 비정상 산화가 발생한다.
① 방향 즉, 심과 거리가 먼 측벽의 경우, 정상 산화가 일어난다. 이는 라이트 옥시데이션 타겟 동안 실리콘의 공급이 충분하기 때문이다. 그러나, ② 방향 즉, 심과 거리가 가까운 측벽의 경우 비정상 산화가 일어난다. 이는 라이트 옥시데이션 동안 실리콘 공급이 부족하여, 텅스텐-리치(W-Rich) 상태가 되고, 이에 따라, 텅스텐 이상 산화가 발생하기 때문이다.
도 1a를 참조하면, 게이트 전도막 증착 후, 리세스된 하부 레이어에 의해 발생한 텅스텐실리사이드막의 심(A)이 발생한 것을 알 수 있다.
도 2는 종래 기술의 텅스텐 실리사이드의 이상 산화를 나타낸 TEM 사진으로, 텅스텐 실리사이드의 이상 산화가 발생한 상태에서, 후속 랜딩 플래그 콘택 공정을 진행하게 되면, 이상 산화된 부분(B)이 노출되고, 노출된 부분을 따라 텅스텐 실리사이드와 랜딩 플러그 콘택 간의 쇼트가 발생하여 소자의 동작에 문제를 일으킨다.
또한, 라이트 옥시데이션을 진행할 때, 폴리실리콘막과 텅스텐 실리사이드의 계면을 따라 폴리실리콘막 내부의 도펀트들이 게이트 패턴 외부로 아웃-디퓨전 되는 현상이 발생하는 문제가 있다.
상술한 바와 같이, 라이트 옥시데이션 후 텅스텐 실리사이드의 이상 산화 현상(일부 과도 성장)이 발생하고, 이후 LPC(Landing Plug Contact) 식각 시 게이트 패턴이 오픈됨으로써, SAC 페일(Self Align Fail) 및 폴리실리콘막의 도펀트가 아웃-디퓨전 되는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 텅스텐실리사이드의 이상 산화를 억제하고, 폴리실리콘막 내부 도펀트의 아웃-디퓨전(Out-Diffusion)을 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 적어도 실리사이드를 포함하는 게이트 패턴, 및 상기 게이트 패턴의 측벽에 형성된 질소함유층을 제공한다.
또한, 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 절연막, 제1게이트 전도막, 제2게이트 전도막 및 게이트 하드마스크를 차례로 형성하는 단계; 포토레지스트패턴을 식각배리어로 상기 게이트하드마스크를 식각하는 단계; 상기 게이트하드마스크를 식각마스크로 상기 제2게이트 전도막과 제1게이트도전막을 식각하되, 상기 제1게이트 전도막을 부분 식각하는 단계; 상기 게이트하드마스크의 상부와 상기 게이트하드마스크, 제2게이트전도막, 제1게이트전도막의 양측벽부 및 상기 게이트절연막 상에 질소함유층을 형성하는 단계; 상기 제1게이트 전도막의 나머지를 식각하여 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴에 대해 라이트 옥시데이션을 실시하는 단계를 포함한다.
삭제
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성한 후, 리세스 게이트를 형성하기 위해, 액티브 영역을 일정 깊이 식각하여 리세스(R)를 형성한다.
이어서, 리세스(R)를 포함하는 전면에 열산화(Thermal Oxidation)를 실시하여 반도체 기판(31) 상에 게이트 절연막(32)을 형성하고, 제1게이트 전도막(33), 제2게이트 전도막(34) 및 게이트 하드마스크(35)를 차례로 형성한다.
다음으로, 게이트 하드마스크(35) 상부에 포토레지스트를 도포하고 노광 및 현상으로 포토레지스트 패턴(도시하지 않음)을 형성한다.
본 발명의 제1실시예에서, 제1게이트 전도막(33)은 B, As 또는 Ph 이 도핑된 폴리실리콘막을 사용하거나, Poly-SixGe1-x(x=0.01∼1.00)을 사용할 수 있다.
또한, 제2게이트 전도막(34)으로 실리사이드 계열의 물질인 텅스텐실리사이드(WSix)를 사용하고, 텅스텐실리사이드 외에도 텅스텐/텅스텐질화막(W/WN), 텅스텐/텅스텐질화막/텅스텐실리사이드(W/WN/WSix), 텅스텐/텅스텐질화막/티타늄나이트라이드/티타늄(W/WN/TiN/Ti), 텅스텐/텅스텐질화막/티타늄(W/WN/Ti)의 적층 구조 중에서 선택된 물질을 사용한다.
또한, 게이트 하드마스크(35)는 실리콘질화막(Si3N4), 실리콘산화막(SiO2) 또는 실리콘옥시나이트라이드(SiON)를 사용한다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴을 식각 베리어로 게이트 하드마스크(35)를 식각한 후, 포토레지스트 패턴을 스트립한다.
한편, 게이트 하드마스크(35)는 식각 후, 게이트 하드마스크(35a)라고 칭한다.
계속해서, 게이트 하드마스크(35a)를 식각 마스크로 제2게이트 전도막(34a), 제1게이트 전도막(33a)을 식각하되, 제1게이트 전도막(33a)을 부분 식각(Partial Etch)하여 50∼500Å 두께를 잔류시킨다.
이어서, 포토레지스트 패턴을 위한 스트립 공정 및 하드마스크질화막(35) 식각 후 잔류하는 잔유물을 제거하기 위해 세정 공정을 진행한다.
도 3c에 도시된 바와 같이, 부분 식각되어 형성된 게이트 패턴 전면에 플라즈마 질화 처리(Plasma Nitridation)를 실시하여 게이트 패턴을 감싸는 형태로 즉, 게이트 하드마스크(35a)의 상부와 게이트하드마스크(35a), 제2게이트 전도막(34a), 제1 게이트 전도막(33a)의 양측벽부 및 게이트 절연막(32) 상에 질소함유층(36)을 형성한다. 이 때, 질소함유층(36)은 10∼100Å 두께이다.
질소함유층(36)은 플라즈마 질화 처리는 RF 또는 마이크로 웨이브 플라즈마로 진행하며, 500Ｗ∼10㎾의 파워로 진행하여 형성한다.
더 자세히 알아보면, 플라즈마 질화 처리는, N2, NH3, N2/H2, N2/Ar 및 NH3/Ar 그룹 중에서 선택된 어느 한 물질을 사용하며, 1mTorr∼10Torr의 압력으로 5∼300초 시간 동안 진행한다.
상기와 같은 플라즈마 질화 처리를 하여 게이트 패턴의 양측벽에 질소함유층(36)을 형성하면, 후속 공정인 라이트 옥시데이션 공정을 진행할 때, 종래 기술에서 문제가 되었던, 실리사이드 이상 산화 및 실리사이드 이상 산화로 인한 LPC 공정에서의 SAC 공정 불량을 방지할 수 있다.
도 3d에 도시된 바와 같이, 건식 식각을 실시하여 잔류하는 제1게이트 전도막(33a)을 모두 식각하여 게이트 하드마스크/제2게이트 전도막/제1게이트 전도막/게이트 산화막이 적층된 게이트 패턴(35a/34a/33b/32)을 형성한다. 게이트 패턴의 측면에 질소함유층(36a)이 형성되어 있으므로, 라이트 옥시데이션 공정시 실리사이드의 이상 산화를 방지할 수 있다.
(제2실시예)
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 이용하여 소자분리막을 형성한 후, 리세스 게이트를 형성하기 위해, 액티브 영역을 일정 깊이 식각하여 리세스(R)를 형성한다.
이어서, 리세스(R)를 포함하는 전면에 열산화(Thermal Oxidation)를 실시하여 반도체 기판(41) 상에 게이트 절연막(42)을 형성하고, 제1게이트 전도막(43), 제2게이트 전도막(44) 및 게이트 하드마스크(45)를 차례로 형성한다.
다음으로, 게이트 하드마스크(45) 상부에 포토레지스트를 도포하고 노광 및 현상으로 포토레지스트 패턴(도시하지 않음)을 형성한다.
한편, 본 발명의 제2실시예에서, 제1게이트 전도막(43)은 보론(B), 비소(As) 또는 인(Ph)이 도핑된 폴리실리콘막을 사용하거나, Poly-SixGe1-x(x=0.01∼1.00)을 사용할 수 있다.
또한, 제2게이트 전도막(44)으로 실리사이드 계열의 물질인 텅스텐실리사이드(WSix)를 사용하고, 텅스텐실리사이드 외에도 텅스텐/텅스텐질화막(W/WN), 텅스텐/텅스텐질화막/텅스텐실리사이드(W/WN/WSix), 텅스텐/텅스텐질화막/티타늄나이트라이드/티타늄(W/WN/TiN/Ti), 텅스텐/텅스텐질화막/티타늄(W/WN/Ti)의 적층 구조 중에서 선택된 물질을 사용한다.
또한, 게이트 하드마스크(45)는 실리콘질화막(Si3N4), 실리콘산화막(SiO2) 또 는 실리콘옥시나이트라이드(SiON)를 사용한다.
도 4b에 도시된 바와 같이, 포토레지스트 패턴을 식각 베리어로 게이트 하드마스크(45)를 식각한 후, 포토레지스트 패턴을 스트립한다.
한편, 게이트 하드마스크(45)는 식각 후, 게이트 하드마스크(45a)라고 칭한다.
계속해서, 게이트하드마스크(45a)를 식각 마스크로 제2게이트 전도막(44a), 제1게이트 전도막(43a)을 식각하되, 제1게이트 전도막(43a)을 부분 식각(Partial Etch)하여 50∼500Å 두께를 잔류시킨다.
이어서, 포토레지스트 패턴을 위한 스트립 공정 및 하드마스크질화막(45) 식각후 잔류하는 잔유물을 제거하기 위해 세정 공정을 진행한다.
도 4c에 도시된 바와 같이, 부분 식각되어 형성된 게이트 패턴 전면에 NH3 어닐링(annealing) 공정을 실시하여 게이트 패턴을 감싸는 형태로 즉, 게이트하드마스크(45a)의 상부와 게이트하드마스크(45a), 제2게이트 전도막(44a), 제1 게이트 전도막(43a)의 양측벽부 및 게이트 절연막(42) 상에 질소함유층(46)을 형성한다. 이 때, 질소함유층(46)은 10∼100Å 두께이다.
NH3 어닐링 공정은 500∼800℃의 온도 분위기에서 5초∼5분 동안 진행한다.
상기와 같은 NH3 어닐링 공정을 진행하여 게이트 패턴의 측면에 질소함유층(46)을 형성하면, 후속 공정인 라이트 옥시데이션 공정을 진행할 때, 종래 기술에서 문제가 되었던, 실리사이드 이상 산화 및 실리사이드 이상 산화로 인한 LPC 공 정에서의 SAC 공정 불량을 방지할 수 있다.
도 4d에 도시된 바와 같이, 건식 식각을 실시하여 잔류하는 제1게이트 전도막(43a)을 모두 식각하여 게이트하드마스크/제2게이트 전도막/제1게이트 전도막/게이트 산화막이 적층된 게이트 패턴(45a/44a/43b/42)을 형성한다. 게이트 패턴의 측면에 질소함유층(46a)이 형성되어 있으므로, 라이트 옥시데이션 공정시 실리사이드의 이상 산화를 방지할 수 있다.
(제3실시예)
도 5a 내지 도 5d는 본 발명의 제3실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(51)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성한 후, 리세스 게이트를 형성하기 위해, 액티브 영역을 일정 깊이 식각하여 리세스(R)를 형성한다.
이어서, 리세스(R)를 포함하는 전면에 열산화(Thermal Oxidation)를 실시하여 반도체 기판(51) 상에 게이트 절연막(52), 제1게이트 전도막(53), 제2게이트 전도막(54) 및 게이트 하드마스크(55)를 차례로 형성한다.
다음으로, 게이트 하드마스크(55) 상부에 포토레지스트를 도포하고 노광 및 현상으로 포토레지스트 패턴(도시하지 않음)을 형성한다.
한편, 본 발명의 제3실시예에서, 제1게이트 전도막(53)은 보론(B), 비소(As) 또는 인(Ph)이 도핑된 폴리실리콘막을 사용하거나, Poly-SixGe1-x(x=0.01∼1.00)을 사용할 수 있다.
또한, 제2게이트 전도막(54)으로 실리사이드 계열의 물질인 텅스텐실리사이드(WSix)를 사용하고, 텅스텐실리사이드 외에도 텅스텐/텅스텐질화막(W/WN), 텅스텐/텅스텐질화막/텅스텐실리사이드(W/WN/WSix), 텅스텐/텅스텐질화막/티타늄나이트라이드/티타늄(W/WN/TiN/Ti), 텅스텐/텅스텐질화막/티타늄(W/WN/Ti)의 적층 구조 중에서 선택된 물질을 사용한다.
또한, 게이트 하드마스크(55)는 실리콘질화막(Si3N4), 실리콘산화막(SiO2) 또는 실리콘옥시나이트라이드(SiON)를 사용한다.
도 5b에 도시된 바와 같이, 포토레지스트 패턴을 식각 베리어로 게이트 하드마스크(45)를 식각한 후, 포토레지스트 패턴을 스트립한다.
한편, 게이트 하드마스크(55)은 식각 후, 게이트 하드마스크(55a)라고 칭한다.
계속해서, 게이트 하드마스크(55a)를 식각 마스크로 제2게이트 전도막(54a), 제1게이트 전도막(53a)을 식각하되, 제1게이트 전도막(53a)을 부분 식각(Partial Etch)하여 50∼500Å 두께를 잔류시킨다.
이어서, 포토레지스트 패턴을 위한 스트립 공정 및 하드마스크질화막(55) 식각후 잔류하는 잔유물을 제거하기 위해 세정 공정을 진행한다.
도 5c에 도시된 바와 같이, 부분 식각되어 형성된 게이트 패턴 전면에 N2 이 온 주입 공정(N2 Implanation)을 실시하여 게이트 패턴의 내부에 질소주입층(56)을 형성한다.
N2 이온 주입 공정은 1E14∼1E17/cm2의 도핑 농도, 100∼2000eV의 에너지로, 틸트각(θ)은 5∼45°로 유지하도록 한다.
상기와 같은 N32 이온 주입 공정을 진행하여 게이트 패턴의 내부에 질소주입층(56)을 형성하면, 후속 공정인 라이트 옥시데이션 공정을 진행할 때, 질소주입층(56)에 의해 실리사이드 이상 산화 및 실리사이드 이상 산화로 인한 LPC 공정에서의 SAC 공정 불량을 방지할 수 있다.
도 5d에 도시된 바와 같이, 건식 식각을 실시하여 잔류하는 제1게이트 전도막(53a)을 모두 식각하여 게이트 하드마스크/제2게이트 전도막/제1게이트 전도막/게이트 산화막이 적층된 게이트 패턴(55a/54a/53b/42)을 형성한다. 게이트 패턴의 측면 내부에 질소주입층(56)이 형성되어 있으므로, 라이트 옥시데이션 공정 시 실리사이드의 이상 산화를 방지할 수 있다.
상술한 바와 같이, 게이트 패턴을 형성할 때, 부분 식각을 실시한 후 게이트 패턴의 측면을 질화시키거나, 질화층을 형성함으로써, 게이트 패턴 형성 공정 후 라이트 옥시데이션 공정을 실시할 때, 실리사이드의 과도 산화를 방지하여 후속 LPC 공정시 SAC 공정 불량을 방지할 수 있다.
또한, 폴리실리콘막 내의 도펀트가 제1게이트 전도막과 제2게이트 전도막의 츠견으로 아웃-디퓨젼(Out-Diffusion)되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 채널 어레이 트랜지스터(RACT)를 형성함에 따라, 채널의 길이를 증가시킬 수 있다.
또한, 리세스 채널 어레이 트랜지스터의 밸리 단차에 의해 게이트 전도막 증착시 심이 발생하더라도, 게이트 패턴을 부분 식각한 후, 게이트 패턴의 측벽에 질소함유층을 형성하므로써, 후속 라이트 옥시데이션 공정을 진행 중에 텅스텐 실리사이드의 이상 산화를 억제할 수 있다.
또한, 게이트 전도막인 폴리실리콘막 내의 도펀트가 폴리실리콘막과 텅스텐실리사이드 측면으로 아웃-디퓨젼(Out-Diffusion)되는 것을 방지할 수 있는 효과를 얻을 수 있다.
또한, 게이트 패턴을 부분 식각한 후, 게이트 패턴의 양측벽에 질소함유층을 형성함으로써, 후속 공정에서 버즈빅(Bird's beak)의 형성도 용이하게 할 수 있다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 적어도 실리사이드를 포함하는 게이트 패턴; 및
    상기 게이트 패턴의 측벽에 형성된 질소함유층
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 패턴은,
    상기 반도체 기판 상에 게이트 절연막, 폴리실리콘막, 실리사이드 및 하드마스크의 순서로 적층 형성된 반도체 소자.
  3. 제1항에 있어서,
    상기 질소함유층은,
    상기 게이트 패턴의 외부 표면을 질화시킨 반도체 소자.
  4. 제3항에 있어서,
    상기 질소함유층은,
    상기 게이트 패턴에 질소를 주입하여 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 질소함유층은 10∼100Å의 두께로 형성된 반도체 소자.
  6. 반도체 기판 상에 게이트 절연막, 제1게이트 전도막, 제2게이트 전도막 및 게이트 하드마스크를 차례로 형성하는 단계;
    포토레지스트패턴을 식각배리어로 상기 게이트하드마스크를 식각하는 단계;
    상기 게이트하드마스크를 식각마스크로 상기 제2게이트 전도막과 제1게이트전도막을 식각하되, 상기 제1게이트 전도막을 부분 식각하는 단계;
    상기 게이트하드마스크의 상부와 상기 게이트하드마스크, 제2게이트전도막, 제1게이트전도막의 양측벽부 및 상기 게이트절연막 상에 질소함유층을 형성하는 단계;
    상기 제1게이트 전도막의 나머지를 식각하여 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴에 대해 라이트 옥시데이션을 실시하는 단계
    를 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 질소함유층을 형성하는 단계는,
    플라즈마 질화 처리로 진행하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 질소함유층을 형성하는 단계는,
    RF 또는 마이크로웨이브 플라즈마로 진행하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 질소함유층을 형성하는 단계는,
    N2, NH3, N2/H2, N2/Ar 및 NH3/Ar 그룹 중에서 선택된 어느 한 물질을 사용하며, 1mTorr∼10Torr의 압력으로 5∼300초 시간 동안 진행하는 반도체 소자 제조 방법.
  10. 제6항에 있어서,
    상기 질소함유층을 형성하는 단계는,
    NH3 어닐링 공정으로 진행하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 NH3 어닐링 공정은,
    1mTorr∼10Torr의 압력으로 5∼300초 동안 진행하는 반도체 소자 제조 방법.
  12. 제6항에 있어서,
    상기 질소함유층은 10∼100Å의 두께로 형성하는 반도체 소자 제조 방법.
  13. 제6항에 있어서,
    상기 제1게이트 전도막을 부분 식각하는 단계는,
    상기 제1게이트 전도막을 50∼500Å의 두께로 잔류시키는 반도체 소자 제조 방법.
  14. 제6항에 있어서,
    상기 제1게이트 전도막은, 도핑된 폴리실리콘막을 사용하고, 상기 제2게이트 전도막은 텅스텐실리사이드, 텅스텐/텅스텐질화막, 텅스텐/텅스텐질화막/텅스텐실리사이드, 텅스텐/텅스텐질화막/티타늄나이트라이드/티타늄, 텅스텐/텅스텐질화막/티타늄의 적층 구조 중에서 선택된 물질을 사용하는 반도체 소자 제조 방법.
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