KR100469814B1 - 전극 구조 및 그 제조 방법 - Google Patents
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Abstract
제 2 도전층의 폭을 확보할 수 있고, 신뢰성이 높은 전극 구조를 제공한다. 전극 구조는, 제 1 측벽(11s)을 갖고 다결정 실리콘 및 비결정 실리콘 중 적어도 한쪽을 포함하는 제 1 도전층(11)과; 제 2 측벽(12s)을 갖고 제 1 도전층(11)상에 형성되고 금속과 실리콘을 포함하는 제 2 도전층(12)과; 제 1 측벽(11s)과 제 2 측벽(12s)에 접촉하도록 형성된 측벽 산화막(15)을 구비한다. 제 1 도전층(11) 및 제 2 도전층(12)은 제 1 및 제 2 측벽(11s, 12s) 부근에 질소를 포함한다. 제 2 측벽(12s)에서의 질소 농도는 제 1 측벽(11s)에서의 질소 농도보다 크다.
Description
본 발명은 전극 구조 및 그 제조 방법에 관한 것으로, 특히 반도체 장치의 게이트 전극으로서의 전극 구조 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치를 구성하는 게이트 전극에는, 전기 저항을 저하시키기 위해 제 1 층을 예컨대 폴리실리콘으로 형성하고 그 위의 제 2 층을 금속 실리사이드(silicide)로 형성하는 구조가 채용되고 있다. 이와 같은 게이트 전극을 예컨대 DRAM(Dynamic Random Access Memory)으로 사용한 경우는, 게이트 전극을 에칭으로 형성한 후에, 핫 캐리어(hot carrier) 내성을 높이는 목적으로 게이트 전극의 측벽 및 반도체 기판상을 열산화막으로 피복하는 것이 실행되고 있다. 그러나, 이와 같은 공정을 채용하면 폴리실리콘으로 구성되는 측면보다도 텅스텐 실리사이드 등의 금속 실리사이드로 구성되는 측면 쪽이 잘 산화되기 때문에, 금속 실리사이드의 측면에서 산화막이 이상 성장한다. 이러한 이상 성장을 방지하는 기술이, 예컨대 일본 특허 공개 제 95-183513 호 공보에 기재되어 있다.
도 10은 상기 공보에 기재된 종래의 전극 구조를 갖는 반도체 장치의 단면도이다. 도 10을 참조하면, 종래의 반도체 장치에는 실리콘 기판(100)상에 소자 분리용 절연막(101)이 형성되어 있다. 소자 분리용 절연막(101) 사이에는 실리콘 기판(100)상에 게이트 산화막(102)을 개재시켜 폴리실리콘막(103)이 형성되어 있다. 폴리실리콘막(103)의 양측에는 실리콘 기판(100)내에 소스(110) 및 드레인(111)이 형성되어 있다. 폴리실리콘막(103)에 접촉하도록 폴리실리콘막(103) 측벽의 둥근 부분(108) 및 버즈 비크(bird's beak)(109)가 형성되어 있다.
자연 산화막(104)은 폴리실리콘막(103)상에 형성되어 있다. 자연 산화막(104)상에 텅스텐 실리사이드막(105)이 형성되어 있다. 텅스텐 실리사이드막(105)상에 실리콘 질화막(106)이 형성되어 있다.
실리콘 질화막(106)과 텅스텐 실리사이드막(105)과 자연 산화막(104)에 접촉하도록 실리콘 질화막(107)이 형성되어 있다.
이와 같은 전극 구조의 제조 방법을 이하에 설명한다. 우선, 실리콘 기판(100)상에 게이트 산화막(102)을 퇴적하고, 그 위에 폴리실리콘막(103), 자연 산화막(104), 텅스텐 실리사이드막(105) 및 실리콘 질화막(106)을 층상으로 퇴적한다. 실리콘 질화막(106), 텅스텐 실리사이드막(105) 및 자연 산화막(104)을 패터닝(patterning)하여 도 10에 도시하는 형상으로 한다. 실리콘 질화막(106), 텅스텐 실리사이드막(105) 및 자연 산화막(104)을 피복하도록 실리콘 질화막(107)을 형성하고, 이 실리콘 질화막(107)을 전체면 에치백(etch back)하여 도 10에 도시하는 형상으로 한다. 그 후 폴리실리콘막(103)을 에칭하여 도 10에서 도시하는 형상으로 한 후에 그 측벽을 산화하여 폴리실리콘막 측벽에 둥근 부분(108) 및 버즈 비크(109)를 형성한다.
이러한 공정에 따르면, 산화 공정에 있어서, 텅스텐 실리사이드막(105)의측벽이 실리콘 질화막(107)으로 피복되어 있기 때문에, 텅스텐 실리사이드막(105)의 측벽의 이상 산화가 억제된다. 이에 대하여, 폴리실리콘막(103)의 측벽은 질화막으로 피복되어 있지 않기 때문에, 산화 공정에 의해 열산화된다. 그 결과, 게이트 전극의 신뢰성을 향상시킬 수 있다.
그러나, 종래의 기술에서는 다음과 같은 문제가 있었다. 즉, 텅스텐 실리사이드막(105)의 측벽에는 실리콘 질화막(107)이 형성된다. 이러한 실리콘 질화막 (107)이 형성되기 때문에, 텅스텐 실리사이드막(105)의 폭이 작아진다. 이 때문에, 텅스텐 실리사이드막(105)의 단면적이 작아지고, 전기 저항이 높아진다. 따라서, 신호 지연이 발생하는 등 전극 구조의 신뢰성이 저하하는 문제가 있었다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 신뢰성이 높은 전극 구조를 제공하는 것을 목적으로 한다.
본 발명에 따른 전극 구조는, 제 1 측벽을 갖고 다결정 실리콘 및 비결정 실리콘 중 적어도 한쪽을 포함하는 제 1 도전층과; 제 2 측벽을 갖고 제 1 도전층상에 형성되고 금속과 실리콘을 포함하는 제 2 도전층과; 제 1 측벽과 제 2 측벽에 접촉하도록 형성된 측벽 산화막을 구비한다. 제 1 도전층 및 제 2 도전층은 제 1 및 제 2 측벽 부근에 질소를 포함한다. 제 2 측벽에서의 질소 농도는 제 1 측벽에서의 질소 농도보다 크다.
이와 같이 구성된 전극 구조에서는, 제 1 측벽과 제 2 측벽에 접촉하도록 측벽 산화막이 형성되어 있기 때문에, 제 1 측벽과 제 2 측벽에서의 결정 결함의 발생을 방지할 수 있다. 또한, 제 2 측벽에서의 질소 농도는 제 1 측벽에서의 질소 농도보다 크기 때문에, 금속과 실리콘을 포함하는 제 2 측벽에 다량의 질소가 첨가되게 된다. 그 결과, 제 2 측벽에서의 측벽 산화막의 성장 속도를 지연시킬 수 있고, 제 2 측벽에서의 측벽 산화막의 이상 성장을 방지할 수 있다. 또한, 제 2 측벽에는 측벽 산화막이 형성되고, 제 2 측벽에 직접 접촉하도록 실리콘 질화막이 형성되지 않기 때문에, 제 2 도전층의 폭을 충분히 확보할 수 있다. 그 결과, 도전 저항이 작고 신뢰성이 높은 전극 구조를 제공할 수 있다.
또한 바람직하게는, 제 2 도전층 내에서의 질소 농도는 제 2 측벽에 접근함에 따라 커진다.
또한 바람직하게는, 제 1 측벽에서의 질소 농도는 제 1 도전층의 중앙 부분에서의 질소 농도와 거의 동일하다.
또한 바람직하게는, 제 1 도전층은 반도체 기판상에 형성된다.
또한 바람직하게는, 전극 구조는 제 1 도전층과 반도체 기판의 사이에 형성된 게이트 산화막을 더 구비한다.
또한 바람직하게는, 전극 구조는 반도체 기판상에 형성되고 게이트 산화막 및 측벽 산화막에 연속하는 표면 산화막을 더 구비한다.
또한 바람직하게는, 제 1 도전층은 반도체 기판에 접근함에 따라 폭이 좁아지는 부분을 갖는다. 전극 구조는 제 1 도전층의 양측에서 반도체 기판에 형성된 불순물 영역을 더 구비한다.
또한 바람직하게는, 전극 구조는 측벽 산화막을 피복하도록 형성된 실리콘 질화막을 더 구비한다.
본 발명에 따른 전극 구조의 제조 방법은, 다결정 실리콘 및 비결정 실리콘 중 적어도 한쪽을 포함하는 제 1 층과, 금속과 실리콘을 포함하는 제 2 층을 순서대로 적층하는 단계와, 제 2 층을 에칭하여 제 2 도전층을 형성하는 단계와, 제 2 도전층을 질소를 포함하는 분위기에 노출시킴으로써 제 2 도전층의 측벽에 질소를 도핑하는 단계와, 측벽에 질소가 도핑된 제 2 도전층을 마스크로 하여 제 1 층을 에칭함으로써 제 1 도전층을 형성하는 단계와, 제 1 및 제 2 도전층의 측벽을 산화하여 측벽 산화막을 형성하는 단계를 포함한다.
이와 같이 구성된 전극 구조의 제조 방법에서는, 제 2 도전층의 측벽에 질소를 도핑한 후, 그 질소가 도핑된 제 2 도전층을 마스크로 하여 제 1 층을 에칭함으로써 제 1 도전층을 형성한다. 이 때문에, 제 2 도전층의 측벽에는 다량의 질소가 도핑되지만, 제 1 도전층의 측벽에는 질소가 거의 도핑되지 않는다. 그 결과, 제 1 및 제 2 도전층의 측벽을 산화하여 측벽 산화막을 형성하는 단계에서 제 2 도전층의 측벽에서의 이상 산화를 억제할 수 있다. 또한, 제 2 도전층의 측벽에 측벽 산화막이 형성되기 때문에, 제 2 도전층에 접촉하도록 실리콘 질화막이 형성되는 경우에 비해, 제 2 도전층의 폭을 크게 할 수 있다. 그 결과, 제 2 도전층의 단면적을 크게 할 수 있고, 도전 저항을 저하시킬 수 있어 신뢰성이 높은 전극 구조를제공할 수 있다.
또한 바람직하게는, 제 1 층과 제 2 층을 순서대로 적층하는 단계는 반도체 기판상에 제 1 층과 제 2 층을 순서대로 적층하는 단계를 포함한다.
또한 바람직하게는, 전극 구조의 제조 방법은 측벽 산화막을 형성한 후, 제 1 및 제 2 도전층을 마스크로 하여 반도체 기판에 불순물을 주입하는 단계를 더 구비한다.
또한 바람직하게는, 전극 구조의 제조 방법은, 제 2 층상에 실리콘 산화막과 실리콘 질화막을 적층하는 단계와, 실리콘 산화막과 실리콘 질화막을 에칭하는 단계를 구비한다. 제 2 도전층을 형성하는 단계는 에칭된 실리콘 질화막을 마스크로 하여 제 2 층을 에칭하는 단계를 포함한다.
도 1은 본 발명의 제 1 실시예에 따른 전극 구조를 갖는 반도체 장치의 단면도,
도 2는 도 1 중의 Ⅱ-Ⅱ 선상에서의 질소 농도의 분포를 도시하는 그래프,
도 3은 도 1 중의 Ⅲ-Ⅲ 선상에서의 질소 농도의 분포를 도시하는 그래프,
도 4 내지 도 9는 도 1에 도시하는 전극 구조의 제조 방법의 제 1 내지 제 6 단계를 도시하는 단면도,
도 10은 종래의 전극 구조를 갖는 반도체 장치의 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 3 : 소스 영역
4 : 드레인 영역 5 : 게이트 산화막
6 : 표면 산화막 11 : 제 1 도전층
11s : 측벽 12 : 제 2 도전층
12s : 측벽 13 : 실리콘 산화막
14 : 실리콘 질화막 15 : 측벽 산화막
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
(제 1 실시예)
도 1을 참조하면, 본 발명에 따른 전극 구조는 제 1 측벽으로서의 측벽(11s)을 갖고 다결정 실리콘 및 비결정 실리콘 중 적어도 한쪽을 포함하는 제 1 도전층(11)과, 제 2 측벽으로서의 측벽(12s)을 갖고 제 1 도전층(11)상에 형성되고 금속과 실리콘을 포함하는 제 2 도전층(12)과, 제 1 및 제 2 측벽(11s, 12s)에 접촉하도록 형성된 측벽 산화막(15)을 구비한다. 제 1 도전층(11) 및 제 2 도전층(12)은 측벽(11s, 12s) 부근에 질소를 포함한다. 측벽(12s)에서의 질소 농도는 측벽(11s)에서의 질소 농도보다 크다.
제 2 도전층(12)내에서의 질소 농도는 측벽(12s)에 접근함에 따라 커진다. 측벽(11s)에서의 질소 농도는 제 1 도전층(11)의 중앙 부분(11c)에서의 질소 농도와 거의 동일하다.
제 1 도전층(11)은 반도체 기판으로서의 실리콘 기판(1)상에 형성되어 있다.
전극 구조는 제 1 도전층(11)과 실리콘 기판(1) 사이에 형성된 게이트 산화막(5)을 더 구비한다. 제 1 도전층(11)은 실리콘 기판(1)에 접근함에 따라 폭이 좁아지는 부분을 갖는다. 전극 구조는 제 1 도전층(11)의 양측에 실리콘 기판(1)에 형성된 불순물 영역으로서의 소스 영역(3) 및 드레인 영역(4)을 더 구비한다. 또한, 전극 구조는 측벽 산화막(15)을 피복하도록 형성된 실리콘 질화막(16)을 더 구비한다.
실리콘 기판(1)에는 트렌치(trench)(1h)가 형성되어 있고, 트렌치(1h)내에 실리콘 산화막으로 이루어지는 분리 절연막(2)이 형성되어 있다. 실리콘 기판(1)의 주표면(1f)상에는 게이트 산화막(5)과, 표면 산화막(6)이 형성되어 있다. 표면 산화막(6)의 두께는 게이트 산화막(5)의 두께보다 크다.
제 1 도전층(11)이 게이트 산화막(5)상에 형성된다. 제 1 도전층(11)은 다결정 실리콘 및 비결정 실리콘 중 적어도 한쪽을 포함한다. 제 1 도전층(11)은 다결정 실리콘(폴리실리콘)만으로 구성될 수도 있다. 또한, 제 1 도전층(11)은 비결정 실리콘만으로 구성될 수도 있다. 또한, 제 1 도전층(11)은 비결정 실리콘과 다결정 실리콘의 양쪽을 포함할 수도 있다.
제 1 도전층(11)은 중앙 부분(11c)과 측벽(11s)을 갖는다.
제 2 도전층(12)은 제 1 도전층(11)상에 접촉하도록 형성된다. 제 2 도전층(12)은 중앙 부분(12c)과 측벽(12s)으로 구성된다. 제 2 도전층(12)은 금속과 실리콘을 포함한다. 여기서, 금속으로는 텅스텐, 몰리브덴, 티탄, 코발트, 탄탈 및 백금으로 구성되는 그룹에서 선택된 적어도 하나의 종류를 포함하는 것이 바람직하다. 이 때문에, 제 2 도전층(12)은 텅스텐 실리사이드(WSi2), 몰리브덴 실리사이드(MoSi2), 티탄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 탄탈 실리사이드(TaSi2) 또는 백금 실리사이드(PtSi2)로 구성된다.
제 2 도전층(12)상에 실리콘 산화막(13)이 형성된다. 실리콘 산화막(13)은 제 1 도전층(11) 및 제 2 도전층(12)과 거의 동일한 폭을 갖는다.
실리콘 질화막(14)은 실리콘 산화막(13)상에 형성된다. 실리콘 질화막(14)은 실리콘 산화막(13)상에 형성된다. 실리콘 질화막(14)도 실리콘 산화막(13)과 거의 동일한 폭을 갖는다.
측벽(11s, 12s)에 직접 접촉하도록 측벽 산화막(15)이 형성되어 있다. 측벽 산화막(15)은 또한 표면 산화막(6)에 연속하도록 형성되어 있다. 측벽 산화막(15)을 피복하도록 실리콘 질화막(16)이 형성되어 있다.
분리 절연막(2)상에도 주표면(1f)과 동일한 제 1 도전층(11), 제 2 도전층(12), 실리콘 산화막(13), 실리콘 질화막(14), 측벽 산화막(15) 및 실리콘 질화막(16)이 형성되어 있다.
실리콘 질화막(16)을 피복하도록 실리콘 기판(1)상에는 층간 절연막(20)이 형성되어 있다. 층간 절연막(20)은, 예컨대 인 또는 붕소가 첨가된 실리콘 산화막으로 이루어진다. 층간 절연막(20)에는 콘택트 홀(20h)이 형성되고, 콘택트 홀(20h)은 드레인 영역(4)에 이르고 있다.
플러그층(23)은 다결정 실리콘으로 이루어지며, 콘택트 홀(20h)을 충전하고 있다. 플러그층(23)에 접촉하도록 커패시터의 하부 전극(24)이 형성되어 있다. 하부 전극(24)상에 유전체층(21)이 형성되고, 유전체층(21)상에는 상부 전극(22)이 형성되어 있다. 또한, 유전체층(21)으로는 실리콘 질화막뿐만 아니라, 티탄산 지르콘산 납 또는 탄탈 옥사이드와 같은 강유전체막을 사용할 수 있다. 또한, 하부 전극(24)을 원통형의 구조로 하여, 커패시터의 용량을 향상시키는 것도 가능하다.
도 2를 참조하면, 제 2 도전층(12)내에 있어서, Ⅱ-Ⅱ 선상의 x=0 및 x=L1에서의 위치, 즉 측벽(12s)상에서 질소 농도가 최대값(a1)(1×1017㎝-3)으로 되어 있다. 이에 대하여, 중앙 부분(12c)에서는, 질소 농도가 최소값(a2)(1×1013㎝-3)으로 되어 있다.
제 1 도전층(11)에 있어서, Ⅲ-Ⅲ 선상에서는 측벽(11s)에서의 질소 농도와 중앙 부분(11c)에서의 질소 농도는 거의 동일하다. Ⅲ-Ⅲ 선상에서의 질소 농도는 거의 일정값(b)(1×1013㎝-3)이다.
제 1 도전층(11)의 2개의 측벽(11s) 사이에서의 폭(L1)은 게이트 산화막(5)에 접촉하는 부분에서의 제 1 도전층(11)의 폭(L2)보다도 크다. 이것은 게이트 산화막(5)에 접촉하는 부분에서는 버즈 비크(6a)가 형성되어 제 1 도전층(11)의 폭이 좁아지기 때문이다.
다음으로, 도 1에 도시하는 반도체 장치의 제조 방법에 대하여 설명한다. 도 4를 참조하면, 실리콘 기판(1)의 주표면(1f)상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피(photolithography) 공정에 의해 패터닝하여 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로 하여 실리콘 기판(1)을 에칭함으로써 트렌치(1h)를 형성한다. 트렌치(1h)를 충전하도록 실리콘 산화막으로 이루어지는 분리 절연막(2)을 형성한다. 실리콘 기판(1)의 주표면(1f)을 산화하여 게이트 산화막(5)을 형성한다. 게이트 산화막(5)상에 폴리실리콘막(31), 텅스텐 실리사이드막(32), 실리콘 산화막(33) 및 실리콘 질화막(34)을 순차적으로 적층한다. 실리콘 질화막(34)상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 의해 레지스트 패턴(35)을 형성한다.
도 5를 참조하면, 레지스트 패턴(35)을 마스크로 하여 실리콘 질화막(34) 및 실리콘 산화막(33)을 에칭함으로써 실리콘 질화막(14) 및 실리콘 산화막(13)을 형성한다.
도 6을 참조하면, 레지스트 패턴(35)을 제거한 후, 실리콘 질화막(14)을 마스크로 하여 텅스텐 실리사이드막(32)을 에칭한다. 이에 의해 제 2 도전층(12)을 형성한다. 다음으로, 제 2 도전층(12)을 온도 850℃ 내지 1100℃에서 질소 분위기 중에 30 내지 60초간 유지하는 RTA(Rapid Thermal Anneal) 처리를 실행한다. 이RTA에 의해, 제 2 도전층(12) 중, 측벽(12s) 부근에 집중적으로 질소가 도핑된다.
도 7을 참조하면, 실리콘 질화막(14), 실리콘 산화막(13) 및 제 2 도전층(12)을 마스크로 하여, 폴리실리콘막(31)을 에칭한다. 이에 의해 제 1 도전층(11)을 형성한다. 이 때, 제 1 도전층(11)의 폭은 게이트 산화막(5)에 접촉하는 부분과 제 2 도전층(12)에 접촉하는 부분에서 거의 동일하다.
도 8을 참조하면, 실리콘 기판(1)을 온도 1000℃ 내지 1150℃에서 산소 분위기 중에 30 내지 60초간 유지한다. 이에 의해 측벽 산화막(15)을 형성한다. 측벽 산화막(15)은 제 1 도전층(11)의 측벽(11s)과, 제 2 도전층(12)의 측벽(12s)과, 실리콘 산화막(13)에 접촉한다. 또한, 이 산화에 따른 표면 산화막(6)을 실리콘 기판(1)의 주표면(1f)상에 형성한다. 또한, 실리콘 기판(1)의 주표면(1f)에서는, 도 6에 도시한 RTA의 공정에서 질소가 도핑되어 있지 않기 때문에, 실리콘 산화막이 성장하기 쉽다. 이에 대하여, 제 2 도전층(12)의 측벽(12s)에서는, 도 6에 도시한 공정에서 질소가 다량 도핑되어 있기 때문에, 이 부분에서의 측벽 산화막(15)의 성장을 억제할 수 있다. 표면 산화막(6)의 두께는 게이트 산화막(5)의 두께보다도 커진다.
도 9를 참조하면, 측벽 산화막(15) 및 표면 산화막(6)을 피복하도록 실리콘 질화막(16)을 형성한다. 실리콘 질화막(16)상에 실리콘 산화막으로 이루어지는 층간 절연막(20)을 형성한다. 층간 절연막(20)상에 레지스트를 도포하고, 이 레지스트를 포토리소그래피 공정에 따라 패터닝한다. 이에 의해 레지스트 패턴(40)을 형성한다. 레지스트 패턴(40)을 마스크로 하여 층간 절연막(20) 및 실리콘질화막(16)을 에칭함으로써, 드레인 영역(4)에 이르는 콘택트 홀(20h)을 자기정합(自己整合)적으로 형성한다.
그 후, 콘택트 홀(20h)을 충전하도록 폴리실리콘층을 형성한다. 폴리실리콘층을 전면 에치백함으로써 플러그층(23)을 형성한다. 플러그층(23)상에 폴리실리콘층을 형성하고, 이 폴리실리콘층을 소정의 형상으로 패터닝함으로써 하부 전극(24)을 형성한다. 하부 전극(24)상에 유전체층(21) 및 상부 전극(22)을 형성하여 도 1에 도시하는 반도체 장치가 완성된다.
이와 같이 구성된 전극 구조에서는, 우선 제 1 도전층(11) 및 제 2 도전층(12)의 측벽을 산화하여 산화막을 형성한다. 이러한 산화막에 의해, 이 부분에서의 결정 결함의 발생을 방지할 수 있고, 핫 캐리어 내성을 향상시킬 수 있다.
또한, 도 2에 도시하는 바와 같이, 텅스텐 실리사이드로 이루어지는 제 2 도전층(12)의 측벽(12)에는 제 1 도전층(11)의 측벽(11s)에 비해 다량의 질소가 포함되어 있기 때문에, 후의 공정에서 측벽(12s)을 산화해도, 측벽 산화막(15)이 이상 성장하는 것을 방지할 수 있다. 그러므로, 이웃하는 제 2 도전층(12) 사이에서의 간격을 확보할 수 있고, 이웃하는 제 2 도전층(12) 사이를 실리콘 질화막(16) 및 층간 절연막(20)으로 확실히 충전할 수 있다.
또한, 제 1 도전층(11) 및 제 2 도전층(12)의 측벽(11s, 12s)에 직접 접촉하도록 측벽 산화막(15)이 형성되어 있다. 그러므로, 제 1 도전층(11) 및 제 2 도전층(12)의 폭을 충분히 확보할 수 있고, 제 1 및 제 2 도전층(11, 12)의 전기 저항을 상승시키지 않는다. 따라서, 신뢰성이 높은 전극 구조를 제공할 수 있다.
또한, 표면 산화막(6)의 두께가 측벽 산화막(15)의 두께보다도 두껍고, 또한 표면 산화막(6)은 버즈 비크(6a)를 갖는다. 이 버즈 비크(6a)는 제 1 도전층(11)에 파고 들어가도록 형성되고, 버즈 비크(6a)가 존재함으로써, 소스 영역(3) 및 드레인 영역(4)과 제 1 도전층(11)과의 거리가 커진다. 따라서, 제 1 도전층(11)과 드레인 영역(4)의 사이에 전계에 기인하는 리크 전류로서 GIDL(Gate induced Drain Leak)을 억제할 수 있다. 그러므로, 도 1에 도시하는 DRAM에서는 포즈 리프레쉬(pause refresh) 특성의 열화를 방지할 수 있다.
이상, 본 발명의 실시예에 대하여 설명했지만, 여기서 도시한 실시예는 여러 가지로 변형하는 것이 가능하다. 우선, 제 1 도전층은 상술한 비결정 실리콘 또는 폴리실리콘에 인 또는 비소 등의 불순물을 도핑한 것을 이용할 수 있다. 또한, 제 2 도전층(12)으로는, 고융점 금속과 실리콘을 포함하는 것을 이용할 수 있다. 또한, 제 1 도전층(11), 제 2 도전층(12), 실리콘 산화막(13) 및 실리콘 질화막(14)의 제조 방법으로는 CVD(Chemical Vapor Deposition)를 이용할 수 있다.
또한, 콘택트 홀(20h)을 형성하는 방법으로는, 도 9에 도시한 자기 정합적인 방법이 아니라, 레지스트 패턴(40)만을 마스크로 한 통상의 방법을 이용할 수도 있다.
본 발명에 따른 전극 구조에 의하면, 반도체 장치를 구성하는 게이트 전극에 있어서, 제 2 도전층의 폭을 확보할 수 있고, 신뢰성이 높은 전극 구조를 제공할수 있다.
Claims (3)
- 전극 구조에 있어서,제 1 측벽을 갖고 다결정 실리콘 및 비결정 실리콘 중 적어도 한쪽을 포함하는 제 1 도전층과,제 2 측벽을 갖고 상기 제 1 도전층상에 형성되고 금속과 실리콘을 포함하는 제 2 도전층과,상기 제 1 측벽과 상기 제 2 측벽에 접촉하도록 형성된 측벽 산화막을 구비하며,상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 1 및 제 2 측벽 부근에 질소를 포함하고, 상기 제 2 측벽에서의 질소 농도가 상기 제 1 측벽에서의 질소 농도보다 큰전극 구조.
- 제 1 항에 있어서,상기 제 2 도전층내에서의 질소 농도가 상기 제 2 측벽에 접근함에 따라 커지는전극 구조.
- 전극 구조의 제조 방법에 있어서,다결정 실리콘 및 비결정 실리콘 중 적어도 한쪽을 포함하는 제 1 층과 금속과 실리콘을 포함하는 제 2 층을 순서대로 적층하는 단계와,상기 제 2 층을 에칭하여 제 2 도전층을 형성하는 단계와,상기 제 2 도전층을 질소를 포함하는 분위기에 노출시킴으로써 상기 제 2 도전층의 측벽에 질소를 도핑하는 단계와,측벽에 질소가 도핑된 상기 제 2 도전층을 마스크로 하여 상기 제 1 층을 에칭함으로써 제 1 도전층을 형성하는 단계와,상기 제 1 및 제 2 도전층의 측벽을 산화하여 측벽 산화막을 형성하는 단계를 포함하는전극 구조의 제조 방법.
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