KR100303965B1 - 고신뢰성트렌치커패시터형메모리셀 - Google Patents
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Abstract
트렌치(4)와 제1 및 제2 불순물 확산 소스/드레인 영역(12, 13)을 가진 반도체 기판(1), 트렌치내에 매립된 커패시터 전극(7), 및 반도체 기판내에서 커패시터 전극의 하부에 인접한 기판측 커패시터 전극(8) 및 커패시터 절연층(6)을 포함하는 트렌치 커패시터형 반도체 메모리 장치에서, 반도체 기판과 커패시터 전극의 상부 사이에 매립된 절연층(5)이 형성된다. 매립 절연층은 커패시터 절연층보다 두껍다. 그러나, 제2 불순물 확산 소스/드레인 영역의 표면상의 매립 절연층은 얇으며, 즉 커패시터 전극과 직접 접촉한다. 제2 불순물 확산 소스/드레인 영역과 커패시터 전극상에는 실리사이드층(15)이 형성된다.
Description
본 발명은 반도체 메모리 장치, 특히 동적 랜덤 억세스 메모리(DRAM) 장치의트렌치 커패시터형 메모리 셀에 관한 것이다.
DRAM 장치의 메모리 셀은 단일 전송 게이트 트랜지스터 및 단일 커패시터로 구성되어 단순한 장치가 된다. 그러한 구조는 고집적 DRAM에 적합하여 널리 사용된다. 3차원 구조의 커패시터가 개발되어, 그러한 메모리 셀에 사용되어 DRAM 장치의 고집적화를 실현한다.
DRAM 장치의 메모리 셀의 3차원 구조 커패시터는 적층 구조 또는 트렌치 구조이다. 이러한 구조가 각각 장점 및 단점을 가지지만, 트렌치 구조는 장치의 표면에 대해 완벽한 평탄성을 구현한다는 측면에서 이점이 있고, 그래서 로직 회로 및 메모리 회로 모두를 포함하는 시스템 탑재 실리콘형 반도체 장치에 효과적으로 사용될 수 있다.
다양한 가능한 구조적 별예가 트렌치 구조의 커패시터에 대해 연구되었다. 그러한 별예 중의 하나는 커패시터의 실리콘 기판측 상에 셀 플레이트 전극을 형성하고 트렌치의 내부에 커패시터 전극을 형성하여 입사 α-광선 및/또는 회로로부터 들어오는 잡음에 강한 내성을 제공한다. 이러한 커패시터는 기판 플레이트형 트렌치 커패시터로 칭한다.
단일 기판 플레이트형 트렌치 커패시터 및 단일 전송 게이트 트랜지스터로 형성된 메모리 셀에서, 전송 게이트 트랜지스터의 불순물 확산 소스/드레인 영역 및 커패시터 전극은 서로 전기적으로 접속될 필요가 있다. 그러한 전기적 접속을 실현하기 위해서 다양한 기술이 제안되었다.
제1 종래 기술의 기판-플레이트 트렌치 커패시터형 메모리 셀(일본 공개 1-173714 참조)에서, 선택형 단결정 실리콘층이 에피텍셜 성장되어 소스/드레인 영역 및 커패시터 전극을 브릿지(bridge)한다. 결과적으로, 선택형 실리콘층은 소스/드레인 영역 및 커패시터 전극을 전기적으로 접속한다. 이는 아래에 더욱 상세히 설명된다.
상술한 제1 종래 메모리 셀에서, 커패시터 절연층은 기판 플레이트형 트렌치 커패시터의 커패시턴스를 증가시키도록 얇다. 결과적으로, 선택형 실리콘층은 소스/드레인 영역과 커패시터 전극을 브릿지할 수 있다. 그러므로, 일정 조건하에서, 기생 MOS 트랜지스터가 장치에 나타날 수 있다. 결과적으로, 누설 전류가 기생 MOS 트랜지스터를 통해 흐를 것이다. 커패시터 절연층이 두꺼워지는 경우, 그러한 기생 MOS 트랜지스터가 장치내에서 동작하는 것을 방지할 수 있다. 그러나, 이러한 경우, 선택형 실리콘층을 설장시키고 소스/드레인 영역과 커패시터 전극 사이의 신뢰적인 전기 접속을 실현하는 것은 어렵다.
제2 종래 예인 기판-플레이트 트렌치 커패시터형 메모리 셀(일본 특허 8-88331)에서, 두꺼운 절연층이 트렌치의 상부에 있는 트렌치의 측벽 상에 형성되며, 커패시터 절연층이 트렌치 하부에 있는 트렌치의 측벽상에 형성된다. 또한, 항-역전층(채널 스토퍼; channel stopper)이 트렌치의 외부 주변에 형성되며, 소스/드레인 영역 및 커패시터 전극이 두꺼운 절연층의 상부에 정렬된 접속 전극에 의해 전기적으로 접속된다. 이는 또한 아래에 상술된다.
상술한 제2 종래 메모리 셀에서, 접속 전극의 패턴은 포토리쏘그라피 및 에칭 공정에 의해 형성된다. 그러나, 메모리 셀의 크기가 작아지면서, 소스/드레인영역과 커패시터 전극 사이의 거리가 감소되며, 이는 접속 전극에 대해 한 패턴을 형성하는 것을 어렵도록 한다. 즉, 접속 전극이 사용되는 동안에는 메모리 셀의 크기를 줄이는 것은 어렵다.
본 발명의 목적은 신뢰도를 높이고 장치의 크기를 줄일 수 있는 커패시터 형 메모리 셀을 제공하는 것이다.
다른 목적은 상술한 메모리 셀을 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 트렌치를 갖는 반도체 기판, 제1 및 제2 불순물 확산 소스/드레인 영역, 트렌치내에 매립된 커패시터 전극, 및 반도체 기판내에 있으면서 커패시터 전극의 하부에 인접한 커패시터 절연층을 포함하는 트렌치 커패시터형 반도체 메모리 장치에 있어서, 매립 절연층이 반도체 기판과 커패시터 전극의 상부 사이에 형성된다. 매립 절연층은 커패시터 절연층보다 더 두껍다. 그러나 제2 불순물 확산 소스/드레인 영역의 표면 상의 매립 절연층은 얇거나 또는 커패시터 전극과 직접 접촉하고 있다. 실리사이드층이 제2 불순물 확산 소스/드레인 영역 및 커패시터 전극 상에 형성된다.
매립 절연층은 커패시터 절연층 보다 두꺼우므로, 기생 MOS 트랜지스터의 발생이 억제될 수 있다. 또한, 소스/드레인 영역 및 커패시터 전극이 매립 절연층의 얇은 부분을 통해 서로 접촉하고 있거나 또는 서로 직접 접촉하고 있으므로, 실리사이드층은 소스/드레인 영역과 커패시터 전극을 쉽게 브릿지할 수 있다.
도 1은 제1 종래 기술의 기판-플레이트 트렌치-커패시터형 메모리 셀을 도시하는 횡단면도.
도 2는 제2 종래 기술의 기판-플레이트 트렌치-커패시터형 메모리 셀을 도시하는 횡단면도.
도 3은 본 발명에 따른 기판-플레이트 트렌치-커패시터형 메모리 셀의 실시예를 도시하는 횡단면도.
도 4a 내지 도 4l은 도 3의 메모리 셀을 제조하는 제1 방법을 설명하는 횡단면도.
도 5a 내지 도 5g는 도 3의 메모리 셀을 제조하는 제2 방법을 설명하는 횡단면도.
도 6a 내지 도 6f는 도 3의 메모리 셀을 제조하는 제3 방법을 설명하는 횡단면도.
도 7a 내지 도 7i는 도 3의 메모리 셀을 제조하는 제4 방법을 설명하는 횡단면도.
도 8은 도 3의 메모리 셀의 개조를 도시하는 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 기판 플레이트 전극
3 : 필드 실리콘 산화물층
4 : 트렌치
5 : 매립 실리콘 산화물층
6 : 커패시터 절연층
7 : 커패시터 전극
8 : 기판측 커패시터 전극
9 : 게이트 절연층
10, 10a : 다결정 실리콘 층
11 : 측벽 스페이서
12 및 13 : N+-형 불순물 확산 소스/드레인 영역
14 : 분리 절연층
15, 16 : 실리사이드층
본 발명에 따른 양호한 실시예를 설명하기 이전에, 종래 기술의 기판-플레이트 트렌치-커패시터형 메모리 셀이 도 1 및 도 2를 참조로 설명된다.
제1 종래 기술의 기판-플레이트 트렌치-커패시터형 메모리 셀(일본 특허 공개 1-173714 참조)을 도시하는 도 1에서, N-형 웰(102)가 P+-형 단결정 실리콘 기판(101) 상에 형성된다. 필드 실리콘 산화물층(103)이 N-형 웰(102)의 표면 상에 형성된다. 전송 게이트 트랜지스터 및 기판 플레이트형 트렌치 커패시터가 필드 실리콘 산화물층(103)로 둘러쌓인 영역내에 형성된다.
다음으로 트렌치(104)가 단결정 실리콘 기판(101)과 N-형 웰(102)내에 형성되며, 커패시터 절연층(105)은 트렌치(104)의 내벽에 형성된다. 트렌치(104)는 P-형 불순물 도핑된 다결정 실리콘층(106)으로 충진된다. 그러므로, 기판 플레이트형 트렌치 커패시터가 형성된다.
다음으로, 게이트 절연층(107)이 N-형 웰(102)의 표면 상에 형성되며, 게이트 다결정 실리콘층(108)이 게이트 절연층(107) 상에 형성된다. 측벽 스페이서(109)가 게이트 다결정 실리콘층(108) 및 게이트 절연층(107)의 측방향 표면 상에 형성된다.
다음으로, P+-형 불순물 확산 소스/드레인 영역(110 및 111)이 N-형 층(102)내에 형성되어, 게이트 다결정 실리콘층(108)이 그들 사이에 위치된다. 그러므로, 전송 게이트 트랜지스터가 형성된다.
다음으로, 선택형 단결정 실리콘층(112)이 SiH2Cl2및 HCl의 혼합 기체를 사용한 화학 기상 증착(CVD) 공정에 의해 에피텍셜 성장되어 소스/드레인 영역(111) 및 P-형 불순물 도핑된 다결정 실리콘층(106)을 브릿지한다. 결과적으로, 선택형 실리콘층(112)은 소스/드레인 영역(111) 및 P-형 불순물 도핑된 다결정 실리콘층(106)을 전기적으로 접속시킨다. 선택형 단결정 실리콘층(113 및 114)이 선택형 단결정 실리콘층(112)와 동시에 성장된다는 점이 중요하다.
내화금속의 실리사이드층은 선택형 실리콘층(112, 113, 및 114)과 자기 정렬형태로 형성되어 그 저항을 감소시킨다.
도 1의 메모리 셀에서, 트렌치(104)의 상부 부분의 측면에 형성된 커패시터 절연층(104)은 기판 플레이트형 트렌치 커패시터의 커패시턴스를 증가시킬 정도로 얇다. 결과적으로, 선택형 단결정 실리콘층(112)은 소스/드레인 영역(111) 및 P-형 불순물 확산 도핑된 다결정 실리콘층(106)을 브릿지할 수 있다. 그러므로, 특정 조건하에서, 기생 MOS 트랜지스터가 장치내에 나타날 수 있고, 여기서 커패시터 절연층(105)은 게이트 절연층으로서 동작하며, P-형 불순물 도핑된 다결정 실리콘층(106)은 게이트 전극으로서 동작하며, 소스/드레인 영역(111) 및 단결정 실리콘 기판(101)은 소스/드레인 영역으로서 동작한다. 결과적으로, 누설 전류는 기생 MOS 트랜지스터를 통해 흐른다. 커패시터 절연층(105)이 두꺼워지는 경우, 그러한 기생 MOS 트랜지스터가 장치내에서 동작하는 것을 방지할 수 있다. 그러나, 이러한 경우, 선택형 단결정 실리콘층(112)을 성장시키고 소스/드레인 영역(111)과 P-형 불순물 도핑된 다결정 실리콘(106)을 구현하는 것은 어렵다.
제2 종래 예의 기판-플레이트 트렌치-커패시터형 메모리 셀(일본 특허 제8-88331호 참조)을 도시하는 도 2에서, P-형 웰(202)은 N-형 단결정 실리콘 기판(201)에 형성된다.
다음으로, 필드 실리콘 산화물층(203)이 P-형 웰(202)의 표면 상에 형성되고, 전송 게이트 트랜지스터 및 기판 플레이트형 트렌치 커패시터가 필드 실리콘 산화물층(203)에 의해 둘러싸인 영역내에 형성된다.
다음으로, 트렌치(204)는 N-형 실리콘 기판(201) 및 P-형 웰(202)로 형성된다. 또한, 두꺼운 실리콘 산화물층(205)은 트렌치(204)의 상부내의 측벽 상에 형성된다. 커패시터 절연층(206)이 실리콘 산화물층(205)에 의해 덮히지 않은 영역내의 트렌치(204)의 배벽 상에 형성된다. 커패시터 전극(207)은 트렌치(204)내에 매립된다. 또한, N+-형 불순물 확산층(208)은 트렌치(204)의 하부의 외곽 주변 상에 정렬되어 셀 플레이트 전극으로서 동작한다. P+-형 항-역전층(채널 스토퍼: 209)가 트렌치(204)의 외곽 주변 상의 N+-형 불순물 확산층(208)의 상단에 형성된다. 그러므로, 기판 플레이트형 트렌치 커패시터가 형성된다.
다음으로, 게이트 절연층(210)이 P-형 웰(202)의 표면 상에 형성되고, 게이트 전극(211)이 게이트 절연층(210) 상에 형성된다. 측벽 스페이서(212)가 게이트 전극(211)의 측방향 표면 상에 형성되고, 다음으로 보호성 절연층(213)이 이들 게이트 전극(211)의 상부 표면에 형성된다. 다음으로, N+-형 불순물 확산 소스/드레인 영역(214 및 215)이 형성되어, 게이트 전극(211)이 그들 사이에 위치된다. 그러므로, 전송 게이트 트랜지스터가 형성된다.
소스/드레인 영역(215) 및 커패시터 전극(207)은 접속 전극(216)에 의해 전기적으로 접속된다. 반면에, 소스/드레인 영역(214)은 비트 라인(217)으로 전기적으로 접속된다. 접속 전극(216)이 두꺼운 실리콘 산화물층(205)의 상부에 정렬되어 있다는 점에 주목하자.
도 2에서, 접속 전극(216)의 패턴은 포토리쏘그라피 및 에칭 공정에 의해 형성된다. 그러나, 메모리 셀이 줄어듦에 따라, 그 사이에 측벽 스페이서(212)를 위치시키기 위한 소스/드레인 영역(215)과 커패시터 전극(207) 사이의 간격이 감소되고, 이는 접속 전극(216)에 대한 패턴을 형성하는 것을 어렵게 한다. 그러므로, 접속 전극(216)이 사용되는 한 도 2의 메모리 셀의 크기를 줄이는 것은 어렵다.
도 3에서, 본 발명에 따른 기판-플레이트 트렌치-커패시터형 메모리 셀의 실시예가 도시되는데, N-형 기판 플레이트 전극(2)가 P-형 단결정 실리콘 기판(1)내에 형성된다.
필드 실리콘 산화물층(3)은 실리콘 기판(1)의 표면 상에 형성된다. 전송 게이트 트랜지스터 및 기판 플레이트형 트렌치 커패시터가 필드 실리콘 산화물층(32)에 의해 둘러싸인 영역내에 형성된다.
다음으로, 트렌치(4)가 실리콘 기판(1)내에 형성된다. 매립 실리콘 산화막 층(5)은 트렌치(4)의 측벽의 상부에 형성된다. 더욱 상세하게는, 매립 실리콘 산화물층(5)은 실리콘 기판(1)의 주 표면으로부터 50nm 내지 150nm만큼 실리콘 기판 내부로 매립된다. 매립된 실리콘 산화물층(5)은 20nm 내지 100nm의 두께를 갖는다.
다음으로, 커패시터 절연층(6)은 트렌치(4)의 내벽 상에 형성된다. 저장 전극(7)은 트렌치(4)내에 매립되고, 커패시터 절연층(6) 상에 형성된다. 또한, N+-형 기판측 커패시터 전극(8)이 그 하부의 트렌치(4)의 외곽 주변에 형성된다. 기판측 커패시터 전극(8)은 기판 플레이트 전극(2)을 따라 메모리 셀의 셀-플레이트 전극을 구성한다. 그러므로, 기판 플레이트형 트렌치 커패시터가 형성된다.
또한, 게이트 절연층(9)이 실리콘 기판(1)의 표면 상에 형성되고, 게이트 다결정 실리콘층(10)이 게이트 절연층(9) 상에 형성된다. 측벽 스페이서(11)가 게이트 다결정 실리콘층(10) 및 게이트 절연층(9)의 측방향 표면에 형성된다. 다음으로, N+-형 불순물 확산 소스/드레인 영역(12 및 13)이 실리콘 기판(1) 내에 형성되어, 다결정 실리콘 층(10)이 그들 사이에 위치된다. 그러므로, 전송 게이트 트랜지스터가 형성된다.
다음으로, 소스/드레인 영역(13) 및 저장 전극(7)이 실리사이드층(15)에 의해 전기적으로 접속된다. 전기적 접속을 위한 실리사이드층(15)이 자기-정렬 방식으로 측벽 스페이서(11) 사이에 형성된다.
도 3에 도시된 것처럼, 참조번호 6'로 나타낸, 매립 실리콘 산화물층(5)의 상부 부분의 두께는 예를 들면 10nm가 넘지 않을 만큼 얇다. 결과적으로, 실리사이드층(15)은 커패시터 절연층(6)을 브릿지하도록 제조된다. 이는 티타늄 또는 다른 금속의 실리사이드가 매립된 실리콘 산화물층(5)의 얇은 상부 부분 상에 용이하게 제조될 수 있기 때문이다.
도 3에서, 참조 번호(14)는 분리 절연층을 표시한다. 또한, 각각 게이트 다결정 실리콘층(10) 및 실리사이드층(16)에 대응하는 게이트 다결정 실리콘층(10a) 및 실리사이드층(16a)이 인접 메모리 셀에 대해 사용된다.
도 3의 메모리 셀을 제조하기 위한 제1 방법이 도 3에서와 같이 도 4a 내지 도 4l을 참조로 설명된다.
먼저, 도 4a를 참조하면, 인 이온이 500keV 내지 1MeV의 에너지로 p-형 단결정 실리콘 기판(1)으로 주입되고, 어닐링 동작이 그 위에 수행된다. 그러므로, 약 1018내지 1019원자/cm3의 인 농도를 갖는 기판 플레이트 전극(2)이 실리콘 기판(1)내에 형성된다.
그런 다음, 약 500㎚ 두께의 필드 실리콘 산화물층(3)은 실리콘(LOCOS) 처리의 부분적 산화를 사용하여 실리콘 기판(1)의 표면 상에 선택적으로 형성된다.
그런 다음, 20㎚ 두께의 실리콘 산화물층(21), 약 50㎚ 두께의 실리콘 질화물 층(22) 및 약 500㎚ 두께의 마스크 실리콘 산화물층(23)은 다층 구조를 형성하기 위하여 계속해서 형성되고 도 4a에 기술된 바와 같은 패터닝 동작에 영향을 받는다. 그런 후에, 트렌치(24)는 반응성 이온 에칭(RIE) 처리에 의해 실리콘 기판 내에 형성된다. 트렌치(24)는 약 50㎚ 내지 150㎚의 깊이를 가진다.
다음, 도 4b에 관련해서, 실리콘 질화물로 이루어진 약 50㎚ 두께의 측벽 절연층(25)은 실리콘 산화물층(21), 실리콘 질화물 층(22), 마스크 실리콘산화물층(23) 및 트렌치(24) 내의 실리콘 기판(1)의 측벽 상에 형성된다.
다음, 도 4c에 관련해서, RIE 처리를 사용하는 건식 에칭 동작은 트렌치(24)의 하부를 더 에칭하기 위하여 한번 실행된다. 따라서, 약 0.5㎛ 내지 1.5㎛의 깊이를 가진 트렌치(26)가 형성된다.
다음, 도 4d에 관련해서, 약 20 내지 100㎚ 두께의 실리콘 산화물층(27)은 트렌치(26) 내의 실리콘 기판(1) 상에 열적으로 성장된다. 이러한 경우에, 열 산화 처리동안, 트렌치(26)의 측벽들의 상층부는 측벽 실리콘 질화물 층(25)에 의해 마스크됨에 따라 트렌치(26)의 측벽의 상층부에 열 산화물층은 형성되지 않는다.
다음, 도 4e에 관련해서, 실리콘 산화물층(27)은 실리콘 산화물층(27)의 단지 하부만을 제거하기 위하여 비등방성 건식 에칭에 의해 후방 에칭된다.
다음, 도 4f에 관련해서, 실리콘 기판은 트렌치(4)를 생산하기 위하여 RIE 기술을 사용하여 건식 에칭 처리에 다시 한번 영향을 받는다. 트렌치(4)는 약 5㎛의 깊이를 가진다. 이러한 경우에, 실리콘 산화물층(27)은 실리콘 산화물층의 상부 내의 트렌치(4)의 측벽 내에 매립된 실리콘 산화물층(5)으로서 매립된다.
다음, 도 4g와 관련해서, 약 1014내지 1015비소 이온/㎝2은 실리콘 기판(1) 및 기판 플레이트 전극(2) 내로 회전 경사 이온 주입 프로세스에 의해 주입된다. 그런 다음, 어닐링 동작이 수행됨에 따라 기판측 커패시터 전극(8)은 트렌치(4)의 내벽 상에 형성된다.
다음, 도 4h와 관련해서, 측벽 실리콘 질화물 층(25)은 뜨거운 인산 용액에의해 제거된다.
다음, 도 4i와 관련해서, 실리콘 질화물로 이루어진 약 10㎚두께의 커패시터 절연층(6 및 6')은 CVD처리를 사용하여 기판측 커패시터 전극(8) 및 매립 실리콘 산화물층(5) 상에 각각 형성된다.
다음, 도 4j와 관련해서, 다결정 실리콘 층을 포함하는 인은 CVD 처리를 사용하여 전체 표면 상에 피착된다. 이러한 경우에, 다결정 실리콘 층 내의 인의 농도는 약 1020atoms/cm3이다. 그런 다음, 다결정 실리콘 층은 건식 에치 처리에 의해 후면 에칭되고 커패시터 전극(7)은 트렌치(4) 내로 매립된다. 이러한 경우에, 실리콘 산화물층(23)은 또한 제거된다. 화학적 매카니즘 연마(CMP) 처리는 건식 에칭 처리 대신에 사용될 수 있다.
다음, 도 4k와 관련해서, 실리콘 산화물로 이루어진 약 50㎚두께의 분리 절연층(14)은 마스크로서 실리콘 질화물 층(22)을 사용하여 커패시터 전극(7)상에 열적으로 성장된다. 그런 다음, 실리콘 질화물 층(22)은 뜨거운 인산 용액에 의 해 제거되고 실리콘층(21)도 플루오르산 용액에 의해 제거된다.
다음, 도 4l과 관련해서, 약 6㎚ 두께의 실리콘 산화물층은 실리콘 기판 상에 열적으로 성장되고 그런 다음, 다결정 실리콘 층은 CVD 처리에 의해 실리콘 산화물층 상에 피착된다. 그런 다음, 다결정 실리콘층 및 실리콘 산화물층은 패턴되고 따라서, 게이트 절연층(9) 및 게이트 다결정 실리콘 층(10)은 형성된다. 그런 다음, 측벽 스페이서들(11)은 CVD 처리를 사용하는 실리콘 산화물층의 피착 및 비등방성 건식 에칭 처리를 사용하는 후면 에칭에 의해 게이트 다결정 실리콘 층(10) 및 게이트 절연 층(9)의 측벽 상에 형성된다. 이러한 경우에, 건식 에칭 처리에 의해 커패시터 전극(7)을 부분적으로 노출하기 위하여 분리 절연층(14)을 통해 개구가 형성된다.
그런 후에, N+-형 불순물 확산 소스/드레인 영역(12 및 13)은 실리콘 기판(1) 내에 게이트 트랜지스터를 전달하기 위하여 그 안에 비소 이온을 주입하고 어닐링 동작을 실행함으로써 형성된다.
도 4l에서, 게이트 다결정 실리콘 층(10a)이 게이트 다결정 실리콘 층(10)의 형성과 동시에 형성된다는 것에 주목해야 한다.
최종적으로, 도 3과 관련해서, 티타늄층은 스퍼터링 처리를 사용하여 전체 표면 상에 형성되고 그런 다음, 열처리로 규화된다. 즉, 실리사이드층(16 및 16a)들은 게이트 다결정 실리콘 층(10 및 10a)들에 상에 각각 형성되고, 실리사이드층(15)은 소스/드레인 영역(13)상 및 열 처리의 결과로서 커패시터 전극(7)의 개구 내에 선택적으로 성장된다. 따라서, 넓은 범위의 규화가 생긴다. 매립된 실리콘 산화물층(5) 위에 형성된 커패시터 절연층(6')이 소스/드레인 영역(13)과 커패시터 전극(7) 사이에 삽입된다는 것을 주목해야 한다. 그러나, 실리사이드층(15)의 형성 과정에서, 실리콘 원자들은 커패시터 절연층(6) 상에 티타늄 층을 규화하기 위하여 커패시터 전극(7)으로부터 커패시터 절연층(6) 내로 주입될 수 있다. 따라서, 실리사이드층(15)은 소스/드레인 영역(13) 및 커패시터전극(7)사이의 갭을 브리지한다.
따라서, 전송 게이트 트랜지스터의 소스/드레인 영역(13) 및 기판-플레이트형 트렌치 커패시터의 커패시터 전극(7)은 측벽 스페이서(11)들에 대해서 자기 정렬되는 실리사이드층(15)에 의해 상호 전기적으로 접속된다.
도 3의 메모리 셀을 제조하기 위한 제2 방법은 도 5a 내지 도 5g와 관련해서 설명될 것이다.
첫째, 도 5a와 관련해서, 도 4a와 유사한 방법으로, 인을 함유한 이온들은 약 500keV 내지 1MeV의 에너지에서 P-형 단결정 실리콘 기판(1)으로 주입되고, 어닐링 동작은 그 결과 실행된다. 따라서, 1018내지 1019atoms/㎝3의 인 농도를 갖는 기판 플레이트 전극(2)은 실리콘 기판(1)내에서 형성된다.
그런 다음, 약 500㎚두께의 필드 실리콘 산화물층(3)이 LOCOS 처리를 사용하여 실리콘 기판(1)의 표면 상에서 선택적으로 형성된다.
그런 다음, 약 20㎚ 두께의 실리콘 산화물층(21), 약 50㎚ 두께의 실리콘 산화물층(22) 및 약 800㎚ 두께의 마스크 실리콘 산화물층(23)은 다층 구조를 형성하기 위하여 연속적으로 형성되고, 그런 다음 도 5a에 도시된 바와 같이, 패턴 동작에 영향을 받는다.
다음, 도 5b에 관련해서 트렌치(31)는 RIE 처리에 의해 실리콘 기판(1)내에 형성된다. 트렌치(31)는 0.6㎛의 깊이를 가진다.
다음, 도 5c와 관련해서, 약 100㎛ 두께의 실리콘 산화물층(32)은 CVD 처리를 사용하여 전체 표면 상에 피착된다.
다음, 도 5d와 관련해서, 실리콘 산화물층(32)은 측벽 실리콘 산화물층(32a)을 형성하기 위하여 비등방성 건식 에칭 처리에 의해 후면 에칭된다. 이러한 단계에서, 트렌치(31)의 하부 상의 실리콘 산화물층(32)은 제거된다.
다음, 도 5e와 관련해서, 측벽 실리콘 산화물층(32a)은 트렌치(31)의 측벽상에 매립된 실리콘 산화물층(5)을 형성하기 위하여 건식 에칭 처리에 의해 상부로부터 약100㎚의 두께만큼 제거된다. 이러한 경우에, 실리콘 산화물층(23)도 에칭되고 따라서, 실리콘 산화물층(23) 보다 더 얇은 실리콘 산화물층(23a)이 얻어진다.
다음, 도 5f와 관련해서, 실리콘 기판(1)은 트렌치(4)를 생성하기 위하여 RIE 기술을 사용하여 건식 에칭 처리를 다시 한번 받게 된다. 트렌치(4)는 약 10㎛의 깊이를 갖는다.
다음, 도 5g와 관련해서, 인 이온들은 기판 플레이트 전극(2) 및 실리콘 기판(1)으로 열적으로 확산된다. 따라서, 기판측 커패시터 전극(8)은 트렌치(4)의 내벽 상에 형성된다.
모든 다음 단계들은 도 3뿐만 아니라 도 4i,도 4j, 도 4k 및 도 4l와 관련하여 제1 방법에서 설명된 것과 동일하다.
도 5a에서 도 5g까지 기술된 제2 방법에서, 매립된 실리콘 산화물층(5)은 도 4a에서 도 4l까지 기술된 제1 방법보다 더 두껍게 만들어 질 수 있다. 제1 방법에서, 매립된 실리콘 산화물층(5)의 두께를 증가시키도록 시도한다면, 실리콘 산화물층(5)이 열 산화 처리에 의해 형성되기 때문에 트렌치(26)의 측벽은 결정 결함이초래될 수 있다. 따라서, 매립된 실리콘 산화물층(5)의 두께를 증가시킴으로써, 기생 MOS 트랜지스터가 발생하는 것을 완전히 방지하여 소스/드레인 영역(13)과 기판 플레이트 전극(2)사이의 임의의 누설 전류를 제거하고 메모리 셀이 정보를 저장할 수 있는 보유 시간을 연장시킨다.
도 3의 메모리 셀을 제조하기 위한 제 3 방법은 도 6a 내지 도 6g와 관련해서 다음에 설명될 것이다.
첫째, 도 6a와 관련해서, 도 5a와 유사한 방법으로, 인을 함유한 이온은 약 500keV 내지 1MeV의 에너지에서 P-형 단결정 실리콘 기판(1)으로 주입되고, 어닐링 동작은 그 결과 실행된다. 따라서, 1018내지 1019atoms/㎝3의 인 농도를 갖는 기판 플레이트 전극(2)은 실리콘 기판(1)내에서 형성된다.
그런 다음, 약 500㎚두께의 필드 실리콘 산화물층(3)이 LOCOS 처리를 사용하여 실리콘 기판(1)의 표면 상에서 선택적으로 형성된다.
그런 다음, 약 5㎚ 두께의 실리콘 산화물층(21), 약 100㎚ 두께의 실리콘 산화물층(22) 및 약 500㎚ 두께의 마스크 실리콘 산화물층(23)은 다층 구조를 형성하기 위하여 연속적으로 형성되고, 그런 다음 도 6a에 도시된 바와 같이, 패턴 동작에 영향을 받는다.
다음, 도 6b와 관련해서, 도 5b와 유사한 방법으로, 트렌치(31)는 RIE처리에 의해 실리콘 기판(1)내에 형성된다. 트렌치(31)는 0.5㎛의 깊이를 가진다.
다음, 도 6c와 관련해서, 실리콘 기판(1) 및 기판 플레이트 전극(2)이 열적으로 산화됨에 따라, 약 50㎚ 두께의 실리콘 산화물층(41)은 트렌치(31)의 측벽 상에 형성된다. 실리콘 산화물층(21)의 두께가 실리콘 산화물층(41) 의 두께 보다 더 적기 때문에, 영역 내에서 긴 버즈 비크(bird's beak: 41a)를 만드는 이러한 영역 내에서 많은 스트레스가 나타난다. 버즈 비크(41a)는 약 50㎚의 깊이를 가진다.
다음, 6d와 관련해서, 도 5d와 유사한 방법으로, 실리콘 산화물층(41)은 매립된 실리콘 산화물층(5)을 형성하기 위하여 비등방성 건식 에칭에 의해 후면 에칭된다. 이러한 단계에서, 트렌치(31)의 하부상의 실리콘 산화물층(41)은 제거되고, 매립 실리콘 산화물층(41)은 실리콘 기판(1)의 주 표면으로부터 500㎚의 깊이에 위치된 상층부를 가진 실리콘 기판(1) 내에 매립된다.
이러한 경우에, 실리콘 산화물층(23)은 에칭되어, 실리콘 산화물층(23) 보다 더 두꺼운 실리콘 산화물층(23a)이 얻어진다.
다음, 도 6e와 관련해서, 도 5f와 유사한 방법으로, 실리콘 기판(1)은 트렌치(4)를 제조하기 위하여 RIE 기술을 사용하여 건식 에칭 처리에 다시 한번 영향을 받는다.
다음, 도 6f에 관련해서, 도 5g와 유사한 방법으로, 인을 함유한 이온은 기판 플레이트 전극(2) 및 실리콘 기판(1) 내로 열적으로 확산된다. 따라서, 기판측 커패시터 전극(8)은 트렌치(4)의 내부 벽 상에 형성된다.
모든 연속적인 단계는 도 3뿐만 아니라 도 4i, 도 4j, 도 4k 도 4l와 관련하는 제1 방법 내에 기술된 것과 동일하다.
도 6a 내지 도 6f에 도시된 바와 같이 이러한 제3 방법에서, 매립된 실리콘 산화물층(5)은 버즈 비크의 형성을 사용하여 형성된다. 따라서, 매립된 실리콘 산화물층(5)을 형성하는 처리는 더욱 신뢰할 수 있는 제조 방법을 만들기 위하여 상기 언급된 제1 및 제2 방법으로부터 더 간략화된다.
도 3의 메모리 셀을 제조하기 위한 제4 방법은 도 7a 내지 도 7h과 관련해서 다음에 설명될 것이다. 제 4 방법은 단지 기판 측 커패시터 전극(8)이 상대적으로 적은 저항치를 보여주기 위하여 만들어질 수 있는 점에서 제1 방법과 다르다.
도 7a 내지 도 7e에 도시된 바와 같은 단계는 각각 도 4a 내지 도 4e에 도시된 것과 동일하다.
다음, 도 7f와 관련해서, 약 50㎚ 두께의 측벽 실리콘 질화물 층(51)은 측벽 실리콘 질화물층(25) 및 실리콘 산화물층(27)의 표면 상에 형성된다. 더욱, 특히, 실리콘 질화물층(51)은 전체 표면 상에 형성된 약 50㎚두께의 실리콘 질화물 층이고 적절한 방법으로 후방 에칭된다.
다음, 도 7g와 관련해서, 도 4f에 유사한 방법으로, 실리콘 기판(1)은 트렌치(4)를 제조하기 위하여 RIE 기술을 사용하여 건식 에칭 처리를 다시 한번 받게된다. 트렌치(4)는 약 5㎛의 두께를 가진다.
다음, 도 7h와 관련해서, 고농도 레벨이 확산 마스크로서 마스크 실리콘 산화물층(23) 및 측벽 실리콘 질화물 층을 사용하여 실현될 때까지 인 이온들은 확산된다. 인 이온 확산 처리는 비교적 긴 시간 동안 약 900℃의 고온에서 실행된다. 따라서, 비교적 깊은 확산층은 트렌치(4)의 내벽상에 기판측 커패시터 전극(8)으로서 생성된다. 따라서, 기판측 커패시터는 비교적 적은 저항을 보인다. 이러한 경우에, 측벽 실리콘 질화물 층(51)은 실리콘 산화물층(27)의 표면 영역이 인 유리로 변화되는 것을 방지하도록 사용된다. 만약, 실리콘 질화물 층(27)의 표면 영역이 인 유리가 된다면, 기생 MOS 트랜지스터로 인한 누설 전류가 메모리 셀이 정보를 저장할 수 있는 시간을 줄이도록 증가될 것이기 때문에 매우 얇은 막 두께를 갖는 매립 실리콘 산화물층(5)(도 7i 참조)을 만들기 위하여 플루오르산 용액을 사용하여 다음 처리 단계에서 제거될 것이다.
그러나, 도 7i와 관련해서, 도 4h와 유사한 방법으로, 측벽 실리콘 질화물 층(25 및 51)은 뜨거운 인산 용액에 의해 제거된다. 따라서, 실리콘 질화물 층(27)은 매립된 실리콘 질화물 층(5)으로서 매립된다.
모든 연속적인 단계들은 도 3뿐만 아니라 도 4i, 도 4j, 도 4k 및 도 4l와 관련된 제1 방법에 도시된 것과 동일하다.
도 3의 메모리 셀의 수정을 도시하는 도 8에서, 붕소 이온들은 기판의 전체 표면을 통해 N-형 단결정 실리콘 기판(1)내로 주입될 수 있고 기판(1')은 실리콘 기판(1')의 표면 상에 1017과 1018atoms/㎝3사이의 붕소 불순물 농도를 갖는 P-형 불순물 확산 영역(2')을 얻기 위하여 열 처리될 수 있다. 또한, 본 발명은 도 8의 메모리 셀에 적용될 수 있다.
또한, 전송 게이트 트랜지스터의 게이트는 전송 게이트 트랜지스터의 살리시피케이션(salicification)이전에 게이트 다결정 실리콘 게이트 사용하여 형성된다.게이트가 텅스텐 폴리사이드로 이루어진다면 본 발명이 응용 가능하다는 것에 주목해야 한다. 실리사이드 층이 티타늄 실리사이드 대신에 코발트 실리사이드와 같은 내화성 금속의 실리사이드로 형성될 수 있다는 것에 주목하여야 한다.
상기 설명한 바와 같이 본 발명에 따라, 전송 게이트 트랜지스터와 기판-플레이트형 트렌치 커패시터 사이의 갭은 메모리 셀의 크기를 줄이는 효과로 용이하게 축소될 수 있고 메모리 셀의 신뢰성을 현저하게 향상시킬 수 있다. 또한, 메모리 셀의 매립된 실리콘 산화물층을 제조하는 처리 공정은 매우 간단하고 높은 신뢰성을 가지기 때문에 제조 비용을 줄일 수 있다. 따라서, 본 발명은 초집적 및 DRAM의 정밀화(densification)를 현저하게 증진시킬 수 있다.
Claims (12)
- 반도체 메모리 장치에 있어서,내부에 트렌치(14)가 형성되어 있는 제1 도전형의 반도체 기판(1);상기 반도체 기판내에 형성된 제2 도전형의 제1 및 제2 불순물 확산 소스/드레인 영역(12, 13) ― 상기 제2 불순물 확산 영역은 상기 트렌치에 인접함 ― ;상기 트렌치내에 매립된 커패시터 전극(7);상기 반도체 기판내에 상기 커패시터 전극의 하부에 인접하여 형성된 상기 제2 도전형의 기판측 커패시터 전극(8);상기 커패시터 전극과 상기 기판측 커패시터 전극 사이에 형성된 커패시터 절연층(6);상기 반도체 기판과 상기 커패시터 전극의 상부 사이에 형성된 매립 절연층(5, 6') ― 상기 반도체 기판 상의 상기 매립 절연층은 상기 커패시터 절연층의 두께보다 큰 제1 두께를 가지고, 상기 제2 불순물 확산 소스/드레인 영역의 표면상의 상기 매립 절연층은 상기 제1 두께보다 작은 제2 두께를 가짐 ― ; 및상기 제2 불순물 확산 소스/드레인 영역과 상기 커패시터 전극상에 형성된 실리사이드층(15)을 포함하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 실리사이드층은 티타늄 실리사이드로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서,내부에 트렌치(14)가 형성되어 있는 제1 도전형의 반도체 기판(1);상기 반도체 기판내에 형성된 제2 도전형의 제1 및 제2 불순물 확산 소스/드레인 영역(12, 13) ― 상기 제2 불순물 확산 영역은 상기 트렌치에 인접함 ― ;상기 트렌치내에 매립된 커패시터 전극(7);상기 반도체 기판내에 상기 커패시터 전극의 하부에 인접하여 형성된 상기 제2 도전형의 기판측 커패시터 전극(8);상기 커패시터 전극과 상기 기판측 커패시터 전극 사이에 형성된 커패시터 절연층(6);상기 반도체 기판과 상기 커패시터 전극의 상부 사이에 형성된 매립 절연층(5) ― 상기 반도체 기판 상의 상기 매립 절연층은 상기 커패시터 절연층의 두께보다 큰 제1 두께를 가지고, 상기 제2 불순물 확산 소스/드레인 영역은 상기 매립 절연층 위에서 상기 커패시터 전극과 직접 접촉되어 있음 ― ; 및상기 제2 불순물 확산 소스/드레인 영역과 상기 커패시터 전극상에 형성된 실리사이드층(15)을 포함하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 실리사이드층은 티타늄 실리사이드로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치의 제조 방법에 있어서,반도체 기판(1)상에 개구부를 가진 마스크 절연층(21, 22, 23)을 형성하는 단계;상기 마스크 절연층을 마스크로서 이용하여 상기 반도체 기판내에 제1 트렌치(24)를 형성하는 단계;상기 제1 트렌치의 측벽에 측벽 산화 방지층(25)을 형성하는 단계;상기 측벽 산화 방지층을 마스크로서 이용하여 상기 반도체 기판내에 제2 트렌치(26)를 형성하는 단계;상기 측벽 산화 방지층을 마스크로서 이용하여 상기 반도체 기판에 대해 열산화 작업을 실시하여 상기 제2 트렌치내에 매립 실리콘 산화물층(27)을 형성하는 단계;건식 에칭 프로세스를 이용하여 상기 매립 실리콘 산화물층의 하부를 제거하는 단계;상기 측벽 산화 방지층과 상기 매립 실리콘 산화물층을 마스크로서 이용하여 상기 반도체 기판내에 제3 트렌치(4)를 형성하는 단계;상기 제3 트렌치의 내부 표면상의 상기 반도체 기판내에 기판측 커패시터 전극(8)을 형성하는 단계;상기 기판측 커패시터 전극을 형성한 후에 상기 측벽 산화 방지층을 제거하는 단계;상기 산화 방지층을 제거한 후에 상기 기판측 커패시터 전극 및 상기 매립 실리콘층 상에 커패시터 절연층(6, 6')을 형성하는 단계;상기 커패시터 절연층을 형성한 후에 상기 제1, 제2 및 제3 트렌치내에 커패시터 전극(7)을 매립하는 단계;상기 반도체 기판내에 제1 및 제2 소스/드레인 영역(12, 13)을 형성하는 단계 ― 상기 제2 소스/드레인 영역은 상기 매립 실리콘 산화물층 및 상기 매립 실리콘 산화층 상의 상기 커패시터 절연층(6')을 통해 상기 커패시터 전극과 접촉함 ― ; 및상기 제2 소스/드레인 영역과 상기 커패시터 전극상에 실리사이드층(15)을 성장시키는 단계를 포함하는 반도체 메모리 장치 제조 방법.
- 제5항에 있어서, 상기 기판측 커패시터 전극 형성 단계는 회전 경사 이온 주입 프로세스(rotational oblique ion implantation process)를 이용하여 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 메모리 장치의 제조 방법에 있어서,반도체 기판(1)상에 개구부를 가진 마스크 절연층(21, 22, 23)을 형성하는 단계;상기 마스크 절연층을 마스크로서 이용하여 상기 반도체 기판내에 제1 트렌치(31)를 형성하는 단계;상기 제1 트렌치의 측벽에 측벽 산화 방지층(32a)을 형성하는 단계;상기 반도체 기판의 상부면보다 낮은 매립 실리콘 산화물층(5)을 얻기 위하여 상기 측벽 실리콘 산화물층의 상부를 제거하는 단계;상기 매립 실리콘 산화물층을 마스크로서 이용하여 상기 반도체 기판내에 제2 트렌치(4)를 형성하는 단계;상기 제2 트렌치의 내부 표면상의 상기 반도체 기판내에 기판측 커패시터 전극(8)을 형성하는 단계;상기 기판측 커패시터 전극 및 상기 매립 실리콘 산화층 상에 커패시터 절연층(6, 6')을 형성하는 단계;상기 커패시터 절연층을 형성한 후에 상기 제1 및 제2 트렌치내에 커패시터 전극(7)을 매립하는 단계;상기 반도체 기판내에 제1 및 제2 소스/드레인 영역(12, 13)을 형성하는 단계 ―상기 제2 소스/드레인 영역은 상기 매립 실리콘 산화물층 및 상기 매립 실리콘 산화층 상의 상기 커패시터 절연층(6')을 통하여 상기 커패시터 전극과 접촉함 ― ; 및상기 제2 소스/드레인 영역과 상기 커패시터 전극상에 실리사이드층(15)을 성장시키는 단계를 포함하는 반도체 메모리 장치 제조 방법.
- 제7항에 있어서, 상기 기판측 커패시터 전극 형성 단계는 상기 반도체 기판내로 불순물 이온을 열적으로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 메모리 장치의 제조 방법에 있어서,반도체 기판(1)상에 산화 방지층(22)을 포함하며 개구부를 가진 마스크 절연층(21, 22, 23)을 형성하는 단계;상기 마스크 절연층을 마스크로서 이용하여 상기 반도체 기판내에 제1 트렌치(31)를 형성하는 단계;상기 마스크 절연층을 마스크로서 이용하여 상기 반도체 기판에 대해 열산화 작업을 실시하여 상기 제1 트렌치내에 버즈 비크(bird's beak)(41a)를 가진 열성장 실리콘 산화물층(41)을 형성하는 단계;건식 에칭 프로세스를 이용하여 상기 열성장 실리콘 산화물층의 하부를 제거하는 단계;상기 열성장 실리콘 산화물층이 매립 실리콘층(5)이 되도록 상기 열성장 실리콘 산화물층을 마스크로서 이용하여 상기 반도체 기판내에 제2 트렌치(4)를 형성하는 단계;상기 제2 트렌치의 내부 표면상의 상기 반도체 기판내에 기판측 커패시터 전극(8)을 형성하는 단계;상기 기판측 커패시터 전극상에 커패시터 절연층(6)을 형성하는 단계;상기 커패시터 절연층을 형성한 후에 상기 제1 및 제2 트렌치내에 커패시터 전극(7)을 매립하는 단계;상기 반도체 기판내에 제1 및 제2 소스/드레인 영역(12, 13)을 형성하는 단계 ― 상기 제2 소스/드레인 영역은 상기 매립 실리콘 산화물층을 통해 상기 커패시터 전극과 접촉함 ― ; 및상기 제2 소스/드레인 영역과 상기 커패시터 전극상에 실리사이드층(15)을 성장시키는 단계를 포함하는 반도체 메모리 장치 제조 방법.
- 제5항에 있어서, 상기 기판측 커패시터 전극 형성 단계는 상기 반도체 기판내로 불순물 이온을 열적으로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 메모리 장치의 제조 방법에 있어서,반도체 기판(1)상에 개구부를 가진 마스크 절연층(21, 22, 23)을 형성하는 단계;상기 마스크 절연층을 마스크로서 이용하여 상기 반도체 기판내에 제1 트렌치(24)를 형성하는 단계;상기 제1 트렌치의 측벽에 제1 측벽 산화 방지층(25)을 형성하는 단계;상기 제1 측벽 산화 방지층을 마스크로서 이용하여 상기 반도체 기판내에 제2 트렌치(26)를 형성하는 단계;상기 제1 측벽 산화 방지층을 마스크로서 이용하여 상기 반도체 기판에 대해 열산화 작업을 실시하여 상기 제2 트렌치내에 매립 실리콘 산화물층(27)을 형성하는 단계;건식 에칭 프로세스를 이용하여 상기 매립 실리콘 산화물층의 하부를 제거하는 단계;상기 매립 실리콘 산화물층의 하부를 제거한 후에 상기 제1 측벽 산화 방지층과 상기 매립 실리콘 산화물층상에 제2 산화 방지층(51)을 형성하는 단계;상기 제2 측벽 산화 방지층을 마스크로서 이용하여 상기 반도체 기판내에 제3 트렌치(4)를 형성하는 단계;상기 제3 트렌치의 내부 표면상의 상기 반도체 기판내에 기판측 커패시터 전극(8)을 형성하는 단계;상기 기판측 커패시터 전극을 형성한 후에 상기 제1 및 제2 측벽 산화 방지층을 제거하는 단계;상기 제1 및 제2 산화 방지층을 제거한 후에 상기 기판측 커패시터 전극상에 커패시터 절연층(6)을 형성하는 단계;상기 커패시터 절연층을 형성한 후에 상기 제1, 제2 및 제3 트렌치내에 커패시터 전극(7)을 매립하는 단계;상기 반도체 기판내에 제1 및 제2 소스/드레인 영역(12, 13)을 형성하는 단계 ― 상기 제2 소스/드레인 영역은 상기 매립 실리콘 산화물층을 통해 상기 커패시터 전극과 접촉함 ― ; 및상기 제2 소스/드레인 영역과 상기 커패시터 전극상에 실리사이드층(15)을 성장시키는 단계를 포함하는 반도체 메모리 장치 제조 방법.
- 제11항에 있어서, 상기 기판측 커패시터 전극 형성 단계는 상기 반도체 기판내로 불순물 이온을 열적으로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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