JP2006128210A - 半導体装置 - Google Patents
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Abstract
【課題】 ソース又はドレイン用の拡散層の深さが深くなることを防止することが可能な半導体装置を提供する。
【解決手段】 ソース又はドレイン用の拡散層２８が形成された素子領域とキャパシタ用のトレンチとを有する半導体基板１１と、トレンチの内面に形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜が形成されたトレンチ内に形成され、その上面が拡散層の上面よりも高く位置する蓄積電極２２と、蓄積電極と拡散層とを接続するものであって、蓄積電極の上面及び拡散層の上面に接した導電性接続部３２とを備える。
【選択図】 図１３
【解決手段】 ソース又はドレイン用の拡散層２８が形成された素子領域とキャパシタ用のトレンチとを有する半導体基板１１と、トレンチの内面に形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜が形成されたトレンチ内に形成され、その上面が拡散層の上面よりも高く位置する蓄積電極２２と、蓄積電極と拡散層とを接続するものであって、蓄積電極の上面及び拡散層の上面に接した導電性接続部３２とを備える。
【選択図】 図１３
Description
本発明は、半導体装置に関する。
半導体記憶装置の微細化及び高集積化にともない、電荷蓄積用のキャパシタの容量を確保することがしだいに難しくなってきている。そこで、半導体基板に形成されたトレンチを用いてキャパシタを形成するトレンチキャパシタが提案されている（例えば、特許文献１参照）。トレンチキャパシタでは、トレンチの側面を利用してキャパシタが形成されるため、トレンチを深くすることにより、キャパシタの占有面積が小さくても容量を大きくすることが可能である。
トレンチキャパシタでは、半導体基板に形成されたトレンチの内面にキャパシタ誘電体膜が形成され、キャパシタ誘電体膜が形成されたトレンチ内に蓄積電極が形成されている。素子領域はトレンチに隣接して設けられ、素子領域に形成されたソース又はドレイン用の拡散層と蓄積電極とが、コンタクトホール内に形成された導電性接続部によって接続されている。
しかしながら、上述した従来のトレンチキャパシタでは、蓄積電極の上面の位置がソース又はドレイン用の拡散層の上面の位置よりも低くなっている。そのため、蓄積電極の上面の位置と拡散層の上面の位置との差をｄとすると、導電性接続部の最下面の位置は拡散層の上面の位置よりも少なくともｄだけ低く（深く）なる。そのため、特に導電性接続部をポリシリコンで形成する場合には、ポリシリコンに含有された不純物の拡散によってソース又はドレイン用の拡散層の深さが深くなってしまうという問題が生じる。また、導電性接続部をメタル等で形成する場合にも、導電性接続部の下面の位置に応じて拡散層の深さを設定する必要があるため、やはり拡散層の深さが深くなるという問題が生じ得る。
このように、従来のトレンチキャパシタでは、ソース又はドレイン用の拡散層が深くなり、半導体装置の特性や信頼性を悪化させる要因となっていた。
特開平７−５８２１７号公報
本発明は、ソース又はドレイン用の拡散層の深さが深くなることを防止することが可能な半導体装置を提供することを目的としている。
本発明の一視点に係る半導体装置は、ソース又はドレイン用の拡散層が形成された素子領域とキャパシタ用のトレンチとを有する半導体基板と、前記トレンチの内面に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜が形成されたトレンチ内に形成され、その上面が前記拡散層の上面よりも高く位置する蓄積電極と、前記蓄積電極と前記拡散層とを接続するものであって、前記蓄積電極の上面及び前記拡散層の上面に接した導電性接続部と、を備えたことを特徴とする。
本発明によれば、蓄積電極の上面が拡散層の上面よりも高く位置するため、導電性接続部の下面の位置を従来よりも高くすることができる。したがって、ソース又はドレイン用の拡散層が深くなることを防止することができ、半導体装置の特性や信頼性の悪化を抑制することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
図１〜図１３は、本発明の実施形態に係る半導体装置の製造方法、具体的にはトレンチキャパシタを有するＤＲＡＭの製造方法を模式的に示した断面図である。
まず、図１に示すように、シリコン基板等の半導体基板１１上に、熱酸化法によって厚さ２ｎｍ程度のシリコン酸化膜１２を形成する。続いて、シリコン酸化膜１２上に、減圧ＣＶＤ法によって厚さ２００ｎｍ程度のシリコン窒化膜１３を形成する。このシリコン窒化膜１３は、後述するＲＩＥ工程やＣＭＰ工程においてストッパーとして機能する。さらに、シリコン窒化膜１３上に、減圧ＣＶＤ法によって厚さ１５００ｎｍ程度のシリコン酸化膜１４を形成する。続いて、フォトリソグラフィ技術を用いて、トレンチパターン形成用のレジストパターン１５を形成する。続いて、このレジストパターン１５をマスクとして、ＲＩＥ法により、シリコン酸化膜１４、シリコン窒化膜１３及びシリコン酸化膜１２をエッチングする。
次に、図２に示すように、レジストパターン１５を除去した後、シリコン酸化膜１４をマスクとして、ＲＩＥ法により半導体基板１１をエッチングする。これにより、半導体基板１１に、深さ６μｍ程度のキャパシタ形成用のトレンチ１６が形成される。
次に、図３に示すように、シリコン酸化膜１４をフッ酸溶液によって除去した後、全面に減圧ＣＶＤ法によって厚さ１０ｎｍ程度のシリコン窒化膜１７を形成する。続いて、トレンチ１６の下部の領域に形成されたシリコン窒化膜１７を残し、それ以外の領域に形成されたシリコン窒化膜１７を除去する。さらに、残ったシリコン窒化膜１７をマスクとして用い、熱酸化法によってトレンチ１６の側壁に厚さ３０ｎｍ程度のシリコン酸化膜１８を形成する。
次に、図４に示すように、シリコン窒化膜１７を加熱リン酸溶液によって除去した後、シリコン酸化膜１８をマスクとして、気相拡散法によってシリコン基板１１にｎ型不純物を導入することで、拡散層１９を形成する。この拡散層１９は、トレンチキャパシタのプレート電極用の拡散層として用いられるものである。続いて、全面にキャパシタ誘電体膜２１を形成する。具体的には、減圧ＣＶＤ法によって厚さ５ｎｍ程度のシリコン窒化膜を形成した後、このシリコン窒化膜上に熱酸化法によって厚さ１ｎｍ程度の酸化膜を形成することで、キャパシタ誘電体膜２１が形成される。
次に、図５に示すように、減圧ＣＶＤ法により全面に、ｎ型不純物としてヒ素（Ａｓ）を含有した厚さ３００ｎｍ程度のポリシリコン膜２２を形成する。このポリシリコン膜２２は、トレンチキャパシタの蓄積電極となるものである。
次に、図６に示すように、ＲＩＥ法によってポリシリコン膜２２をエッチングする。このとき、ポリシリコン膜２２の上面が、半導体基板１１の表面（上面）よりも高く、且つシリコン窒化膜１３の上面よりも低くなるように、ポリシリコン膜２２のエッチングを行う。続いて、シリコン窒化膜１３の上面及びシリコン酸化膜１８の側面に形成されているキャパシタ誘電体膜２１をフッ酸溶液によって除去する。
次に、図７に示すように、減圧ＣＶＤ法により全面に、ホウ素（Ｂ）を含有した厚さ４００ｎｍ程度のシリコン酸化膜２３を形成する。続いて、シリコン酸化膜２３をパターニングした後、パターニングされたシリコン酸化膜２３をハードマスクとして用いて、ＲＩＥ法によって素子分離用のトレンチ２４を形成する。
次に、図８に示すように、フッ酸溶液によってシリコン酸化膜２３を除去した後、素子分離用絶縁膜として、プラズマＣＶＤ法によって全面に、厚さ５００ｎｍ程度のシリコン酸化膜２５を形成する。
次に、図９に示すように、シリコン窒化膜１３をストッパーとして、ＣＭＰ法によりシリコン酸化膜２５を研磨する。その結果、シリコン窒化膜１３上のシリコン酸化膜２５が除去され、シリコン酸化膜２５の上面はシリコン窒化膜１３の上面と同じ高さになる。
次に、図１０に示すように、シリコン窒化膜１７を加熱リン酸溶液によって除去する。このようにして、トレンチ１６の内面に形成されたキャパシタ誘電体膜２１と、拡散層１９で形成されたプレート電極と、ポリシリコン膜２２で形成された蓄積電極とを有するトレンチキャパシタが得られる。また、半導体基板１１の素子分離用絶縁膜（シリコン酸化膜２５）で囲まれた部分が素子領域２６となる。
次に、図１１に示すように、ゲート配線２７を形成する。すなわち、半導体基板１１上にゲート絶縁膜（図示せず）を介してゲート配線２７の電極部が形成され、素子分離用のシリコン酸化膜２５上にゲート配線２７の配線部が形成される。続いて、素子領域２６の表面部に不純物をイオン注入し、さらに注入された不純物を熱処理によって活性化することにより、ソース／ドレイン用の拡散層２８を形成する。このようにしてＭＩＳトランジスタを形成した後、全面に層間絶縁膜２９を形成し、素子領域２６及び素子分離用のシリコン酸化膜２５を層間絶縁膜２９によって覆う。
次に、図１２に示すように、ポリシリコン膜２２（トレンチキャパシタの蓄積電極）とソース又はドレイン用の拡散層２８とを接続するために、ＲＩＥ法によってコンタクトホール３１を形成する。すなわち、素子分離用のシリコン酸化膜２５及び層間絶縁膜２９の一部を除去することで、コンタクトホール３１が形成される。
図１４は、キャパシタ用のトレンチ１６、素子領域２６及びコンタクトホール３１の各パターンの位置関係を模式的に示した平面図である。なお、図１４のＡ−Ａに沿った断面が、図１２の断面図に対応している。図１４に示すように、コンタクトホール３１のパターン幅は、キャパシタ用のトレンチ１６のパターン幅及び素子領域２６のパターン幅よりも広くなっており、トレンチ１６のパターンの一部及び素子領域２６のパターンの一部は、コンタクトホール３１のパターンの内側に位置している。
コンタクトホール３１は、少なくとも拡散層２８の上面まで到達させればよいが、ウエハ内に形成された各拡散層２８の上面を確実に露出させるために、オーバーエッチングを行う。その結果、図１２に破線で示すように、シリコン酸化膜２５が拡散層２８の上面よりも低い位置までエッチングされ、コンタクトホール３１の最下面は拡散層２８の上面よりも低くなる。また、蓄積電極２２と素子領域２６との境界部に形成されたシリコン酸化膜１８も、拡散層２８の上面よりも低い位置までエッチングされる。したがって、本エッチング工程において、蓄積電極２２及び素子領域２６の側面も一部露出する。
次に、図１３に示すように、減圧ＣＶＤ法により全面に、ｎ型不純物としてリン（Ｐ）又はヒ素（Ａｓ）を含有した厚さ３００ｎｍ程度のポリシリコン膜３２を形成する。続いて、ＲＩＥ法によってポリシリコン膜３２をエッチングし、層間絶縁膜２９上のポリシリコン膜３２を除去する。これにより、コンタクトホール３１がポリシリコン膜３２で埋められた構造が得られる。図１４に示したように、トレンチ１６のパターンの一部及び素子領域２６のパターンの一部がコンタクトホール３１のパターンの内側に位置しているため、ポリシリコン膜３２は、蓄積電極２２の上面及び素子領域２６の上面（拡散層２８の上面）に接する他、さらに蓄積電極２２の側面及び素子領域２６の側面（拡散層２８の側面）にも接する。さらに、ポリシリコン膜３２に含有されたｎ型不純物を活性化するための熱処理を行う。このようにして、トレンチキャパシタの蓄積電極２２とＭＩＳトランジスタのソース又はドレイン用の拡散層２８とを接続するための導電性接続部３２が形成される。
以上のように、本実施形態では、蓄積電極２２の上面が素子領域２６の上面（拡散層２８の上面）よりも高くなっているため、ポリシリコン膜で形成された導電性接続部３２の下面位置を従来よりも高くすることができる。そのため、ポリシリコン膜に含有された不純物を活性化するための熱処理の際に、不純物の拡散によって拡散層２８の深さが深くなってしまうことを防止することができる。また、導電性接続部３２の深さ（導電性接続部３２の下面位置）に応じて拡散層２８の深さを設定した場合にも、拡散層２８の深さ浅くすることができる。このように、本実施形態では、ソース又はドレイン用の拡散層が深くなることを防止することができ、半導体装置の特性や信頼性の悪化を抑制することが可能となる。
なお、上述した実施形態では、導電性接続部３２を不純物を含有したポリシリコン膜（不純物を含有した半導体膜）で形成したが、導電性接続部３２は導電物で形成されていればよく、例えばタングステン（Ｗ）等の金属膜を用いてもよい。また、上述した実施形態では、蓄積電極２２を不純物を含有したポリシリコン膜（不純物を含有した半導体膜）で形成したが、この蓄積電極２２も導電物で形成されていればよい。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
１１…半導体基板 １２…シリコン酸化膜
１３…シリコン窒化膜 １４…シリコン酸化膜
１５…レジストパターン １６…キャパシタ用のトレンチ
１７…シリコン窒化膜 １８…シリコン酸化膜
１９…プレート電極用の拡散層 ２１…キャパシタ誘電体膜
２２…蓄積電極用のポリシリコン膜 ２３…シリコン酸化膜
２４…素子分離用のトレンチ ２５…素子分離用のシリコン酸化膜
２６…素子領域 ２７…ゲート配線
２８…ソース／ドレイン用の拡散層 ２９…層間絶縁膜
３１…コンタクトホール ３２…導電性接続部用のポリシリコン膜
１３…シリコン窒化膜 １４…シリコン酸化膜
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２８…ソース／ドレイン用の拡散層 ２９…層間絶縁膜
３１…コンタクトホール ３２…導電性接続部用のポリシリコン膜
Claims (5)
- ソース又はドレイン用の拡散層が形成された素子領域とキャパシタ用のトレンチとを有する半導体基板と、
前記トレンチの内面に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜が形成されたトレンチ内に形成され、その上面が前記拡散層の上面よりも高く位置する蓄積電極と、
前記蓄積電極と前記拡散層とを接続するものであって、前記蓄積電極の上面及び前記拡散層の上面に接した導電性接続部と、
を備えたことを特徴とする半導体装置。 - 前記導電性接続部は、不純物を含有した半導体によって形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 前記素子領域を囲む素子分離用絶縁膜と、前記素子領域上及び前記素子分離用絶縁膜上に形成された層間絶縁膜とをさらに備え、
前記導電性接続部は、前記素子分離用絶縁膜及び層間絶縁膜の一部を除去することで得られたホール内に形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 前記素子領域のパターンのエッジの一部は、前記ホールのパターンの内側に位置する
ことを特徴とする請求項３に記載の半導体装置。 - 前記導電性接続部は、前記蓄積電極の側面及び前記拡散層の側面にさらに接している
ことを特徴とする請求項１に記載の半導体装置。
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| US20060086959A1 (en) | 2006-04-27 |
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