WO2014002154A1 - 半導体装置及びその製造方法 - Google Patents

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WO2014002154A1
WO2014002154A1 PCT/JP2012/007240 JP2012007240W WO2014002154A1 WO 2014002154 A1 WO2014002154 A1 WO 2014002154A1 JP 2012007240 W JP2012007240 W JP 2012007240W WO 2014002154 A1 WO2014002154 A1 WO 2014002154A1
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opening
insulating film
semiconductor device
openings
film
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PCT/JP2012/007240
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French (fr)
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達也 可部
秀幸 新井
Original Assignee
パナソニック株式会社
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a through electrode for three-dimensional stacking and a manufacturing method thereof.
  • FIG. 10 is a cross-sectional view showing an example of a semiconductor chip including a silicon through electrode for a conventional three-dimensional semiconductor chip stacking technique.
  • a through hole 505 is formed so as to penetrate from the front surface (element formation surface) to the back surface of the semiconductor substrate 500.
  • a through electrode 501 is embedded in the through hole 505 via an insulating film 504 that covers the inner wall surface of the through hole 505.
  • the through electrode 501 includes a metal film 502 serving as a main body and a diffusion preventing film 503 that prevents diffusion of metal in the metal film 502 into the semiconductor substrate 500.
  • a low resistance material typified by copper (Cu) is used.
  • the insulating film 504 prevents contact between the through electrode 501 and the semiconductor substrate 500.
  • a gate electrode 506 is formed on a transistor region surrounded by an element isolation region 508 formed on the element formation surface side of the semiconductor substrate 500 via a gate insulating film (not shown), and a gate in the transistor region is formed. Impurity layers 507 serving as source / drain regions are formed on both sides of the electrode 506.
  • interlayer insulating films 511 and 512 are sequentially stacked so as to cover the gate electrode 506.
  • the through electrode 501 (that is, the through hole 505) penetrates the interlayer insulating films 511 and 512.
  • a contact plug 509 connected to the impurity layer 507 is embedded in the interlayer insulating films 511 and 512.
  • An interlayer insulating film 513 is formed on the interlayer insulating film 512, and a wiring 516 connected to the through electrode 501 and the contact plug 509 is embedded in the interlayer insulating film 513.
  • An interlayer insulating film 514 is formed over the interlayer insulating film 513, and a via plug 517 connected to the wiring 516 and a wiring 518 connected to the via plug 517 are embedded in the interlayer insulating film 514.
  • a protective insulating film 515 is formed over the interlayer insulating film 514, and an opening reaching the wiring 518 is formed in the protective insulating film 515.
  • a pad 519 connected to the wiring 518 is formed in the opening, and a bump 520 is disposed immediately above the pad 519.
  • the back surface of the semiconductor substrate 500 is covered with the protective insulating film 521, and the through electrode 501 (that is, the through hole 505) penetrates the protective insulating film 521.
  • the through electrode 501 that is, the through hole 505
  • back surface bumps 522 connected to the through electrodes 501 are disposed.
  • KOZ KeepeOut Zone
  • the through electrode is required to supply a power supply voltage to the stacked semiconductor device through the through electrode itself. Due to this requirement, it is necessary for the through electrode to have a low resistance, and in order to realize a low resistance through electrode, in addition to lowering the resistivity of the through electrode material, it is inevitable to increase the diameter of the through electrode. .
  • a small-diameter plug is formed from the surface side of the semiconductor substrate on which the transistor is formed, and the transistor or the like is formed on the surface side.
  • a method has been proposed in which a large-diameter plug is formed so as to be connected to a small-diameter plug from the back side of the semiconductor substrate, and a through electrode is provided (see, for example, Patent Document 1).
  • the small-diameter plug is formed on the front surface side of the semiconductor substrate, the chip area can be reduced by reducing the KOZ, and the large-diameter plug is formed on the back surface side of the semiconductor substrate.
  • the electrode as a whole can have a low resistance.
  • the present invention provides a highly reliable semiconductor device including a through electrode having a low resistance value while suppressing variation in characteristics of an element such as a transistor without increasing KOZ.
  • the purpose is to provide a stable supply.
  • a semiconductor device includes a substrate having a first surface on which an element is formed and a second surface opposite to the first surface, and a first surface to a second surface.
  • An insulating film and a through electrode made of a conductive film formed so as to be embedded in the through hole are provided.
  • the through hole has a first opening formed on the first surface side of the substrate and a second surface side of the substrate. And the second opening is in communication with the first opening.
  • the opening diameter of the second opening is larger than the opening diameter of the first opening, and the first insulating film is formed of the first opening.
  • the second insulating film is not formed on the inner wall surface of the second opening but is formed on the inner wall surface of the first opening. They are formed on both the inner wall surface of the upper and second openings.
  • the opening diameter of the first opening on the first surface (element forming surface) side of the through hole in which the through electrode is embedded is reduced, in other words, without increasing the KOZ.
  • the opening diameter of the 2nd opening part by the side of the 2nd surface (back surface) is enlarged among through-holes, the resistance value as the whole penetration electrode can be reduced.
  • the second insulating film is formed on both inner wall surfaces of the first and second openings so as to cover the first insulating film formed only on the inner wall surface of the first opening, different types of insulation are provided.
  • the insulation failure between the through electrode and the substrate due to the presence of the film interface can be prevented, and the reliability of the semiconductor device can be improved. Furthermore, since the conductive film to be the through electrode is embedded in the first opening and the second opening constituting the through hole in common, in other words, the conductive film to be the through electrode is embedded only from the first surface side. Therefore, since there is no misalignment as in the prior art in which the conductive film is embedded from the front surface side and the back surface side of the substrate, the semiconductor device can be manufactured stably.
  • the second insulating film may be formed continuously from the inner wall surface of the first opening to the inner wall surface of the second opening. In this way, it is possible to reliably prevent insulation failure between the through electrode and the substrate.
  • the same type of insulating film may be formed a plurality of times to cover both inner wall surfaces of the first and second openings. Also in this case, it is possible to prevent insulation failure between the through electrode and the substrate due to the presence of the interface between the different types of insulating films.
  • the first insulating film may be terminated at a connection portion between the first opening and the second opening.
  • the first insulating film can prevent the first opening from being enlarged when the second opening is formed by etching, an increase in KOZ can be prevented.
  • the first insulating film may be in contact with the inner wall surface of the first opening, and the second insulating film may be in contact with the inner wall surface of the second opening. If it does in this way, the reduction
  • the first insulating film and the second insulating film may be different types of insulating films.
  • the first insulating film functions as an etching stopper for the first opening when the second opening is formed by etching
  • the second insulating film functions as a diffusion preventing film for the through electrode constituent material.
  • the degree of freedom in selecting the material of each insulating film is increased.
  • the first insulating film may be a silicon nitride film
  • the second insulating film may be a silicon oxide film.
  • the depth of the second opening may be the same as the depth of the first opening or deeper than the depth of the first opening. If it does in this way, the ratio which the 2nd opening part with a large opening diameter occupies for a through-hole can be enlarged, and the resistance value as the whole penetration electrode can be reduced.
  • the ratio of the depth of the second opening to the depth of the first opening may be 1 or more and 4 or less. Thereby, it is possible to reduce the resistance value of the entire through electrode while avoiding an increase in KOZ due to the depth of the first opening having a small opening diameter being too shallow.
  • the ratio of the opening diameter of the second opening to the opening diameter of the first opening may be greater than 1 and 3 or less. In this way, the above-described KOZ reduction effect can be obtained while avoiding a filling failure and an increase in through-electrode resistance due to the opening diameter of the first opening being too small.
  • a plurality of first openings may be formed, and the plurality of first openings may communicate with the second opening.
  • the opening diameter of each first opening not only can the fluctuation of element characteristics due to stress from the through electrode be suppressed without increasing KOZ, but also the first opening
  • the resistance value of the entire through electrode can be further reduced. Therefore, by minimizing the pitch between adjacent upper portions of the through electrodes (portions formed in the respective first openings), the electric resistance of the through electrodes can be efficiently reduced with a minimum chip area.
  • the opening diameters of the plurality of first openings are equal to each other, and the ratio of the opening diameter of the second opening to the opening diameters of the plurality of first openings may be 2 or more and 3 or less. . If it does in this way, each above-mentioned effect can be acquired, avoiding the embedding defect by the opening diameter of each 1st opening part being too small.
  • the depth of the first opening may be 10 ⁇ m or more. In this way, it is possible to avoid an increase in KOZ due to the depth of the first opening having a small opening diameter being too shallow.
  • the distance between the substrate surface (first surface) and the portion embedded in the large volume second opening on the substrate back surface (second surface) side of the through electrode can be sufficiently increased, Since it is possible to secure a margin for erosion to the substrate surface side by isotropic etching for forming the two openings, it is possible to further improve the stability of the manufacturing process.
  • an insulating film may be formed on the first surface of the substrate so as to cover the element, and the first opening may be formed so as to penetrate the insulating film.
  • the through hole including the first opening can be formed, and the through electrode can be embedded in the through hole. Therefore, since the through electrode and the plug can be formed separately, it is possible to use materials suitable for the through electrode and the plug, thereby increasing the design margin.
  • the method of manufacturing a semiconductor device reaches the inside of the substrate from the first surface side with respect to the substrate having the first surface on which the element is formed and the second surface opposite to the first surface.
  • a step (a) for opening the first opening, a step (b) for forming a first insulating film on the inner wall surface and the bottom surface of the first opening, and an anisotropic etching method are used to obtain the first.
  • the first insulating film formed on the bottom surface of the first opening is removed while the first insulating film formed on the inner wall surface of the opening remains, and the substrate below the bottom surface of the first opening is removed.
  • step (c) for forming an extended opening communicating with the first opening and the isotropic etching method is used to remove the substrate located around the extended opening and enlarge the extended opening.
  • the step (d) of forming the second opening, the inner wall surface of the first opening and the second opening A step (e) of forming a second insulating film on the wall surface, a step (f) of embedding a conductive film in the first opening and in the second opening, and polishing the substrate from the second surface side. (G), exposing the conductive film embedded in the second opening, thereby forming a through electrode made of the conductive film in the through hole made of the first opening and the second opening. Yes.
  • the opening diameter of the first opening on the first surface (element formation surface) side of the through hole in which the through electrode is embedded is reduced, KOZ is increased. In other words, it is possible to suppress fluctuations in element characteristics due to stress from the through electrode while reducing the chip area. Moreover, since the opening diameter of the 2nd opening part by the side of the 2nd surface (back surface) is enlarged among through-holes, the resistance value as the whole penetration electrode can be reduced. In addition, since the second insulating film is formed on both inner wall surfaces of the first and second openings so as to cover the first insulating film formed only on the inner wall surface of the first opening, different types of insulation are provided.
  • the insulation failure between the through electrode and the substrate due to the presence of the film interface can be prevented, and the reliability of the semiconductor device can be improved. Furthermore, since the conductive film to be the through electrode is embedded in the first opening and the second opening constituting the through hole in common, in other words, the conductive film to be the through electrode is embedded only from the first surface side. Therefore, since there is no misalignment as in the prior art in which the conductive film is embedded from the front side and the back side of the substrate, the semiconductor device can be manufactured stably.
  • step (a) in the method for manufacturing a semiconductor device according to the present invention, in the step (a), a plurality of first openings are formed, and in the step (b), the first on the inner wall surface and the bottom surface of each of the plurality of first openings.
  • An insulating film is formed, and in step (c), a plurality of extension openings communicating with each of the plurality of first openings are formed, and in step (d), each of the plurality of extension openings is enlarged and connected to each other.
  • step (e) a second insulating film is formed on each inner wall surface of the plurality of first openings and on the inner wall surface of the second opening, and in step (f) Then, a conductive film is embedded in each of the plurality of first openings and the second opening, and in the step (g), the through holes made of the plurality of first openings and the second openings are made of a conductive film.
  • a through electrode may be formed.
  • step (a) an insulating film is formed on the first surface of the substrate so as to cover the element, and then a first opening is formed so as to penetrate the insulating film. May be.
  • the through hole including the first opening can be formed, and the through electrode can be embedded in the through hole. Therefore, since the through electrode and the plug can be formed separately, it is possible to use materials suitable for the through electrode and the plug, thereby increasing the design margin.
  • the semiconductor device and the method of manufacturing the same according to the present invention for highly reliable three-dimensional stacking with a through electrode having a low resistance value while suppressing fluctuations in characteristics of elements such as transistors without increasing KOZ.
  • the semiconductor device can be provided stably.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the embodiment.
  • 2A and 2B are cross-sectional views illustrating each step of the method of manufacturing a semiconductor device according to the embodiment.
  • FIG. 3A and FIG. 3B are cross-sectional views illustrating each process of the method for manufacturing a semiconductor device according to the embodiment.
  • 4A and 4B are cross-sectional views illustrating each step of the method of manufacturing a semiconductor device according to the embodiment.
  • FIG. 5A and FIG. 5B are cross-sectional views illustrating each process of the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 6A and FIG. 6B are cross-sectional views showing respective steps of the method for manufacturing a semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a modification.
  • FIGS. 8A and 8B are cross-sectional views showing respective steps of a semiconductor device manufacturing method according to the modification.
  • FIGS. 9A and 9B are cross-sectional views showing respective steps of a semiconductor device manufacturing method according to the modification.
  • FIG. 10 is a cross-sectional view schematically showing a configuration of a conventional semiconductor device.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the present embodiment.
  • a gate electrode 102 is formed on a transistor region surrounded by an element isolation region 104 formed on the surface (element formation surface) side of a semiconductor substrate 101 via a gate insulating film (not shown).
  • impurity layers 103 serving as source / drain regions are formed on both sides of the gate electrode 102 in the transistor region.
  • interlayer insulating films 111 and 112 are sequentially stacked so as to cover the gate electrode 102.
  • contact plugs 105 that are connected to the impurity layer 103 and transmit signals calculated by the transistors are embedded.
  • the contact plug 105 is made of a low resistance metal such as tungsten (W).
  • An interlayer insulating film 113 is formed on the interlayer insulating film 112, and a wiring 106 connected to the contact plug 105 is embedded in the interlayer insulating film 113.
  • An interlayer insulating film 114 is formed on the interlayer insulating film 113, and a via plug 107 connected to the wiring 106 and a wiring 108 connected to the via plug 107 are embedded in the interlayer insulating film 114.
  • a protective insulating film 115 is formed over the interlayer insulating film 114, and an opening reaching the wiring 108 is formed in the protective insulating film 115.
  • a pad 109 connected to the wiring 108 is formed in the opening, and a surface bump 110 is disposed immediately above the pad 109. Thereby, a signal calculated by the transistor is transmitted to, for example, a printed circuit board through the contact plug 105, the wiring 106, the via plug 107, the wiring 108, the pad 109, and the surface bump 110.
  • the wiring 106, the via plug 107, and the wiring 108 may be made of a low-resistance metal such as copper (Cu), for example.
  • the pad 109 may be made of, for example, aluminum (Al).
  • the contact plug, the wiring, the via plug, and the like are not limited to the configuration described above, and the number, thickness, material, and the like thereof may be changed according to the circuit. Also, these electrical paths may be used to supply power as well as signals.
  • the semiconductor device includes a through electrode 116 formed so as to penetrate from the front surface (element formation surface) to the back surface of the semiconductor substrate 101. As a result, it is possible to transmit a signal and power through the through electrode 116.
  • the through electrode 116 includes a conductive film 122 serving as a main body, and a diffusion prevention film 121 that covers the side wall of the main body and prevents the constituent material of the conductive film 122 from diffusing into the semiconductor substrate 101.
  • a low-resistance metal such as copper may be used in order to efficiently transmit electric signals and electric power.
  • the diffusion preventing film 121 for example, tantalum (Ta) or the like may be used.
  • the through hole in which the through electrode 116 is embedded is formed on the element formation surface side of the semiconductor substrate 101, the first opening 117 formed in the interlayer insulating films 111 and 112, and the back surface side of the semiconductor substrate 101, and A second opening 118 communicating with the first opening 117 is provided.
  • the top of the through electrode 116 is connected to the wiring 106.
  • the opening diameter of the second opening 118 is larger than the opening diameter of the first opening 117. That is, the through electrode 116 has two large and small diameters.
  • the element isolation region 104 may be disposed on the surface portion of the semiconductor substrate 101 around the through electrode 116.
  • a first insulating film 119 is formed on the inner wall surface of the first opening 117, and the first insulating film 119 is covered on the inner wall surfaces of the first opening 117 and the second opening 118, respectively.
  • a second insulating film 120 is formed.
  • the first insulating film 119 is not formed on the inner wall surface of the second opening 118, and terminates at a connection portion between the first opening 117 and the second opening 118.
  • the first insulating film 119 is a discontinuous film in the through hole in which the through electrode 116 is embedded.
  • the second insulating film 120 is formed continuously from the inner wall surface of the first opening 117 to the inner wall surface of the second opening 118.
  • the first insulating film 119 is in contact with the inner wall surface of the first opening 117, and the first insulating film 119 is interposed between the portion of the through electrode 116 formed in the first opening 117 and the semiconductor substrate 101.
  • the second insulating film 120 is interposed. Further, the second insulating film 120 is in contact with the inner wall surface of the second opening 118, and the second insulating film 120 is formed between the portion of the through electrode 116 formed in the second opening 118 and the semiconductor substrate 101.
  • a membrane 120 is interposed.
  • both the diffusion prevention film 121 and the conductive film 122 constituting the through electrode 116 are continuously formed in the through hole including the first opening 117 and the second opening 118.
  • the back surface of the semiconductor substrate 101 is covered with a protective insulating film 123.
  • the bottom of the through electrode 116 (that is, the through hole) is exposed from the protective insulating film 123, and a back bump 124 connected to the bottom of the through electrode 116 is disposed.
  • another semiconductor device and the semiconductor device of this embodiment can be bonded through the back bump 124.
  • front bump 110 and the rear bump 124 can be joined to either a printed circuit board or a semiconductor device, and the number of stacked semiconductor devices having a structure represented by this embodiment is not particularly limited.
  • the opening diameter of the second opening 118 on the back side of the substrate is increased in the through hole in which the through electrode 116 is embedded. For this reason, since the resistance value as the whole penetration electrode 116 can be reduced, the characteristic as a semiconductor device can be improved.
  • (KOZ) 125 is defined by the distance between the transistor and the copper member closest to the transistor.
  • the opening diameter of the first opening 117 on the element forming surface side in the through hole in which the through electrode 116 is embedded is reduced, the area of the KOZ 125 can be reduced. Therefore, fluctuations in element characteristics such as transistor characteristics due to stress from the through electrode 116 can be suppressed while reducing the chip area.
  • the second insulating film 120 is formed on both inner wall surfaces of the first opening 117 and the second opening 118 so as to cover the first insulating film 119 formed only on the inner wall surface of the first opening 117. Has been. For this reason, it is possible to improve the reliability of the semiconductor device by preventing an insulation failure between the through electrode 116 and the semiconductor substrate 101 due to the presence of the interface between the different types of insulating films.
  • the second insulating film 120 is continuously formed from the inner wall surface of the first opening 117 to the inner wall surface of the second opening 118, the through electrode 116 and the semiconductor substrate 101 are formed. It is possible to reliably prevent insulation failure from occurring.
  • the first insulating film 119 is terminated at the connection portion between the first opening 117 and the second opening 118. For this reason, when the second opening 118 is formed by etching, the first insulating film 119 can prevent the first opening 117 from being enlarged, so that an increase in the KOZ 125 can be prevented. In addition, since the first insulating film 119 is formed so as to be in contact with the inner wall surface of the first opening 117 and is formed so as to be in contact with the inner wall surface of the second opening 120, the inner wall surface is covered. A reduction in the substantial diameter of the through hole due to the insulating film can be minimized.
  • the conductive film to be the through electrode 116 is embedded in the first opening 117 and the second opening 118 constituting the through hole in common, in other words, the through electrode 116 is formed only from the element formation surface side. Since the conductive film is embedded, there is no misalignment as in the prior art in which the conductive film is embedded from the front surface side and the back surface side of the substrate, so that the semiconductor device can be manufactured stably.
  • interlayer insulating films 111 and 112 are formed on the element formation surface of the semiconductor substrate 101 so as to cover the transistor including the gate electrode 102 and the impurity layer 103, and the through electrode 116 is embedded.
  • a first opening 117 which is an upper portion of the through hole is formed so as to penetrate the interlayer insulating films 111 and 112. Therefore, after the contact plug 105 connected to the transistor is formed in the interlayer insulating films 111 and 112, a through hole including the first opening 117 can be formed, and the through electrode 116 can be embedded in the through hole. Therefore, since the through electrode 116 and the contact plug 105 can be formed separately, it is possible to use materials suitable for the through electrode 116 and the contact plug 105, and the design margin is increased.
  • the depth of the second opening 118 may be the same as the depth of the first opening 117 or deeper than the depth of the first opening 117. In this way, the ratio of the second opening 118 having a large opening diameter to the through hole can be increased, and the resistance value of the entire through electrode 116 can be reduced. However, if the depth of the first opening 117 is too shallow, the transistor is affected by the portion of the through electrode 116 formed in the second opening 118 having a large opening diameter. Accordingly, the balance between the depth of the first opening 117 and the depth of the second opening 118 may be changed. For example, the ratio of the depth of the second opening 118 to the depth of the first opening 117 may be set to 1 or more and 4 or less.
  • the second opening Since it is possible to secure a margin for erosion to the substrate surface side by isotropic etching for forming 118, it is possible to further improve the stability of the manufacturing process.
  • the smaller the opening diameter of the first opening 117 the greater the above-mentioned KOZ reduction effect.
  • the opening diameter of the first opening 117 is too small, the resistance value of the through electrode 116 as a whole increases or it becomes difficult to embed the conductive film in the first opening 117.
  • the balance between the opening diameter of the first opening 117 and the opening diameter of the second opening 118 may be changed.
  • the ratio of the opening diameter of the second opening 118 to the opening diameter of the first opening 117 may be set larger than 1 and 3 or less. In this way, it is possible to obtain a KOZ reduction effect while avoiding a filling failure and an increase in resistance of the through electrode 116 due to the opening diameter of the first opening 117 being too small.
  • the first insulating film 119 and the second insulating film 120 may be the same type of insulating film, or may be different types of insulating films.
  • the first insulating film 119 functions as an etching stopper for the first opening 117 when the second opening 118 is formed by etching, while the second insulating film 120 is a diffusion of the constituent material of the through electrode 116. Functions as a prevention film.
  • the first insulating film 119 and the second insulating film 120 are different types of insulating films, the degree of freedom in selecting the material of each insulating film is increased.
  • the first insulating film 119 may be a silicon nitride film
  • the second insulating film 120 may be a silicon oxide film.
  • the second insulating film 120 is formed continuously from the inner wall surface of the first opening 117 to the inner wall surface of the second opening 118.
  • the second insulating film 120 The same kind of insulating film may be formed as the insulating film 120 a plurality of times to cover both inner wall surfaces of the first opening 117 and the second opening 118. Also in this case, it is possible to prevent an insulation failure between the through electrode 116 and the semiconductor substrate 101 due to the presence of the interface between the different types of insulating films.
  • the first insulating film 119 is terminated at the connection portion between the first opening portion 117 and the second opening portion 118.
  • the second opening portion 118 is etched.
  • the first insulating film 119 in the vicinity of the connection portion between the first opening 117 and the second opening 118 may be partially removed.
  • the first insulating film 119 is formed so as to be in contact with the inner wall surface of the first opening 117 (that is, the semiconductor substrate 101), and the second insulating film 120 is formed on the inner wall surface of the second opening 118 (that is, the semiconductor substrate 101). It was formed so as to be in contact with the semiconductor substrate 101).
  • another An insulating film may be further formed between the first insulating film 119 and the inner wall surface of the first opening 117 and / or between the second insulating film 120 and the inner wall surface of the second opening 118.
  • interlayer insulating films 111 and 112 are formed on the element formation surface of the semiconductor substrate 101 so as to cover the transistor including the gate electrode 102 and the impurity layer 103, and the through hole in which the through electrode 116 is embedded is formed.
  • the upper first opening 117 was formed so as to penetrate the interlayer insulating films 111 and 112.
  • the first opening 117 may be formed so as to penetrate only the semiconductor substrate 101, in other words, not to penetrate the insulating film on the semiconductor substrate 101.
  • FIG. 6 is a cross-sectional view showing each step of the semiconductor device manufacturing method according to the present embodiment.
  • an element isolation region 104 is formed on the surface (element formation surface) side of the semiconductor substrate 101 so as to surround the transistor region, and then a gate insulating film (on the transistor region) is formed.
  • the gate electrode 102 is formed via a not shown).
  • impurity layers 103 serving as source / drain regions are formed on both sides of the gate electrode 102 in the transistor region.
  • an element such as a resistor may be formed on the element formation surface of the semiconductor substrate 101 separately from the transistor.
  • the element isolation region 104 is also formed on the semiconductor substrate 101 in the through electrode formation region.
  • interlayer insulating films 111 and 112 are sequentially formed on the element formation surface of the semiconductor substrate 101 so as to cover the gate electrode 102, and then the interlayer insulating films 111 and 112 are formed. Then, a contact plug 105 connected to the impurity layer 103 is formed.
  • the thickness of the interlayer insulating film 111 is, for example, 100 nm, and the film type may be, for example, a silicon nitride (SiN) film.
  • the thickness of the interlayer insulating film 112 is, for example, about 500 nm, and the film type may be, for example, a silicon oxide film.
  • a CMP (Chemical-Mechanical-Polishing-) stopper film 131 is formed on the upper surface of the interlayer insulating film 112 including the upper surface of the contact plug 105.
  • the thickness of the CMP stopper film 131 is, for example, about 50 nm, and the film type may be, for example, a silicon nitride film. In this way, it is possible to ensure the selectivity with respect to the interlayer insulating film 112 when a silicon oxide film is used as the interlayer insulating film 112 and the selectivity in the selective etching process described later.
  • the first opening 117 having a diameter of, for example, about 5 ⁇ m and a depth of about 10 ⁇ m is formed by using, for example, a lithography technique and a dry etching technique. It is formed so as to penetrate the film 112, the interlayer insulating film 111 and the element isolation region 104 and reach the inside of the semiconductor substrate 101.
  • an etching stopper is formed on the inner wall surface and the bottom surface of the first opening 117 and on the upper surface of the CMP stopper film 131 outside the first opening 117 by a selective etching process described later.
  • a first insulating film 119 functioning as a film is formed.
  • the first insulating film 119 may be formed by using, for example, a CVD (Chemical Vapor Deposition) method.
  • the thickness of the first insulating film 119 is, for example, about 200 nm, and the film type may be, for example, the same silicon nitride film as the CMP stopper film 131.
  • the first insulating film 119 formed on the inner wall surface of the first opening 117 is left by using, for example, directional etching (anisotropic etching).
  • the first insulating film 119 formed on the bottom surface of the first opening 117 is removed, and the semiconductor substrate 101 below the bottom surface of the first opening 117 is further dug down so as to communicate with the first opening 117.
  • a portion 132 is formed.
  • the first insulating film 119 formed outside the first opening 117 is also removed.
  • the diameter of the extension opening 132 is approximately the same as the first opening 117 (for example, approximately 5 ⁇ m).
  • the first insulating film 119 is formed by a film thickness by using a gas capable of etching the first insulating film 119 (for example, silicon nitride film), for example, CFx -based gas. Only etch. Subsequently, by switching to a gas capable of etching the semiconductor substrate 101 (for example, silicon substrate), for example, SF 6 -based gas, and etching the semiconductor substrate 101 to a predetermined depth (for example, a depth of about 40 ⁇ m), the extended opening 132 is formed.
  • a gas capable of etching the semiconductor substrate 101 for example, silicon substrate
  • SF 6 -based gas for example, SF 6 -based gas
  • the semiconductor substrate 101 exposed in the extension opening 132 is isotropically etched to remove the semiconductor substrate 101 located around the extension opening 132, Thereby, the 2nd opening part 118 which the extension opening part 132 expanded is formed.
  • an isotropic etching method for example, wet etching using an etching solution having an HF / HNO3 ratio of 1/25 may be performed.
  • the second opening 118 can be formed while preventing the first opening 117 from being enlarged.
  • the finished diameter of the second opening 118 can be set to a desired value easily and flexibly.
  • the finished diameter of the second opening 118 where the large-diameter portion of the through electrode 116 is formed is set to the diameter of the extension opening 132. Is set to about 10 ⁇ m by adding twice the etching amount of 2.5 ⁇ m to 5 ⁇ m.
  • an etching mask is not prepared for each of the front surface side and the back surface side of the substrate as in the prior art, or a lithography process or the like is not performed (that is, Without increasing the number of steps, the first opening 117 having a small diameter and the second opening 118 having a large diameter, which are through holes, can be formed at low cost.
  • the second insulation is formed on the inner wall surfaces of the first opening 117 and the second opening 118 and on the upper surface of the CMP stopper film 131 outside the first opening 117.
  • a film 120 is formed.
  • the first insulating film 119 remaining on the inner wall surface of the first opening 117 is covered with the second insulating film 120.
  • the interface between the different types of insulating films is formed inside the first opening 117 and the second opening 118 serving as through holes. There is no exposure.
  • a conformal film forming method for example, a CVD method may be used for forming the second insulating film 120.
  • the thickness of the second insulating film 120 is, for example, about 200 nm to 500 nm, and the film type may be, for example, a silicon oxide film.
  • a diffusion prevention film 121 is formed so as to cover the second insulating film 120 formed in the first opening 117 and the second opening 118.
  • the diffusion prevention film 121 may be formed on the upper surface of the second insulating film 120 outside the first opening 117.
  • the diffusion prevention film 121 is formed in a conformal film formation method similar to the second insulating film 120, for example, CVD. The method may be used.
  • the thickness of the diffusion prevention film 121 is, for example, about 130 nm, and the film type may be, for example, a titanium nitride film, a ruthenium nitride film, a ruthenium oxide film, or a laminated film of two or more of these films. Further, copper may be added to the diffusion preventing film 121.
  • the second insulating film 120 and the diffusion prevention film 121 may be continuously and collectively formed in the first opening 117 and the second opening 118. In this way, it is possible to form a continuous film having a uniform film thickness, and the reliability of the product can be improved.
  • the first opening 117 and the second opening 118 are filled with a conductive film 122 made of a low-resistance metal such as copper using, for example, a plating method. Form. Thereafter, annealing is performed at a temperature of, for example, about 400 ° C. in order to stabilize the metal crystal of the conductive film 122.
  • annealing is performed at a temperature of, for example, about 400 ° C. in order to stabilize the metal crystal of the conductive film 122.
  • Stress is generated in the semiconductor substrate 101.
  • the stress that affects the actual transistor is only the stress caused by the conductive film 122 near the element formation surface of the semiconductor substrate 101.
  • the opening diameter of the first opening 117 in which the conductive film 122 is embedded is reduced on the element formation surface side of the semiconductor substrate 101, the influence of stress on the transistor can be greatly reduced.
  • the conductive film 122, the diffusion prevention film 121, and the second insulating film 120 remaining outside the first opening 117 above the element formation surface of the semiconductor substrate 101 are removed.
  • a CMP process using the CMP stopper film 131 is performed.
  • the CMP stopper film 131 may also be removed, and the upper surface of the interlayer insulating film 112 including the upper surface of the contact plug 105 may be exposed.
  • the second insulating film 120 is, for example, a silicon oxide film and the CMP stopper film 131 is, for example, a silicon nitride film
  • the CMP process for the second insulating film 120 and the CMP process for the CMP stopper film 131 are different.
  • the CMP process can be performed while ensuring a sufficient selection ratio between the CMP stopper film 131 and the second insulating film 120, the CMP process can be performed even when the polishing amount is large and process stability is easily lost. Can be performed stably.
  • an interlayer insulating film 113 is formed on the upper surface of the interlayer insulating film 112 including the upper surface of the contact plug 105, a wiring 106 connected to the contact plug 105 and the through electrode 116 is embedded in the interlayer insulating film 113.
  • the surface pads and the surfaces are formed. Form bumps.
  • the multilayer wiring structure, the surface pads, and the surface bumps may be formed on the element formation surface side of the semiconductor substrate 101 after the back surface side of the semiconductor substrate 101 is polished.
  • the semiconductor substrate 101 is polished and thinned from the back surface side to expose the conductive film 122 embedded in the second opening 118, whereby the first opening 117 and the second opening 118 are exposed.
  • a through electrode 116 having the conductive film 122 as a main body and a side wall of the main body covered with a diffusion prevention film 121 is formed in the through hole.
  • a back bump 124 is formed on the bottom portion of the through electrode 116 for connection to the like.
  • the formation of the back bump 124 is not always necessary. In other words, the bottom of the through electrode 116 can be used as an external connection terminal. However, the back bump 124 is formed to improve the connection stability. Is preferred.
  • FIGS. 2A, 2B, 3A, 3B, 4A, 4B, 5A, 5B and 6A By the process shown in FIG. 1B, the semiconductor device of this embodiment shown in FIG. 1 can be finally completed.
  • the opening diameter of the first opening 117 on the element forming surface side of the through hole in which the through electrode 116 is embedded is reduced, while the through hole Of these, the opening diameter of the second opening 118 on the back side of the substrate is increased. For this reason, it is possible to reduce the resistance value of the through electrode 116 while suppressing the characteristic variation of the element such as the transistor caused by the through electrode 116 to the minimum.
  • the second insulating film 120 is formed on both inner wall surfaces of the first opening 117 and the second opening 118 so as to cover the first insulating film 119 formed only on the inner wall surface of the first opening 117. Therefore, it is possible to improve the reliability of the semiconductor device by preventing an insulation failure between the through electrode 116 and the semiconductor substrate 101 due to the presence of the interface between the different types of insulating films.
  • the conductive film that becomes the through electrode 116 is embedded in the first opening 117 and the second opening 118 that form the through hole in common, in other words, the conductive that becomes the through electrode 116 only from the element formation surface side.
  • the membrane is embedded.
  • the depth of the first opening 117 it is preferable to secure the depth of the first opening 117 to some extent (for example, about 10 ⁇ m). In this way, a sufficient distance between the portion of the through electrode 116 embedded in the second opening 118 on the back side of the substrate having a large occupied volume and the substrate surface (element formation surface) on which various elements are formed is sufficient. Can be large. Accordingly, a margin for erosion to the substrate surface side by the isotropic etching for forming the second opening 118 can be secured, so that the stability of the manufacturing process can be further improved.
  • FIG. 7 is a cross-sectional view schematically showing a configuration of a semiconductor device according to this modification.
  • the same components as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and differences from the semiconductor device according to the first embodiment will be mainly described below.
  • a through hole in which the through electrode 116 is embedded by one small-diameter first opening 117 communicating with one large-diameter second opening 118. was configured.
  • a plurality of (specifically, two) small-diameter first openings 117A and 117B are formed, and each first opening 117A and 117B has one large-diameter.
  • a through hole in which the through electrode 116 is embedded is formed.
  • the opening diameter of the second opening 118 of the present modification may be larger than that of the first embodiment.
  • the first insulating film 119 is formed only on the inner wall surfaces of the first openings 117A and 117B. That is, the first insulating film 119 is a discontinuous film in the through hole in which the through electrode 116 is embedded.
  • the second insulating film 120 covers the first insulating film 119 on the inner wall surface of each of the first openings 117A and 117B, and the inner wall surface of the second opening 118 from the inner wall surface of each of the first openings 117A and 117B. It is formed continuously over the top.
  • the first insulating film 119 is in contact with the inner wall surface of each of the first openings 117A and 117B, and between the portion of the through electrode 116 formed in each of the first openings 117A and 117B and the semiconductor substrate 101.
  • the first insulating film 119 and the second insulating film 120 are interposed.
  • the second insulating film 120 is in contact with the inner wall surface of the second opening 118, and the second insulating film 120 is formed between the portion of the through electrode 116 formed in the second opening 118 and the semiconductor substrate 101.
  • a membrane 120 is interposed.
  • the through electrode 116 embedded in the through hole made up of the first openings 117A and 117B and the second opening 118 includes the conductive film 122 serving as the main body, the side wall of the main body, and the constituent material of the conductive film 122.
  • the diffusion prevention film 121 is configured to prevent diffusion to the semiconductor substrate 101.
  • both of the diffusion prevention film 121 and the conductive film 122 are continuously formed in the through holes formed by the first openings 117A and 117B and the second openings 118.
  • 8 (a), 8 (b), 9 (a), and 9 (b) are cross-sectional views showing respective steps of the method for manufacturing a semiconductor device according to the present embodiment.
  • steps similar to those shown in FIGS. 2A, 2B, 3A, 3B, and 4A of the semiconductor device manufacturing method according to the first embodiment are performed. . Specifically, as shown in FIG. 8A, the plurality of first openings 117A and 117B penetrate through the CMP stopper film 131, the interlayer insulating film 112, the interlayer insulating film 111, and the element isolation region 104 to form a semiconductor. After forming so as to reach the inside of the substrate 101, a first insulating film 119 is formed on the inner wall surfaces of the first openings 117A and 117B.
  • the pitch of the first openings 117A and 117B is set as small as possible so that the two adjacent first openings 117A and 117B are formed as close as possible.
  • the distance between the first opening 117A and the first opening 117B is set to about 5 ⁇ m.
  • the first insulating film 119 formed on the inner wall surfaces of the first openings 117A and 117B is left and the bottom surfaces of the first openings 117A and 117B are left.
  • the side semiconductor substrate 101 is further dug to form extended openings 132A and 132B communicating with the first openings 117A and 117B.
  • the diameters of the extended openings 132A and 132B are substantially the same as the first openings 117A and 117B (for example, about 5 ⁇ m).
  • the same process as the process shown in FIG. 4B of the method for manufacturing the semiconductor device according to the first embodiment is performed.
  • the semiconductor substrate 101 exposed in the extension openings 132A and 132B is isotropically etched to be positioned around the extension openings 132A and 132B.
  • the semiconductor substrate 101 is removed.
  • the extended openings 132A and 132B can be enlarged to form the second openings 118 connected to each other.
  • the etching amount of the semiconductor substrate 101 is set to about 2.5 ⁇ m to 5 ⁇ m, for example, in order to enlarge and connect the extended openings 132A and 132B.
  • steps similar to those shown in FIGS. 5A, 5B and 6A of the method for manufacturing the semiconductor device according to the first embodiment are performed. Specifically, as shown in FIG. 9A, after the second insulating film 120 is formed on the inner wall surfaces of the first openings 117A and 117B and the second opening 118, the first opening 117A is formed. 117B and the second opening 118 are filled with a conductive film 122 with a diffusion prevention film 121 interposed therebetween. Thereafter, the conductive film 122, the diffusion prevention film 121, the second insulating film 120, and the CMP stopper film 131 remaining outside the first openings 117A and 117B above the element formation surface of the semiconductor substrate 101 are removed.
  • a wiring 106 connected to the contact plug 105 and the through electrode 116 is embedded in the interlayer insulating film 113.
  • the surface pads and the surfaces are formed. Form bumps.
  • the semiconductor substrate 101 is polished and thinned from the back side.
  • the through electrode 116 having the conductive film 122 as the main body and the side wall of the main body covered with the diffusion prevention film 121 is formed in the through hole including the first openings 117A and 117B and the second opening 118.
  • the semiconductor device of the present modification shown in FIG. 7 can be finally completed by the steps shown in FIGS. 8A and 8B and FIGS. 9A and 9B.
  • the opening diameters of the first openings 117A and 111B on the element forming surface side of the through hole in which the through electrode 116 is embedded are reduced, while the back side of the substrate is out of the through hole.
  • the opening diameter of the second opening 118 is increased.
  • the second insulation is formed on the inner walls of the first openings 117A and 111B and the second opening 118 so as to cover the first insulating film 119 formed only on the inner walls of the first openings 117A and 111B.
  • a film 120 is formed.
  • the conductive film to be the through electrode 116 is embedded in common in the first openings 117A and 111B and the second opening 118 constituting the through hole. Therefore, according to this modification, the same effects as those of the first embodiment can be obtained, and the following effects can also be obtained.
  • the resistance value of the entire through electrode 116 can be further reduced. Accordingly, by minimizing the pitch between adjacent upper portions (portions formed in the first openings 117A and 111B) of the through electrode 116, the electric resistance of the through electrode 116 can be efficiently reduced with a minimum chip area. It becomes possible. For example, it is possible to minimize the number of processes, that is, increase the processing time by devising such as arranging the upper portions of adjacent through electrodes in a staggered manner (that is, arranging the plurality of first openings in a staggered manner). The resistance value of the through electrode 116 can be lowered with the chip area.
  • the first insulating film 119 is formed so as to be in contact with the inner wall surfaces of the first openings 117A and 117B (that is, the semiconductor substrate 101), and the second insulating film 120 is formed in the second opening 118. It was formed so as to be in contact with the wall surface (that is, the semiconductor substrate 101).
  • Another insulating film may be further formed.
  • two small-diameter first openings 117A and 117B are provided for one large-diameter second opening 118.
  • the small-diameter second opening 118 communicates with one large-diameter second opening.
  • the number of first openings to be made is not particularly limited, and for example, three or more first openings may be provided.
  • the opening diameter of the second opening increases, whereas when the opening diameter of the second opening becomes larger than the depth of the first opening, KOZ125 (see FIG. 7).
  • the distance between the transistor and the first opening closest to the transistor is not defined.
  • the KOZ 125 is defined by the distance between the transistor and the second opening. Therefore, it is preferable to set the number of first openings so that the KOZ 125 is defined by the distance between the transistor and the first opening closest to the transistor.
  • the opening diameters of the plurality of first openings may be set to the same opening diameter, or may be set to different opening diameters.
  • the ratio of the opening diameter of the second opening to the opening diameter may be 2 or more and 3 or less. In this way, it is possible to obtain a KOZ reduction effect while avoiding a filling failure and an increase in resistance of the through electrode 116 due to the opening diameter of each first opening being too small.
  • the semiconductor device and the manufacturing method thereof according to the present invention are reliable in that a through-electrode having a low resistance value is suppressed in a three-dimensional semiconductor chip stacking technique while suppressing variations in characteristics of elements such as transistors without increasing KOZ.
  • it is useful as a three-dimensional stacked semiconductor device that requires miniaturization, high integration, high performance, improved yield, and the like, and a method for manufacturing the same.

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Abstract

　半導体基板（１０１）の表面から裏面までを貫通するように貫通電極（１１６）が形成されている。貫通電極（１１６）が埋め込まれている貫通孔は、基板表面側の第１開口部（１１７）と、基板裏面側の第２開口部（１１８）とを有している。第２開口部（１１８）の開口径は、第１開口部の開口径（１１７）よりも大きい。第１開口部（１１７）の内壁面上に第１絶縁膜（１１９）が形成されている。第１絶縁膜（１１９）を覆うように第１開口部（１１７）及び第２開口部（１１８）の各内壁面上に第２絶縁膜（１２０）が形成されている。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、３次元積層用の貫通電極を有する半導体装置及びその製造方法に関する。
　近年の電子機器の高機能化及び高性能化に伴い、電子機器に用いられる半導体デバイスの高性能化及び高集積化を図るための様々な開発が進められている。そのような状況の中で、特に、貫通電極を有する３次元半導体チップ積層技術が提案されており、該技術の開発が活発に行われている。３次元半導体チップ積層技術とは、積層する一方の半導体チップに半導体基板を貫通する貫通電極及び該貫通電極に接続されたバンプを設けると共に積層する他方の半導体チップにバンプを設け、両半導体チップのバンプ間接合により両半導体チップを積層する技術である。
　図１０は、従来の３次元半導体チップ積層技術向けのシリコン貫通電極を含む半導体チップの一例を示す断面図である。
　図１０に示すように、半導体基板５００の表面（素子形成面）から裏面までを貫通するように貫通孔５０５が形成されている。貫通孔５０５内には、貫通孔５０５の内壁面を覆う絶縁膜５０４を介して、貫通電極５０１が埋め込まれている。貫通電極５０１は、本体となる金属膜５０２と、金属膜５０２中の金属の半導体基板５００への拡散を防止する拡散防止膜５０３とから構成されている。金属膜５０２の材料としては、銅（Ｃｕ）に代表される低抵抗材料が用いられる。絶縁膜５０４は、貫通電極５０１と半導体基板５００との接触を防止する。
　半導体基板５００の素子形成面側に形成された素子分離領域５０８に囲まれたトランジスタ領域上には、ゲート絶縁膜（図示省略）を介してゲート電極５０６が形成されていると共に、トランジスタ領域におけるゲート電極５０６の両側にはソース・ドレイン領域となる不純物層５０７が形成されている。半導体基板５００の素子形成面上には、ゲート電極５０６を覆うように、層間絶縁膜５１１及び５１２が順に積層されている。貫通電極５０１（つまり貫通孔５０５）は、層間絶縁膜５１１及び５１２を貫通している。また、層間絶縁膜５１１及び５１２には、不純物層５０７と接続するコンタクトプラグ５０９が埋め込まれている。層間絶縁膜５１２上には層間絶縁膜５１３が形成されており、層間絶縁膜５１３には、貫通電極５０１及びコンタクトプラグ５０９と接続する配線５１６が埋め込まれている。層間絶縁膜５１３上には層間絶縁膜５１４が形成されており、層間絶縁膜５１４には、配線５１６と接続するビアプラグ５１７、及びビアプラグ５１７と接続する配線５１８が埋め込まれている。層間絶縁膜５１４上には保護絶縁膜５１５が形成されており、保護絶縁膜５１５には配線５１８に達する開口部が形成されている。該開口部には、配線５１８と接続するパッド５１９が形成されており、パッド５１９の直上にはバンプ５２０が配置されている。
　一方、半導体基板５００の裏面は保護絶縁膜５２１によって覆われており、貫通電極５０１（つまり貫通孔５０５）は保護絶縁膜５２１を貫通している。半導体基板５００の裏面上には、貫通電極５０１と接続する裏面バンプ５２２が配置されている。
　ところで、半導体装置製造の最終工程付近で実施されるシンタ処理によって貫通電極５０１が変形することを防ぐために、貫通電極５０１の形成後に４００℃程度の高温でアニール処理を行う必要がある（例えば非特許文献１参照）。
　しかしながら、このアニール処理を行った際に、貫通電極５０１内の厚膜の金属膜（銅膜）５０２にはアニール処理に起因する熱膨張と熱収縮とが発生する。その結果、金属膜５０２を構成する銅と、半導体基板５００を構成するシリコンとの間の熱膨張係数の差によって、半導体基板５００に応力が発生し、それにより、貫通電極５０１に近接するトランジスタの特性が変動してしまうという問題が生じる（例えば、非特許文献２を参照。）。
　このため、ゲート電極５０６と不純物層５０７とから構成されるトランジスタの周囲には、貫通電極５０１からの応力に起因する特性変動を抑制して安定動作を保証するために、図１０に示すように、一般にＫＯＺ（Ｋｅｅｐ Ｏｕｔ Ｚｏｎｅ）と呼ばれる貫通電極配置禁止領域５２５を設定する必要がある。この貫通電極配置禁止領域５２５は、貫通電極を用いた半導体装置のチップ面積の縮小を大きく阻害する要因となっている。
　また、このような貫通電極に起因する応力に関する研究は盛んに行われており、該応力が貫通電極の径に比例することが実験的にもシミュレーション的にも証明されている（例えば、非特許文献３を参照。）。
　一方、貫通電極には、積層する半導体装置に貫通電極自体を通じて電源電圧を供給することが求められている。この要請により、貫通電極は低抵抗であることが必要であり、低抵抗な貫通電極を実現するには、貫通電極材料の低抵抗率化に加えて、貫通電極の径の拡大が不可避である。
　以上に述べたような、チップ面積の縮小と貫通電極径の拡大という相反する要望を満たすために、トランジスタが形成される半導体基板の表面側から小径プラグを形成すると共に、該表面側にトランジスタ等の各種素子群を形成した後に半導体基板の裏面側から大径プラグを小径プラグと接続するように形成し、貫通電極を設ける方法が提案されている（例えば特許文献１参照）。この方法によれば、半導体基板の表面側には小径プラグが形成されるため、ＫＯＺを縮小してチップ面積を縮小できると共に、半導体基板の裏面側には大径プラグが形成されるため、貫通電極を全体として低抵抗にすることができる。
特開２００５-２９４５８２号公報
I. De Wolf 他、Cu pumping in TSVs: Effect of pre-CMP thermal budget、Microelectronics Reliabillity、vol.51、no.9、pp.1856-1859、2011年 A. Mercha 他、Comprehensive Analysis of the Impact of Single and Arrays of Through Silicon Vias Induced stress on High-k/Metal Gate CMOS performance、IEDM、2010年 C. Okoro 他、Extraction of the Appropriate Material Property for Realistic Modeling of Through-Silicon-Vias using μ-Raman Spectroscopy、IITC、2008年
　しかしながら、前述の特許文献１に開示されている貫通電極の形成方法では、半導体基板の表面側及び裏面側のそれぞれから、貫通電極と半導体基板との接触を防止する絶縁膜を形成する必要が生じる。ここで、貫通電極を構成する小径プラグと大径プラグとの電気的導通を確保するには、半導体基板の表面側から形成される絶縁膜と、半導体基板の裏面側から形成される絶縁膜とは互いに異なる種類の絶縁膜でなければならない。その理由は、前述の電気的導通を確保するために、小径プラグの形成後に半導体基板の裏面側から形成される絶縁膜のうち小径プラグ底面を覆う部分を除去する際に、小径プラグと半導体基板との接触を防止する絶縁膜（つまり半導体基板の表面側から形成される絶縁膜）が除去されないように両絶縁膜の間にエッチング選択比を持たせるためである。従って、特許文献１に開示されている方法では、貫通電極と半導体基板との間に、異種絶縁膜同士の界面が必然的に形成されてしまう。
　このような異種絶縁膜界面の存在は、貫通電極と半導体基板との絶縁不良等を招きやすく、半導体装置の信頼性を損なう大きな要因となるので、改善が望まれている。また、特許文献１に開示されている方法では、基板の裏面側から見ると、基板の表面側に形成した小径プラグは厚いシリコン層に埋め込まれて形成されていることになる。このため、基板の裏面側から大径プラグを形成する際に、該基板の裏面側から小径プラグをパターン認識することは非常に困難になる。その結果、基板の表面側の小径プラグに対して、基板の裏面側から形成する大径プラグをアライメントさせることは非常に難しくなるので、製造プロセスの安定性が大きく損なわれるという問題が生じる。
　以上に述べた従来技術の問題に鑑み、本発明は、ＫＯＺを増大させることなくトランジスタ等の素子の特性の変動を抑制しつつ、抵抗値が低い貫通電極を備えた信頼性が高い半導体装置を安定的に提供できるようにすることを目的とする。
　前記の目的を達成するために、本発明に係る半導体装置は、素子が形成された第１面と、第１面の反対側の第２面とを有する基板と、第１面から第２面まで基板を貫通するように形成された貫通孔と、貫通孔の内壁面上に形成された第１絶縁膜と、貫通孔の内壁面上に第１絶縁膜を覆うように形成された第２絶縁膜と、貫通孔内を埋め込むように形成された導電膜からなる貫通電極とを備え、貫通孔は、基板における第１面側に形成された第１開口部と、基板における第２面側に形成され且つ第１開口部と連通する第２開口部とを有し、第２開口部の開口径は、第１開口部の開口径よりも大きく、第１絶縁膜は、第１開口部の内壁面上に形成されている一方、第２開口部の内壁面上には形成されておらず、第２絶縁膜は、第１開口部の内壁面上及び第２開口部の内壁面上の両方に形成されている。
　本発明に係る半導体装置によると、貫通電極が埋め込まれる貫通孔のうち第１面（素子形成面）側の第１開口部の開口径を小さくしているため、ＫＯＺを増大させることなく、言い換えると、チップ面積を縮小しつつ、貫通電極からの応力に起因する素子特性の変動を抑制することができる。また、貫通孔のうち第２面（裏面）側の第２開口部の開口径を大きくしているため、貫通電極全体としての抵抗値を低減することができる。また、第１開口部の内壁面上にのみ形成された第１絶縁膜を覆うように、第１及び第２開口部の両内壁面上に第２絶縁膜が形成されているため、異種絶縁膜界面の存在に起因する貫通電極と基板との絶縁不良等を防止して、半導体装置の信頼性を向上させることができる。さらに、貫通電極となる導電膜は、貫通孔を構成する第１開口部及び第２開口部に共通に埋め込まれているため、言い換えると、第１面側からのみ貫通電極となる導電膜が埋め込まれているため、基板の表面側及び裏面側のそれぞれから導電膜を埋め込む従来技術のようなアライメントずれはないので、半導体装置を安定的に製造することができる。
　本発明に係る半導体装置において、第２絶縁膜は、第１開口部の内壁面上から第２開口部の内壁面上にかけて連続して形成されていてもよい。このようにすると、貫通電極と基板との絶縁不良を確実に防止できる。尚、第２絶縁膜として、同種の絶縁膜を複数回形成して第１及び第２開口部の両内壁面を覆ってもよい。この場合にも、異種絶縁膜界面の存在に起因する貫通電極と基板との絶縁不良を防止できる。
　本発明に係る半導体装置において、第１絶縁膜は、第１開口部と第２開口部との接続部で終端していてもよい。このようにすると、第２開口部をエッチングによって形成する際に第１開口部が拡大してしまうことを第１絶縁膜によって防止できるので、ＫＯＺの増大を防止できる。
　本発明に係る半導体装置において、第１絶縁膜は、第１開口部の内壁面と接しており、第２絶縁膜は、第２開口部の内壁面と接していてもよい。このようにすると、内壁面を覆う絶縁膜に起因する貫通孔の実質的直径の減少を最小限に抑制することができる。
　本発明に係る半導体装置において、第１絶縁膜と第２絶縁膜とは互いに異なる種類の絶縁膜であってもよい。ここで、第１絶縁膜は、第２開口部をエッチングによって形成する際に第１開口部のエッチングストッパとして機能する一方、第２絶縁膜は、貫通電極構成材料の拡散防止膜として機能する。このため、第１絶縁膜と第２絶縁膜とが異なる種類の絶縁膜であれば、各絶縁膜の材料選択の自由度が高くなる。例えば、第１絶縁膜はシリコン窒化膜であり、第２絶縁膜はシリコン酸化膜であってもよい。
　本発明に係る半導体装置において、第２開口部の深さは、第１開口部の深さと同じか又は第１開口部の深さよりも深くてもよい。このようにすると、開口径の大きい第２開口部が貫通孔に占める割合を大きくして、貫通電極全体としての抵抗値を低減することができる。例えば、第１開口部の深さに対する第２開口部の深さの比は、１以上で且つ４以下であってもよい。これにより、開口径の小さい第１開口部の深さが浅すぎることによるＫＯＺの増大を回避しつつ、貫通電極全体としての抵抗値を低減することができる。
　本発明に係る半導体装置において、第１開口部の開口径に対する第２開口部の開口径の比は、１よりも大きく且つ３以下であってもよい。このようにすると、第１開口部の開口径が小さすぎることによる埋め込み不良や貫通電極抵抗の増大を回避しつつ、前述のＫＯＺ縮小効果を得ることができる。
　本発明に係る半導体装置において、第１開口部は複数形成されており、該複数の第１開口部が第２開口部と連通していてもよい。このようにすると、各第１開口部の開口径を小さくすることによって、ＫＯＺを増大させることなく、貫通電極からの応力に起因する素子特性の変動を抑制できるのみならず、第１開口部を複数設けることによって、貫通電極全体としての抵抗値をより低減できる。従って、隣接する貫通電極上部（各第１開口部に形成されている部分）同士のピッチを最小化することによって、最小のチップ面積で貫通電極の電気抵抗を効率良く下げることが可能となる。この場合、複数の第１開口部の各開口径は互いに等しく、複数の第１開口部の各開口径に対する第２開口部の開口径の比は、２以上で且つ３以下であってもよい。このようにすると、各第１開口部の開口径が小さすぎることによる埋め込み不良を回避しつつ、前述の各効果を得ることができる。
　本発明に係る半導体装置において、第１開口部の深さは１０μｍ以上であってもよい。このようにすると、開口径の小さい第１開口部の深さが浅すぎることによるＫＯＺの増大を回避できる。また、基板表面（第１面）と、貫通電極のうち基板裏面（第２面）側の大体積の第２開口部に埋め込まれた部分との距離を十分に大きくすることができるため、第２開口部を形成するための等方エッチングによる基板表面側への侵食に対する余裕を確保できるので、製造プロセスの安定性をさらに向上させることが可能となる。
　本発明に係る半導体装置において、基板の第１面上には素子を覆うように絶縁膜が形成されており、第１開口部は、絶縁膜を貫通するように形成されていてもよい。このようにすると、素子と接続するプラグを絶縁膜に形成した後、第１開口部を含む貫通孔を形成し、該貫通孔に貫通電極を埋め込むことができる。従って、貫通電極及びプラグを別個に形成できるため、貫通電極及びプラグのそれぞれに適した材料の使用が可能となるので、設計マージンが増大する。
　本発明に係る半導体装置の製造方法は、素子が形成された第１面と、第１面の反対側の第２面とを有する基板に対して、第１面側から基板の内部に到達する第１開口部を開口する工程（ａ）と、第１開口部の内壁面上及び底面上に第１絶縁膜を形成する工程（ｂ）と、異方性エッチング法を用いることによって、第１開口部の内壁面上に形成された第１絶縁膜を残存させたまま、第１開口部の底面上に形成された第１絶縁膜を除去すると共に第１開口部の底面下側の基板をさらに掘り下げて第１開口部と連通する延長開口部を形成する工程（ｃ）と、等方性エッチング法を用いることによって、延長開口部の周辺に位置する基板を除去し、延長開口部が拡大した第２開口部を形成する工程（ｄ）と、第１開口部の内壁面上及び第２開口部の内壁面上に第２絶縁膜を形成する工程（ｅ）と、第１開口部の内部及び第２開口部の内部に導電膜を埋め込む工程（ｆ）と、基板を第２面側から研磨することによって、第２開口部内に埋め込まれた導電膜を露出させ、それにより、第１開口部及び第２開口部からなる貫通孔に導電膜からなる貫通電極を形成する工程（ｇ）とを備えている。
　本発明に係る半導体装置の製造方法によると、貫通電極が埋め込まれる貫通孔のうち第１面（素子形成面）側の第１開口部の開口径を小さくしているため、ＫＯＺを増大させることなく、言い換えると、チップ面積を縮小しつつ、貫通電極からの応力に起因する素子特性の変動を抑制することができる。また、貫通孔のうち第２面（裏面）側の第２開口部の開口径を大きくしているため、貫通電極全体としての抵抗値を低減することができる。また、第１開口部の内壁面上にのみ形成された第１絶縁膜を覆うように、第１及び第２開口部の両内壁面上に第２絶縁膜を形成しているため、異種絶縁膜界面の存在に起因する貫通電極と基板との絶縁不良等を防止して、半導体装置の信頼性を向上させることができる。さらに、貫通電極となる導電膜を、貫通孔を構成する第１開口部及び第２開口部に共通に埋め込んでいるため、言い換えると、第１面側からのみ貫通電極となる導電膜を埋め込んでいるため、基板の表面側及び裏面側のそれぞれから導電膜を埋め込む従来技術のようなアライメントずれはないので、半導体装置を安定的に製造することができる。
　本発明に係る半導体装置の製造方法において、工程（ａ）では、第１開口部を複数形成し、工程（ｂ）では、複数の第１開口部のそれぞれの内壁面上及び底面上に第１絶縁膜を形成し、工程（ｃ）では、複数の第１開口部のそれぞれと連通する延長開口部を複数形成し、工程（ｄ）では、複数の延長開口部のそれぞれが拡大して互いに連結した第２開口部を形成し、工程（ｅ）では、複数の第１開口部のそれぞれの内壁面上及び第２開口部の内壁面上に第２絶縁膜を形成し、工程（ｆ）では、複数の第１開口部のそれぞれの内部及び第２開口部の内部に導電膜を埋め込み、工程（ｇ）では、複数の第１開口部及び第２開口部からなる貫通孔に導電膜からなる貫通電極を形成してもよい。このようにすると、各第１開口部の開口径を小さくすることによって、ＫＯＺを増大させることなく、貫通電極からの応力に起因する素子特性の変動を抑制できるのみならず、第１開口部を複数設けることによって、貫通電極全体としての抵抗値をより低減できる。従って、隣接する貫通電極上部（各第１開口部に形成されている部分）同士のピッチを最小化することによって、最小のチップ面積で貫通電極の電気抵抗を効率良く下げることが可能となる。
　本発明に係る半導体装置の製造方法において、工程（ａ）では、基板の第１面上に素子を覆うように絶縁膜を形成した後、絶縁膜を貫通するように第１開口部を形成してもよい。このようにすると、素子と接続するプラグを絶縁膜に形成した後、第１開口部を含む貫通孔を形成し、該貫通孔に貫通電極を埋め込むことができる。従って、貫通電極及びプラグを別個に形成できるため、貫通電極及びプラグのそれぞれに適した材料の使用が可能となるので、設計マージンが増大する。
　本発明に係る半導体装置及びその製造方法によれば、ＫＯＺを増大させることなくトランジスタ等の素子の特性の変動を抑制しつつ、抵抗値が低い貫通電極を備えた信頼性が高い３次元積層用の半導体装置を安定的に提供することができる。
図１は、実施形態に係る半導体装置の構成を模式的に示す断面図である。 図２（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図７は、変形例に係る半導体装置の構成を模式的に示す断面図である。 図８（ａ）及び（ｂ）は、変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）及び（ｂ）は、変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１０は、従来の半導体装置の構成を模式的に示す断面図である。
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。
　図１に示すように、半導体基板１０１の表面（素子形成面）側に形成された素子分離領域１０４に囲まれたトランジスタ領域上には、ゲート絶縁膜（図示省略）を介してゲート電極１０２が形成されていると共に、トランジスタ領域におけるゲート電極１０２の両側にはソース・ドレイン領域となる不純物層１０３が形成されている。半導体基板１０１の素子形成面上には、ゲート電極１０２を覆うように、層間絶縁膜１１１及び１１２が順に積層されている。層間絶縁膜１１１及び１１２には、不純物層１０３と接続しており且つトランジスタによって演算される信号を伝達するコンタクトプラグ１０５が埋め込まれている。コンタクトプラグ１０５は、例えばタングステン（Ｗ）等の低抵抗な金属から構成されている。層間絶縁膜１１２の上には層間絶縁膜１１３が形成されており、層間絶縁膜１１３には、コンタクトプラグ１０５と接続する配線１０６が埋め込まれている。層間絶縁膜１１３の上には層間絶縁膜１１４が形成されており、層間絶縁膜１１４には、配線１０６と接続するビアプラグ１０７、及びビアプラグ１０７と接続する配線１０８が埋め込まれている。層間絶縁膜１１４の上には保護絶縁膜１１５が形成されており、保護絶縁膜１１５には配線１０８に達する開口部が形成されている。該開口部には、配線１０８と接続するパッド１０９が形成されており、パッド１０９の直上には表面バンプ１１０が配置されている。これにより、トランジスタによって演算される信号は、コンタクトプラグ１０５、配線１０６、ビアプラグ１０７、配線１０８、パッド１０９及び表面バンプ１１０を通じて、例えばプリント基板等に伝達される。
　尚、配線１０６、ビアプラグ１０７及び配線１０８は、例えば銅（Ｃｕ）等の低抵抗な金属から構成されていてもよい。また、パッド１０９は、例えばアルミニウム（Ａｌ）等から構成されていてもよい。
　また、コンタクトプラグ、配線及びビアプラグ等は、以上に述べた構成に限られるものではなく、回路に応じて、それらの数、厚さ及び材料等を変更してもよい。また、これらの電気的経路は、信号のみならず、電力を供給するために使用されてもよい。
　また、図１に示すように、本実施形態に係る半導体装置は、半導体基板１０１の表面（素子形成面）から裏面までを貫通するように形成された貫通電極１１６を備えている。これにより、貫通電極１１６を通じて信号及び電力を伝送することが可能となる。貫通電極１１６は、本体となる導電膜１２２と、該本体側壁を覆い且つ導電膜１２２の構成材料の半導体基板１０１への拡散を防止する拡散防止膜１２１とから構成されている。導電膜１２２としては、電気信号及び電力を効率良く伝えるために、例えば銅等の低抵抗な金属を用いてもよい。拡散防止膜１２１としては、例えばタンタル（Ｔａ）等を用いてもよい。貫通電極１１６が埋め込まれている貫通孔は、半導体基板１０１の素子形成面側並びに層間絶縁膜１１１及び１１２に形成された第１開口部１１７と、半導体基板１０１の裏面側に形成されており且つ第１開口部１１７と連通する第２開口部１１８とを有している。ここで、貫通電極１１６の頂部は配線１０６に接続されている。また、第２開口部１１８の開口径は、第１開口部１１７の開口径よりも大きい。すなわち、貫通電極１１６は、大小２つの径を有している。尚、貫通電極１１６周辺の半導体基板１０１の表面部に素子分離領域１０４が配置されていてもよい。
　第１開口部１１７の内壁面上には第１絶縁膜１１９が形成されていると共に、第１開口部１１７及び第２開口部１１８のそれぞれの内壁面上には第１絶縁膜１１９を覆うように第２絶縁膜１２０が形成されている。第１絶縁膜１１９は、第２開口部１１８の内壁面上には形成されておらず、第１開口部１１７と第２開口部１１８との接続部で終端している。言い換えると、第１絶縁膜１１９は、貫通電極１１６が埋め込まれる貫通孔内で不連続な膜となっている。第２絶縁膜１２０は、第１開口部１１７の内壁面上から第２開口部１１８の内壁面上にかけて連続して形成されている。第１絶縁膜１１９は第１開口部１１７の内壁面と接しており、貫通電極１１６のうち第１開口部１１７に形成されている部分と半導体基板１０１との間には、第１絶縁膜１１９及び第２絶縁膜１２０が介在する。また、第２絶縁膜１２０は第２開口部１１８の内壁面と接しており、貫通電極１１６のうち第２開口部１１８に形成されている部分と半導体基板１０１との間には、第２絶縁膜１２０が介在する。
　尚、貫通電極１１６を構成する拡散防止膜１２１及び導電膜１２２のいずれも、第１開口部１１７及び第２開口部１１８からなる貫通孔内において連続的に形成されている。
　また、図１に示すように、半導体基板１０１の裏面は保護絶縁膜１２３によって覆われている。ここで、貫通電極１１６（つまり貫通孔）の底部は保護絶縁膜１２３から露出しており、貫通電極１１６の底部と接続する裏面バンプ１２４が配置されている。これにより、例えば他の半導体装置と本実施形態の半導体装置とを裏面バンプ１２４を通じて接合することが可能となる。
　尚、表面バンプ１１０及び裏面バンプ１２４は、プリント基板又は半導体装置のいずれとも接合可能であり、本実施形態に代表される構造を持つ半導体装置の積層数は特に限定されない。
　以上に説明したように、本実施形態の半導体装置によると、貫通電極１１６が埋め込まれる貫通孔のうち基板裏面側の第２開口部１１８の開口径を大きくしている。このため、貫通電極１１６全体としての抵抗値を低減することができるので、半導体装置としての特性を向上させることができる。
　また、半導体基板１０１を構成するシリコン（Ｓｉ）の熱膨張係数と貫通電極１１６を構成する銅の熱膨張係数との差に起因するトランジスタ特性の変動を抑えるために設定される貫通電極配置禁止領域（ＫＯＺ）１２５は、トランジスタと該トランジスタに最も近接する銅部材との距離によって規定される。ここで、本実施形態では、貫通電極１１６が埋め込まれる貫通孔のうち素子形成面側の第１開口部１１７の開口径を小さくしているため、ＫＯＺ１２５の面積を小さくすることが可能となる。従って、チップ面積を縮小しつつ、貫通電極１１６からの応力に起因するトランジスタ特性等の素子特性の変動を抑制することができる。
　また、第１開口部１１７の内壁面上にのみ形成された第１絶縁膜１１９を覆うように、第１開口部１１７及び第２開口部１１８の両内壁面上に第２絶縁膜１２０が形成されている。このため、異種絶縁膜界面の存在に起因する貫通電極１１６と半導体基板１０１との絶縁不良等を防止して、半導体装置の信頼性を向上させることができる。特に、本実施形態では、第２絶縁膜１２０を、第１開口部１１７の内壁面上から第２開口部１１８の内壁面上にかけて連続して形成しているため、貫通電極１１６と半導体基板１０１との絶縁不良を確実に防止することができる。
　また、第１絶縁膜１１９を、第１開口部１１７と第２開口部１１８との接続部で終端させている。このため、第２開口部１１８をエッチングによって形成する際に第１開口部１１７が拡大してしまうことを第１絶縁膜１１９によって防止できるので、ＫＯＺ１２５の増大を防止できる。また、第１絶縁膜１１９を第１開口部１１７の内壁面と接するように形成し、第２絶縁膜１２０第２開口部１１８の内壁面と接するように形成しているため、内壁面を覆う絶縁膜に起因する貫通孔の実質的直径の減少を最小限に抑制することができる。
　また、貫通電極１１６となる導電膜は、貫通孔を構成する第１開口部１１７及び第２開口部１１８に共通に埋め込まれているため、言い換えると、素子形成面側からのみ貫通電極１１６となる導電膜が埋め込まれているため、基板の表面側及び裏面側のそれぞれから導電膜を埋め込む従来技術のようなアライメントずれはないので、半導体装置を安定的に製造することができる。
　さらに、本実施形態では、半導体基板１０１の素子形成面上に、ゲート電極１０２及び不純物層１０３からなるトランジスタを覆うように層間絶縁膜１１１及び１１２が形成されており、貫通電極１１６が埋め込まれている貫通孔の上部となる第１開口部１１７は、層間絶縁膜１１１及び１１２を貫通するように形成されている。このため、トランジスタと接続するコンタクトプラグ１０５を層間絶縁膜１１１及び１１２に形成した後、第１開口部１１７を含む貫通孔を形成し、該貫通孔に貫通電極１１６を埋め込むことができる。従って、貫通電極１１６及びコンタクトプラグ１０５を個別に形成できるため、貫通電極１１６及びコンタクトプラグ１０５のそれぞれに適した材料の使用が可能となるので、設計マージンが増大する。
　尚、本実施形態において、第２開口部１１８の深さは、第１開口部１１７の深さと同一か又は第１開口部１１７の深さよりも深くてもよい。このようにすると、開口径が大きい第２開口部１１８が貫通孔に占める割合を大きくして、貫通電極１１６全体としての抵抗値を低減することができる。但し、第１開口部１１７の深さが浅すぎると、トランジスタは、貫通電極１１６のうち開口径が大きい第２開口部１１８に形成されている部分の影響を受けるようになるため、求める特性に応じて、第１開口部１１７の深さと第２開口部１１８の深さとのバランスを変えてもよい。例えば、第１開口部１１７の深さに対する第２開口部１１８の深さの比を１以上で且つ４以下に設定してもよい。これにより、開口径の小さい第１開口部１１７の深さが浅すぎることによるＫＯＺの増大を回避しつつ、貫通電極１１６全体としての抵抗値を低減することができる。或いは、第１開口部１１７の深さを例えば１０μｍ以上にしてもよい。このようにすると、開口径の小さい第１開口部１１７の深さが浅すぎることによるＫＯＺの増大を回避することができる。また、基板表面（素子形成面）と、貫通電極１１６のうち基板裏面側の大体積の第２開口部１１８に埋め込まれた部分との距離を十分に大きくすることができるため、第２開口部１１８を形成するための等方エッチングによる基板表面側への侵食に対する余裕を確保できるので、製造プロセスの安定性をさらに向上させることが可能となる。
　また、本実施形態において、第１開口部１１７の開口径が小さいほど、前述のＫＯＺの縮小効果は増す。但し、第１開口部１１７の開口径が小さすぎると、貫通電極１１６全体としての抵抗値が増大したり、第１開口部１１７への導電膜の埋め込みが難しくなるので、求める特性に応じて、第１開口部１１７の開口径と第２開口部１１８の開口径とのバランスを変えてもよい。例えば、第１開口部１１７の開口径に対する第２開口部１１８の開口径の比を１よりも大きく且つ３以下に設定してもよい。このようにすると、第１開口部１１７の開口径が小さすぎることによる埋め込み不良や貫通電極１１６の抵抗増大を回避しつつ、ＫＯＺ縮小効果を得ることができる。
　また、本実施形態において、第１絶縁膜１１９と第２絶縁膜１２０とは同一種類の絶縁膜であってもよく、また、互いに異なる種類の絶縁膜であってもよい。ここで、第１絶縁膜１１９は、第２開口部１１８をエッチングによって形成する際に第１開口部１１７のエッチングストッパとして機能する一方、第２絶縁膜１２０は、貫通電極１１６の構成材料の拡散防止膜として機能する。このため、第１絶縁膜１１９と第２絶縁膜１２０とが異なる種類の絶縁膜であれば、各絶縁膜の材料選択の自由度が高くなる。例えば、第１絶縁膜１１９はシリコン窒化膜であり、第２絶縁膜１２０はシリコン酸化膜であってもよい。
　また、本実施形態において、第２絶縁膜１２０を、第１開口部１１７の内壁面上から第２開口部１１８の内壁面上にわたって連続して形成したが、これに代えて、例えば、第２絶縁膜１２０として同種の絶縁膜を複数回形成して第１開口部１１７及び第２開口部１１８の両内壁面を覆ってもよい。この場合にも、異種絶縁膜界面の存在に起因する貫通電極１１６と半導体基板１０１との絶縁不良を防止できる。
　また、本実施形態において、第１絶縁膜１１９を、第１開口部１１７と第２開口部１１８との接続部で終端させたが、これに代えて、例えば、第２開口部１１８をエッチングによって形成する際に、第１開口部１１７と第２開口部１１８との接続部近傍の第１絶縁膜１１９が部分的に除去されていてもよい。
　また、本実施形態において、第１絶縁膜１１９を第１開口部１１７の内壁面（つまり半導体基板１０１）と接するように形成し、第２絶縁膜１２０を第２開口部１１８の内壁面（つまり半導体基板１０１）と接するように形成した。しかし、これに代えて、第１絶縁膜１１９と第１開口部１１７の内壁面との間、及び（又は）第２絶縁膜１２０と第２開口部１１８の内壁面との間に、他の絶縁膜がさらに形成されていてもよい。
　さらに、本実施形態では、半導体基板１０１の素子形成面上に、ゲート電極１０２及び不純物層１０３からなるトランジスタを覆うように層間絶縁膜１１１及び１１２を形成し、貫通電極１１６が埋め込まれる貫通孔の上部となる第１開口部１１７を層間絶縁膜１１１及び１１２を貫通するように形成した。しかし、これに代えて、半導体基板１０１のみを貫通するように、言い換えると、半導体基板１０１上の絶縁膜を貫通しないように、第１開口部１１７を形成してもよい。
　図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
　まず、図２（ａ）に示すように、半導体基板１０１の表面（素子形成面）側にトランジスタ領域を囲むように素子分離領域１０４を形成し、その後、該トランジスタ領域上に、ゲート絶縁膜（図示省略）を介してゲート電極１０２を形成する。続いて、該トランジスタ領域におけるゲート電極１０２の両側にソース・ドレイン領域となる不純物層１０３を形成する。ここで、半導体基板１０１の素子形成面上に、トランジスタとは別に、抵抗等の素子（図示省略）を形成してもよい。また、本実施形態では、貫通電極形成領域の半導体基板１０１の上部にも素子分離領域１０４を形成しておく。
　次に、図２（ａ）に示すように、半導体基板１０１の素子形成面上に、ゲート電極１０２を覆うように、層間絶縁膜１１１及び１１２を順次形成した後、層間絶縁膜１１１及び１１２に、不純物層１０３と接続するコンタクトプラグ１０５を形成する。ここで、層間絶縁膜１１１の厚さは例えば１００ｎｍであり、膜種は例えばシリコン窒化（ＳｉＮ）膜であってもよい。また、層間絶縁膜１１２の厚さは例えば５００ｎｍ程度であり、膜種は例えばシリコン酸化膜であってもよい。
　次に、図２（ｂ）に示すように、コンタクトプラグ１０５の上面上を含む層間絶縁膜１１２の上面上に、ＣＭＰ（Chemical Mechanical Polishing ）ストッパ膜１３１を形成する。ＣＭＰストッパ膜１３１の厚さは例えば５０ｎｍ程度であり、膜種は例えばシリコン窒化膜であってもよい。このようにすると、層間絶縁膜１１２としてシリコン酸化膜を用いた場合の層間絶縁膜１１２に対する選択性、及び後述する選択エッチング工程での選択性を確保することができる。
　次に、図３（ａ）に示すように、例えばリソグラフィ技術及びドライエッチング技術を用いて、例えば径が５μｍ程度、深さが１０μｍ程度の第１開口部１１７を、ＣＭＰストッパ膜１３１、層間絶縁膜１１２、層間絶縁膜１１１及び素子分離領域１０４を貫通して半導体基板１０１の内部に達するように形成する。
　次に、図３（ｂ）に示すように、第１開口部１１７の内壁面上及び底面上並びに第１開口部１１７外側のＣＭＰストッパ膜１３１の上面上に、後述する選択エッチング工程でエッチングストッパ膜として機能する第１絶縁膜１１９を形成する。ここで、エッチングストッパ膜としての第１絶縁膜１１９をコンフォーマルに成膜するために、例えばＣＶＤ（Chemical Vapor Deposition ）法を用いて第１絶縁膜１１９を形成してもよい。第１絶縁膜１１９の厚さは例えば２００ｎｍ程度であり、膜種は、例えばＣＭＰストッパ膜１３１と同じシリコン窒化膜であってもよい。
　次に、図４（ａ）に示すように、例えば指向性エッチング（異方性エッチング）を用いることによって、第１開口部１１７の内壁面上に形成された第１絶縁膜１１９を残存させたまま、第１開口部１１７の底面上に形成された第１絶縁膜１１９を除去すると共に第１開口部１１７の底面下側の半導体基板１０１をさらに掘り下げて第１開口部１１７と連通する延長開口部１３２を形成する。ここで、第１開口部１１７外側に形成された第１絶縁膜１１９も除去される。延長開口部１３２の直径は、第１開口部１１７と同程度（例えば５μｍ程度）である。具体的には、前述の指向性エッチングにおいては、まず、第１絶縁膜１１９（例えばシリコン窒化膜）をエッチングできるガス、例えばＣＦx 系ガスを用いて、第１絶縁膜１１９を成膜厚さ分だけエッチングする。続いて、半導体基板１０１（例えばシリコン基板）をエッチングできるガス、例えばＳＦ6 系ガスに切り換えて、半導体基板１０１を所定の深さ（例えば４０μｍ程度の深さ）までエッチングすることにより、延長開口部１３２を形成する。
　次に、図４（ｂ）に示すように、延長開口部１３２内に露出する半導体基板１０１を等方的にエッチングすることによって、延長開口部１３２の周辺に位置する半導体基板１０１を除去し、これにより、延長開口部１３２が拡大した第２開口部１１８を形成する。等方性エッチング方法としては、例えばＨＦ／ＨＮＯ3 比が１／２５であるエッチング液を用いたウェットエッチングを行ってもよい。これにより、第１開口部１１７の内壁面を保護する第１絶縁膜１１９がシリコン窒化膜である場合、第１絶縁膜１１９と半導体基板１０１つまりシリコン基板とのエッチング選択比を十分に確保することが可能になるので、第１開口部１１７の拡大を防止しつつ、第２開口部１１８を形成することができる。また、ウェットエッチング時間を調整することによって、簡便且つフレキシブルに第２開口部１１８の仕上がり直径を所望値に設定することができる。本実施形態では、半導体基板１０１のエッチング量を例えば２．５μｍ程度に設定することにより、貫通電極１１６の大口径部が形成される第２開口部１１８の仕上がり径を、延長開口部１３２の直径の５μｍにエッチング量２．５μｍの２倍を加算した１０μｍ程度に設定する。
　以上のように、本実施形態の製造方法によれば、従来技術のように基板の表面側及び裏面側それぞれについてエッチング用マスクを準備したり、リソグラフィ工程等を実施したりすることなく（つまり、工程数を増やすことなく）、貫通孔となる小口径の第１開口部１１７及び大口径の第２開口部１１８を低コストで形成することができる。
　次に、図５（ａ）に示すように、第１開口部１１７及び第２開口部１１８のそれぞれの内壁面上並びに第１開口部１１７外側のＣＭＰストッパ膜１３１の上面上に、第２絶縁膜１２０を形成する。これにより、第１開口部１１７の内壁面上に残存する第１絶縁膜１１９は第２絶縁膜１２０によって覆われる。このため、第２絶縁膜１２０の形成時点において、言い換えると、貫通電極形成工程の実施直前において、貫通孔となる第１開口部１１７及び第２開口部１１８の内部に異種絶縁膜同士の界面が露出することはない。ここで、第２開口部１１８の底面及び天井面にも第２絶縁膜１２０を確実に形成するため、第２絶縁膜１２０の形成にコンフォーマルな成膜方法、例えばＣＶＤ法を用いてもよい。また、第２絶縁膜１２０の厚さは例えば２００ｎｍ～５００ｎｍ程度であり、膜種は例えばシリコン酸化膜であってもよい。
　続いて、第１開口部１１７内及び第２開口部１１８内に形成された第２絶縁膜１２０を覆うように、拡散防止膜１２１を形成する。拡散防止膜１２１は、第１開口部１１７外側の第２絶縁膜１２０の上面上に形成されてもよい。ここで、第２開口部１１８の底面及び天井面にも拡散防止膜１２１を確実に形成するため、拡散防止膜１２１の形成に第２絶縁膜１２０と同様のコンフォーマルな成膜方法、例えばＣＶＤ法を用いてもよい。また、拡散防止膜１２１の厚さは例えば１３０ｎｍ程度であり、膜種は、例えばチタン窒化膜、ルテニウム窒化膜若しくはルテニウム酸化膜又はこれらの膜の２つ以上の積層膜であってもよい。また、拡散防止膜１２１に銅が添加されていてもよい。
　尚、第１開口部１１７及び第２開口部１１８に対して第２絶縁膜１２０及び拡散防止膜１２１を連続的に一括して形成してもよい。このようにすると、均一な膜厚を持つ連続膜の積層膜を形成することが可能となり、製品の信頼性を向上させることができる。
　次に、図５（ｂ）に示すように、例えばめっき法等を用いて例えば銅等の低抵抗な金属からなる導電膜１２２を第１開口部１１７及び第２開口部１１８が埋め込まれるように形成する。その後、導電膜１２２の金属結晶を安定化させるために、例えば４００℃程度の温度でアニールを実施する。この際、半導体基板１０１を構成するシリコンの熱膨張係数と、第１開口部１１７及び第２開口部１１８に埋め込まれた導電膜１２２を構成する銅の熱膨張係数との差に起因して、半導体基板１０１に応力が発生する。しかし、実際のトランジスタに影響を与える応力は、半導体基板１０１の素子形成面付近の導電膜１２２によって引き起こされる応力のみである。本実施形態では、半導体基板１０１の素子形成面側において導電膜１２２が埋め込まれる第１開口部１１７の開口径を小さくしているため、トランジスタに対する応力の影響を大きく低減することができる。
　次に、図６（ａ）に示すように、半導体基板１０１の素子形成面上方における第１開口部１１７の外側に残存する導電膜１２２、拡散防止膜１２１及び第２絶縁膜１２０を除去するために、ＣＭＰストッパ膜１３１を用いたＣＭＰ処理を実施する。ここで、ＣＭＰストッパ膜１３１も除去し、コンタクトプラグ１０５の上面を含む層間絶縁膜１１２の上面を露出させてもよい。また、第２絶縁膜１２０が例えばシリコン酸化膜であり、ＣＭＰストッパ膜１３１が例えばシリコン窒化膜である場合は、第２絶縁膜１２０に対するＣＭＰ処理と、ＣＭＰストッパ膜１３１に対するＣＭＰ処理とは別々の条件で実施される。言い換えると、ＣＭＰストッパ膜１３１と第２絶縁膜１２０との選択比を十分に確保しながらＣＭＰ処理を行うことができるため、研磨量が多くてプロセス安定性が失われやすい場合にも、ＣＭＰ処理を安定的に行うことができる。
　続いて、コンタクトプラグ１０５の上面上を含む層間絶縁膜１１２の上面上に層間絶縁膜１１３を形成した後、層間絶縁膜１１３に、コンタクトプラグ１０５及び貫通電極１１６と接続する配線１０６を埋め込む。その後、図示は省略しているが、配線１０６の上面上を含む層間絶縁膜１１３の上面上に、多層配線構造を構成する層間絶縁膜及び配線を所定の層数形成した後、表面パッド及び表面バンプを形成する。尚、これらの多層配線構造並びに表面パッド及び表面バンプを、半導体基板１０１の裏面側を研磨した後に半導体基板１０１の素子形成面側に形成してもよい。
　続いて、半導体基板１０１を裏面側から研磨して薄くすることによって、第２開口部１１８内に埋め込まれた導電膜１２２を露出させ、それにより、第１開口部１１７及び第２開口部１１８からなる貫通孔に、導電膜１２２を本体とし且つ該本体側壁が拡散防止膜１２１によって覆われた貫通電極１１６を形成する。
　次に、図６（ｂ）に示すように、研磨後の半導体基板１０１の裏面上に保護絶縁膜１２３を、貫通電極１１６の底部が露出するように形成した後、他の半導体装置又は樹脂基板等との接続用に、貫通電極１１６の底部上に裏面バンプ１２４を形成する。尚、裏面バンプ１２４の形成は必ずしも必要ではないが、言い換えると、貫通電極１１６の底部を外部接続用端子として用いることも可能であるが、接続安定性を向上させるためには裏面バンプ１２４を形成する方が好ましい。
　このように、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）に示す工程によって、最終的に、図１に示す本実施形態の半導体装置を完成させることができる。
　以上に説明した本実施形態の半導体装置の製造方法によると、貫通電極１１６が埋め込まれる貫通孔のうち素子形成面側の第１開口部１１７の開口径を小さくしている一方、該貫通孔のうち基板裏面側の第２開口部１１８の開口径を大きくしている。このため、貫通電極１１６によって引き起こされるトランジスタ等の素子の特性変動を最小に抑制しつつ、貫通電極１１６の抵抗値を低減させることができる。
　また、第１開口部１１７の内壁面上にのみ形成された第１絶縁膜１１９を覆うように、第１開口部１１７及び第２開口部１１８の両内壁面上に第２絶縁膜１２０を形成しているため、異種絶縁膜界面の存在に起因する貫通電極１１６と半導体基板１０１との絶縁不良等を防止して、半導体装置の信頼性を向上させることができる。
　さらに、貫通電極１１６となる導電膜を、貫通孔を構成する第１開口部１１７及び第２開口部１１８に共通に埋め込んでいるため、言い換えると、素子形成面側からのみ貫通電極１１６となる導電膜を埋め込んでいる。このため、基板の表面側及び裏面側のそれぞれから導電膜を埋め込む従来技術のようなアライメントずれはないので、半導体装置を安定的に製造することができる。
　尚、本実施形態の半導体装置の製造方法において、第１開口部１１７の深さをある程度（例えば１０μｍ程度）以上確保することが好ましい。このようにすると、貫通電極１１６のうち占有体積が大きい基板裏面側の第２開口部１１８に埋め込まれた部分と、各種の素子が形成されている基板表面（素子形成面）との距離を十分に大きくすることができる。従って、第２開口部１１８を形成するための等方エッチングによる基板表面側への侵食に対する余裕を確保できるので、製造プロセスの安定性をさらに向上させることが可能となる。
　（第１の実施形態の変形例）
　以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図７は、本変形例に係る半導体装置の構成を模式的に示す断面図である。尚、図７において、図１に示す第１の実施形態と同じ構成要素には同じ符号を付し、以下では、第１の実施形態に係る半導体装置との相違点について主として説明する。
　図１に示すように、第１の実施形態においては、１つの小口径の第１開口部１１７が１つの大口径の第２開口部１１８と連通することにより、貫通電極１１６が埋め込まれる貫通孔が構成されていた。
　これに対して、本変形例においては、複数の（具体的には２つの）小口径の第１開口部１１７Ａ及び１１７Ｂが形成されており、各第１開口部１１７Ａ及び１１７Ｂが１つの大口径の第２開口部１１８と連通することにより、貫通電極１１６が埋め込まれる貫通孔が構成されている。ここで、本変形例の第２開口部１１８の開口径は、第１の実施形態よりも大きくてもよい。
　尚、本変形例においても、第１絶縁膜１１９は、各第１開口部１１７Ａ及び１１７Ｂの内壁面上にのみ形成されている。すなわち、第１絶縁膜１１９は、貫通電極１１６が埋め込まれる貫通孔内で不連続な膜となっている。第２絶縁膜１２０は、各第１開口部１１７Ａ及び１１７Ｂの内壁面上の第１絶縁膜１１９を覆うと共に、各第１開口部１１７Ａ及び１１７Ｂの内壁面上から第２開口部１１８の内壁面上にかけて連続して形成されている。第１絶縁膜１１９は各第１開口部１１７Ａ及び１１７Ｂの内壁面と接しており、貫通電極１１６のうち各第１開口部１１７Ａ及び１１７Ｂに形成されている部分と半導体基板１０１との間には、第１絶縁膜１１９及び第２絶縁膜１２０が介在する。また、第２絶縁膜１２０は第２開口部１１８の内壁面と接しており、貫通電極１１６のうち第２開口部１１８に形成されている部分と半導体基板１０１との間には、第２絶縁膜１２０が介在する。
　また、各第１開口部１１７Ａ及び１１７Ｂ並びに第２開口部１１８からなる貫通孔に埋め込まれた貫通電極１１６は、本体となる導電膜１２２と、該本体側壁を覆い且つ導電膜１２２の構成材料の半導体基板１０１への拡散を防止する拡散防止膜１２１とから構成されている。ここで、拡散防止膜１２１及び導電膜１２２のいずれも、各第１開口部１１７Ａ及び１１７Ｂ並びに第２開口部１１８からなる貫通孔内において連続的に形成されている。
　図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）において、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）に示す第１の実施形態と同じ構成要素には同じ符号を付し、以下では、第１の実施形態に係る半導体装置の製造方法との相違点について主として説明する。
　まず、第１の実施形態に係る半導体装置の製造方法の図２（ａ）、（ｂ）、図３（ａ）、（ｂ）及び図４（ａ）に示す工程と同様の工程を実施する。具体的には、図８（ａ）に示すように、複数の第１開口部１１７Ａ及び１１７Ｂを、ＣＭＰストッパ膜１３１、層間絶縁膜１１２、層間絶縁膜１１１及び素子分離領域１０４を貫通して半導体基板１０１の内部に達するように形成した後、各第１開口部１１７Ａ及び１１７Ｂの内壁面上に第１絶縁膜１１９を形成する。ここで、リソグラフィ技術を用いて、隣接する２つの第１開口部１１７Ａ及び１１７Ｂが極力近接して形成されるように、第１開口部１１７Ａ及び１１７Ｂのピッチを可能な限り小さく設定する。例えば、第１開口部１１７Ａと第１開口部１１７Ｂとの間の距離を５μｍ程度に設定する。続いて、異方性エッチングを用いることによって、各第１開口部１１７Ａ及び１１７Ｂの内壁面上に形成された第１絶縁膜１１９を残存させたまま、各第１開口部１１７Ａ及び１１７Ｂの底面下側の半導体基板１０１をさらに掘り下げて各第１開口部１１７Ａ及び１１７Ｂと連通する延長開口部１３２Ａ及び１３２Ｂを形成する。各延長開口部１３２Ａ及び１３２Ｂの直径は、各第１開口部１１７Ａ及び１１７Ｂと同程度（例えば５μｍ程度）である。
　次に、第１の実施形態に係る半導体装置の製造方法の図４（ｂ）に示す工程と同様の工程を実施する。具体的には、図８（ｂ）に示すように、各延長開口部１３２Ａ及び１３２Ｂ内に露出する半導体基板１０１を等方的にエッチングして、各延長開口部１３２Ａ及び１３２Ｂの周辺に位置する半導体基板１０１を除去する。これにより、各延長開口部１３２Ａ及び１３２Ｂが拡大して互いに連結した第２開口部１１８を形成することができる。本変形例では、各延長開口部１３２Ａ及び１３２Ｂを拡大させて連結するために、半導体基板１０１のエッチング量を例えば２．５μｍ～５μｍ程度に設定する。
　次に、第１の実施形態に係る半導体装置の製造方法の図５（ａ）、（ｂ）及び図６（ａ）に示す工程と同様の工程を実施する。具体的には、図９（ａ）に示すように、第１開口部１１７Ａ及び１１７Ｂ並びに第２開口部１１８のそれぞれの内壁面上に第２絶縁膜１２０を形成した後、第１開口部１１７Ａ及び１１７Ｂ並びに第２開口部１１８の内部に拡散防止膜１２１を介して導電膜１２２を埋め込む。その後、半導体基板１０１の素子形成面上方における第１開口部１１７Ａ及び１１７Ｂの外側に残存する導電膜１２２、拡散防止膜１２１、第２絶縁膜１２０及びＣＭＰストッパ膜１３１を除去する。続いて、コンタクトプラグ１０５の上面上を含む層間絶縁膜１１２の上面上に層間絶縁膜１１３を形成した後、層間絶縁膜１１３に、コンタクトプラグ１０５及び貫通電極１１６と接続する配線１０６を埋め込む。その後、図示は省略しているが、配線１０６の上面上を含む層間絶縁膜１１３の上面上に、多層配線構造を構成する層間絶縁膜及び配線を所定の層数形成した後、表面パッド及び表面バンプを形成する。その後、半導体基板１０１を裏面側から研磨して薄くする。これによって、第１開口部１１７Ａ及び１１７Ｂ並びに第２開口部１１８からなる貫通孔に、導電膜１２２を本体とし且つ該本体側壁が拡散防止膜１２１によって覆われた貫通電極１１６を形成する。
　次に、第１の実施形態に係る半導体装置の製造方法の図６（ｂ）に示す工程と同様の工程を実施する。具体的には、図９（ｂ）に示すように、研磨後の半導体基板１０１の裏面上に保護絶縁膜１２３を、貫通電極１１６の底部が露出するように形成した後、他の半導体装置又は樹脂基板等との接続用に、貫通電極１１６の底部上に裏面バンプ１２４を形成する。
　このように、図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）に示す工程によって、最終的に、図７に示す本変形例の半導体装置を完成させることができる。
　以上に説明した本変形例によると、貫通電極１１６が埋め込まれる貫通孔のうち素子形成面側の第１開口部１１７Ａ及び１１１Ｂの開口径を小さくしている一方、該貫通孔のうち基板裏面側の第２開口部１１８の開口径を大きくしている。また、第１開口部１１７Ａ及び１１１Ｂの内壁面上にのみ形成された第１絶縁膜１１９を覆うように、第１開口部１１７Ａ及び１１１Ｂ並びに第２開口部１１８の両内壁面上に第２絶縁膜１２０が形成されている。さらに、貫通電極１１６となる導電膜は、貫通孔を構成する第１開口部１１７Ａ及び１１１Ｂ並びに第２開口部１１８に共通に埋め込まれている。従って、本変形例によると、第１の実施形態と同様の効果を得ることができると共に、次のような効果を得ることもできる。
　すなわち、複数の第１開口部１１７Ａ及び１１１Ｂを設けることによって、貫通電極１１６全体としての抵抗値をより低減できる。従って、貫通電極１１６における隣接する上部（各第１開口部１１７Ａ及び１１１Ｂに形成されている部分）同士のピッチを最小化することによって、最小のチップ面積で貫通電極１１６の電気抵抗を効率良く下げることが可能となる。例えば、隣接する貫通電極上部を千鳥状に配置する（つまり、複数の第１開口部を千鳥状に配置する）等の工夫を行うことによって、工程数つまり処理時間の増大を招くことなく、最小のチップ面積で貫通電極１１６の抵抗値を下げることができる。
　尚、本変形例において、第１絶縁膜１１９を各第１開口部１１７Ａ及び１１７Ｂの内壁面（つまり半導体基板１０１）と接するように形成し、第２絶縁膜１２０を第２開口部１１８の内壁面（つまり半導体基板１０１）と接するように形成した。しかし、これに代えて、第１絶縁膜１１９と第１開口部１１７Ａ及び１１７Ｂの内壁面との間、及び（又は）第２絶縁膜１２０と第２開口部１１８の内壁面との間に、他の絶縁膜がさらに形成されていてもよい。
　また、本変形例においては、１つの大口径の第２開口部１１８に対して、２つの小口径の第１開口部１１７Ａ及び１１７Ｂを設けたが、１つの大口径の第２開口部に連通させる第１開口部の数は特に限定されるものではなく、例えば３つ以上の第１開口部を設けてもよい。但し、第１開口部の数が多くなるに従って、第２開口部の開口径が大きくなる一方、第２開口部の開口径が第１開口部の深さよりも大きくなると、ＫＯＺ１２５（図７参照）が、トランジスタと該トランジスタに最も近接する第１開口部との距離で規定されなくなってしまう。言い換えると、ＫＯＺ１２５が、トランジスタと第２開口部との距離で規定されるようになってしまう。従って、ＫＯＺ１２５が、トランジスタと該トランジスタに最も近接する第１開口部との距離で規定されるように、第１開口部の数を設定することが好ましい。
　また、本変形例においては、複数の第１開口部の開口径を同じ開口径に設定してもよく、また、互いに異なる開口径に設定してもよい。複数の第１開口部の開口径を同じ開口径に設定する場合は、該開口径に対する第２開口部の開口径の比は、２以上で且つ３以下であってもよい。このようにすると、各第１開口部の開口径が小さすぎることによる埋め込み不良や貫通電極１１６の抵抗増大を回避しつつ、ＫＯＺ縮小効果を得ることができる。
　本発明に係る半導体装置及びその製造方法は、３次元半導体チップ積層技術において、ＫＯＺを増大させることなくトランジスタ等の素子の特性の変動を抑制しつつ、抵抗値が低い貫通電極を備えた信頼性が高い半導体装置を安定的に提供するものであり、特に、微細化、高集積化、高性能化、歩留り向上等が要求される３次元積層半導体装置及びその製造方法として有用である。
　１０１　　半導体基板
　１０２　　ゲート電極
　１０３　　不純物層
　１０４　　素子分離領域
　１０５　　コンタクトプラグ
　１０６　　配線
　１０７　　ビアプラグ
　１０８　　配線
　１０９　　パッド
　１１０　　表面バンプ
　１１１　　層間絶縁膜
　１１２　　層間絶縁膜
　１１３　　層間絶縁膜
　１１４　　層間絶縁膜
　１１５　　保護絶縁膜
　１１６　　貫通電極
　１１７　　第１開口部
　１１７Ａ　第１開口部
　１１７Ｂ　第１開口部
　１１８　　第２開口部
　１１９　　第１絶縁膜
　１２０　　第２絶縁膜
　１２１　　拡散防止膜
　１２２　　導電膜
　１２３　　保護絶縁膜
　１２４　　裏面バンプ
　１２５　　ＫＯＺ
　１３１　　ＣＭＰストッパ膜
　１３２　　延長開口部
　１３２Ａ　延長開口部
　１３２Ｂ　延長開口部

Claims (16)

  1. 　素子が形成された第１面と、前記第１面の反対側の第２面とを有する基板と、
    　前記第１面から前記第２面まで前記基板を貫通するように形成された貫通孔と、
    　前記貫通孔の内壁面上に形成された第１絶縁膜と、
    　前記貫通孔の内壁面上に前記第１絶縁膜を覆うように形成された第２絶縁膜と、
    　前記貫通孔内を埋め込むように形成された導電膜からなる貫通電極とを備え、
    　前記貫通孔は、前記基板における前記第１面側に形成された第１開口部と、前記基板における前記第２面側に形成され且つ前記第１開口部と連通する第２開口部とを有し、
    　前記第２開口部の開口径は、前記第１開口部の開口径よりも大きく、
    　前記第１絶縁膜は、前記第１開口部の内壁面上に形成されている一方、前記第２開口部の内壁面上には形成されておらず、
    　前記第２絶縁膜は、前記第１開口部の内壁面上及び前記第２開口部の内壁面上の両方に形成されている半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第２絶縁膜は、前記第１開口部の内壁面上から前記第２開口部の内壁面上にかけて連続して形成されている半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記第１絶縁膜は、前記第１開口部と前記第２開口部との接続部で終端している半導体装置。
  4. 　請求項１～３のいずれか１項に記載の半導体装置において、
    　前記第１絶縁膜は、前記第１開口部の内壁面と接しており、
    　前記第２絶縁膜は、前記第２開口部の内壁面と接している半導体装置。
  5. 　請求項１～４のいずれか１項に記載の半導体装置において、
    　前記第１絶縁膜と前記第２絶縁膜とは互いに異なる種類の絶縁膜である半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記第１絶縁膜はシリコン窒化膜であり、
    　前記第２絶縁膜はシリコン酸化膜である半導体装置。
  7. 　請求項１～６のいずれか１項に記載の半導体装置において、
    　前記第２開口部の深さは、前記第１開口部の深さと同じか又は前記第１開口部の深さよりも深い半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記第１開口部の深さに対する前記第２開口部の深さの比は、１以上で且つ４以下である半導体装置。
  9. 　請求項１～８のいずれか１項に記載の半導体装置において、
    　前記第１開口部の開口径に対する前記第２開口部の開口径の比は、１よりも大きく且つ３以下である半導体装置。
  10. 　請求項１～８のいずれか１項に記載の半導体装置において、
    　前記第１開口部は複数形成されており、該複数の第１開口部が前記第２開口部と連通する半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記複数の第１開口部の各開口径は互いに等しく、
    　前記複数の第１開口部の各開口径に対する前記第２開口部の開口径の比は、２以上で且つ３以下である半導体装置。
  12. 　請求項１～１１のいずれか１項に記載の半導体装置において、
    　前記第１開口部の深さは１０μｍ以上である半導体装置。
  13. 　請求項１～１２のいずれか１項に記載の半導体装置において、
    　前記基板の前記第１面上には前記素子を覆うように絶縁膜が形成されており、
    　前記第１開口部は、前記絶縁膜を貫通するように形成されている半導体装置。
  14. 　素子が形成された第１面と、前記第１面の反対側の第２面とを有する基板に対して、前記第１面側から前記基板の内部に到達する第１開口部を開口する工程（ａ）と、
    　前記第１開口部の内壁面上及び底面上に第１絶縁膜を形成する工程（ｂ）と、
    　異方性エッチング法を用いることによって、前記第１開口部の内壁面上に形成された前記第１絶縁膜を残存させたまま、前記第１開口部の底面上に形成された前記第１絶縁膜を除去すると共に前記第１開口部の底面下側の前記基板をさらに掘り下げて前記第１開口部と連通する延長開口部を形成する工程（ｃ）と、
    　等方性エッチング法を用いることによって、前記延長開口部の周辺に位置する前記基板を除去し、前記延長開口部が拡大した第２開口部を形成する工程（ｄ）と、
    　前記第１開口部の内壁面上及び前記第２開口部の内壁面上に第２絶縁膜を形成する工程（ｅ）と、
    　前記第１開口部の内部及び前記第２開口部の内部に導電膜を埋め込む工程（ｆ）と、
    　前記基板を前記第２面側から研磨することによって、前記第２開口部内に埋め込まれた前記導電膜を露出させ、それにより、前記第１開口部及び前記第２開口部からなる貫通孔に前記導電膜からなる貫通電極を形成する工程（ｇ）とを備えている半導体装置の製造方法。
  15. 　請求項１４に記載の半導体装置の製造方法において、
    　前記工程（ａ）では、前記第１開口部を複数形成し、
    　前記工程（ｂ）では、前記複数の第１開口部のそれぞれの内壁面上及び底面上に前記第１絶縁膜を形成し、
    　前記工程（ｃ）では、前記複数の第１開口部のそれぞれと連通する前記延長開口部を複数形成し、
    　前記工程（ｄ）では、前記複数の延長開口部のそれぞれが拡大して互いに連結した前記第２開口部を形成し、
    　前記工程（ｅ）では、前記複数の第１開口部のそれぞれの内壁面上及び前記第２開口部の内壁面上に前記第２絶縁膜を形成し、
    　前記工程（ｆ）では、前記複数の第１開口部のそれぞれの内部及び前記第２開口部の内部に前記導電膜を埋め込み、
    　前記工程（ｇ）では、前記複数の第１開口部及び前記第２開口部からなる前記貫通孔に前記導電膜からなる前記貫通電極を形成する半導体装置の製造方法。
  16. 　請求項１４又は１５に記載の半導体装置の製造方法において、
    　前記工程（ａ）では、前記基板の前記第１面上に前記素子を覆うように絶縁膜を形成した後、前記絶縁膜を貫通するように前記第１開口部を形成する半導体装置の製造方法。
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