TWI512923B - 中介板及其製法 - Google Patents

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Description

中介板及其製法
本發明係有關於一種中介板，尤指一種具導電穿孔之中介板及其製法。
於覆晶封裝製程中，因晶片與封裝基板之熱膨脹係數的差異甚大，故晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊易自封裝基板上剝離。另一方面，隨著積體電路之積集度的增加，因晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的可靠度(reliability)下降，並造成信賴性測試失敗。
為了解決上述問題，遂發展出以半導體基材作為中介結構的製程，係於一封裝基板與一半導體晶片之間增設一矽中介板(Silicon interposer)。因該矽中介板與該半導體晶片的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題。
第1A至1D圖係為習知中介板1之製法之剖視示意圖。
如第1A圖所示，係於一矽板體10中形成一絕緣層11 與複數導電矽穿孔(Through-silicon via,TSV)14。具體地，於製作該導電矽穿孔14時，如第1A’圖所示，係先形成穿孔100，再形成該絕緣層11與一導電層12於該穿孔100中與該矽板體10表面上，接著，電鍍形成一銅層140於該導電層12上，以於該穿孔100中形成該導電矽穿孔14，之後，移除該矽板體10表面上之銅層140、導電層12與絕緣層11。
如第1B圖所示，於該矽板體10之上側10a形成電性連接該導電矽穿孔14之第一線路重佈結構(Redistribution layer,RDL)13，以供接置半導體晶片(圖略)或封裝基板(圖略)。
如第1C圖所示，薄化該矽板體10之下側10b。
如第1D圖所示，於該矽板體10之下側10b形成電性連接該導電矽穿孔14之第二線路重佈結構(RDL)16，以供接置半導體晶片(圖略)或封裝基板(圖略)。
惟，習知中介板1之製法中，該矽板體10之厚度較厚，因而該穿孔100之深度h較深，約100至500um，而該穿孔之直徑約為100至200um，故於該穿孔100中需進行長時間的電鍍製程，以使該銅層140佈滿該穿孔100之孔壁與底部，但因長時間的電鍍，致使該矽板體10表面上之銅層140之厚度過厚，不僅容易造成該矽板體10表面上之銅層140表面不平坦，且於該穿孔100之端面周圍容易形成多餘覆蓋材(overburden)141，如第1A”圖所示。
目前，習知技術中，遂有使用化學機械研磨(Chemical Mechanical Polishing,CMP)製程移除該矽板體10表面上之銅層140，但當該銅層140之厚度太厚時，不僅不易完全移除該銅層140及多餘覆蓋材141，且若完全清除該多餘覆蓋材141時，則容易磨穿該矽板體10之表面。因此，造成製程時間冗長、化學液成本高、製程複雜等問題。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明揭露一種中介板，係包括：板體，係具有相對之第一側與第二側，該板體之第一側上具有複數第一開孔，且該板體之第二側上具有複數第二開孔，又該第一開孔係連通該第二開孔以形成穿孔；第一金屬層，係設於該第一開孔中；以及第二金屬層，係設於該第二開孔中，令該第一金屬層電性連接該第二金屬層，以於該穿孔中形成由該第一與第二金屬層構成之導電穿孔。
本發明復揭露一種中介板之製法，係包括：提供一具有相對之第一側與第二側之板體；形成複數第一開孔於該板體之第一側上；形成第一金屬層於該第一開孔中；形成複數第二開孔於該板體之第二側上，且該第一開孔係連通該第二開孔以形成穿孔；以及形成第二金屬層於該第二開孔中，並令該第一金屬層電性連接該第二金屬層，以於該穿孔中形成由該第一與第二金屬層構成之導電穿孔。
前述之中介板及其製法中，該板體係為含矽板材(矽 板材或玻璃板材)。
前述之中介板及其製法中，復包括形成第一線路重佈結構於該板體之第一側上，且該導電穿孔電性連接該第一線路重佈結構。
前述之中介板及其製法中，復包括形成第二線路重佈結構於該板體之第二側上，且該導電穿孔電性連接該第二線路重佈結構。
前述之中介板及其製法中，復包括先形成絕緣層於該第一開孔之孔壁上，使該第一金屬層係形成於該絕緣層上。又包括先形成止蝕層於該絕緣層上，使該第一金屬層係形成於該止蝕層上，使該止蝕層設於該絕緣層與該第一金屬層之間，且於形成該第二金屬層前，先移除該穿孔中之止蝕層，令該第一金屬層外露於該穿孔。
前述之中介板及其製法中，復包括先形成絕緣層於該第二開孔之孔壁上，使該第二金屬層係形成於該絕緣層上。
前述之中介板及其製法中，復包括先形成導電凸塊於該第一開孔中，令該第一金屬層形成於該導電凸塊上，使該第一金屬層藉由該導電凸塊電性連接該第二金屬層。
由上可知，本發明中介板及其製法，主要藉由分段(第一開孔與第一金屬層、及第二開孔與第二金屬層)完成該導電穿孔，以縮短開孔之深度，因而縮短形成金屬層之時間，故相較於習知技術，該板體之第一側與第二側上不會積累太厚之金屬材，而使該金屬材表面較為平坦，且於該穿孔之端面周圍不會形成多餘覆蓋材，因此，能省去化學 機械研磨製程，因而能節省製程時間、省略化學液成本、及簡化製程。
1,2,3‧‧‧中介板
10‧‧‧矽板體
10a‧‧‧上側
10b‧‧‧下側
100,200‧‧‧穿孔
11,21,25‧‧‧絕緣層
12‧‧‧導電層
13,23,33‧‧‧第一線路重佈結構
14‧‧‧導電矽穿孔
140‧‧‧銅層
141‧‧‧多餘覆蓋材
16,26,36‧‧‧第二線路重佈結構
20‧‧‧板體
20a‧‧‧第一側
20b‧‧‧第二側
200a‧‧‧第一開孔
200b‧‧‧第二開孔
22‧‧‧止蝕層
230,260,330,360‧‧‧介電層
231,261,331,361‧‧‧線路層
232,262‧‧‧導電盲孔
24,34‧‧‧導電穿孔
24a‧‧‧第一金屬層
24b‧‧‧第二金屬層
27‧‧‧凸塊底下金屬層
37‧‧‧導電凸塊
h‧‧‧深度
S‧‧‧交界面
第1A至1D圖係為習知中介板的製法之剖視示意圖；第1A’及1A”圖係為第1A圖之局部放大圖；第2A至2E圖係為本發明中介板的製法之剖視示意圖；以及第3A至3B圖係為本發明中介板的製法之另一實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之中介板2的製法之剖視示意圖。
如第2A圖所示，提供一具有相對之第一側20a與第二側20b之板體20，且形成複數第一開孔200a於該板體20之第一側20a上，再形成一絕緣層21於該第一開孔200a之孔壁與該板體20之第一側20a上。接著，形成一止蝕層22於該絕緣層21上。
於本實施例中，該板體20係為含矽板材(如矽板材或玻璃板材)，且該絕緣層21之材質係為熱氧化材(thermal oxide)以作為應力緩衝層。
再者，該止蝕層22係為氮化矽以供蝕刻液於矽材與氮化矽之間具有高選擇性。
又，形成該絕緣層21之方式亦可為退火(annealed)化學氣相沈積(chemical vapor deposition,CVD)氧化材。
另外，若該板體20係為玻璃，則可不需形成該絕緣層21。
如第2B圖所示，形成一第一線路重佈結構23於該板體20之第一側20a上之止蝕層22上，且形成一第一金屬層24a於該第一開孔200a中之止蝕層22上。
於本實施例中，該第一線路重佈結構23係具有至少一介電層230、設於該介電層230上之線路層231、及設於該介電層230中並電性連接該線路層231之導電盲孔232。
再者，該第一金屬層24a與該線路層231之材質係為銅材，且該介電層230之材質係為聚醯亞胺(polyimide, PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
又，該最底層之介電層230係保護銅材，以避免異物進入該第一開孔200a內而影響該第一金屬層24a之電性品質。
另外，於製作該第一金屬層24a與該第一線路重佈結構23之底層線路層231前，可先形成一阻障層(圖未示)於該止蝕層22上，再以物理氣相沈積(Physical Vapor Deposition,PVD)方式形成一導電層(圖未示)於該阻障層上。
所述之阻障層之材質例如，Ti、TiN、Ta或TaN，用以增加金屬材之結合性。
所述之導電層係為銅材，用以作為電鍍該第一金屬層24a與該線路層231之種子層(seed layer)。
本發明之電鍍製程中，由於該第一開孔200a之深度小於習知穿孔，故電鍍該第一金屬層24a之時間較短，因而該板體20上之金屬層之厚度不厚，使其表面較為平坦，而不會形成多餘覆蓋材。
如第2C圖所示，形成複數第二開孔200b於該板體20之第二側20b上，且各該第一開孔200a係對應連通各該第二開孔200b，以形成複數穿孔200。
於本實施例中，形成該第二開孔200b之方式係為蝕刻方式。
如第2D圖所示，移除該穿孔200中之止蝕層22(即位於該第二開孔200b之止蝕層22)，令該第一金屬層24a 外露於該穿孔200。接著，形成另一絕緣層25於該第二開孔200b之孔壁與該板體20之第二側20b上。
於本實施例中，該絕緣層25之材質係為熱氧化材(thermal oxide)或退火(annealed)化學氣相沈積(CVD)氧化材，以作為應力緩衝層。
再者，若該板體20係為玻璃，則可不需形成該絕緣層25。
又，該穿孔200之深度約100至500um，但不論該穿孔200之深度為何，該第一開孔200a與第二開孔200b之深度係小於該穿孔200之深度。
如第2E圖所示，形成一第二線路重佈結構26於該板體20之第二側20b上之絕緣層25上，且形成一第二金屬層24b於該第二開孔200b中之絕緣層25上，令該第一金屬層24a接觸該第二金屬層24b而電性連接該第二金屬層24b，使該穿孔200中之金屬結構形成導電穿孔24，且該導電穿孔24電性連接該第一與第二線路重佈結構23,26。
於本實施例中，該第二線路重佈結構26係具有至少一介電層260、設於該介電層260上之線路層261及設於該介電層260中並電性連接該線路層261之導電盲孔262。
再者，該第一與第二金屬層24a,24b之材質可為相同或不相同，且因該第一與第二金屬層24a,24b係於不同步驟製成，故該第一金屬層24a與第二金屬層24b之間係具有交界面S，而非合成一體。
又，該線路層261之材質係為銅材，且該介電層260 之材質係為聚醯亞胺(polyimide,PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材，而該最底層之介電層260係保護銅材，以避免異物進入該第二開孔200b內而影響該第二金屬層24b之電性品質。
另外，於製作該第二金屬層24b與該第二線路重佈結構26之底層線路層261前，可先形成一阻障層(圖未示)於該絕緣層25上，再以物理氣相沈積(Physical Vapor Deposition,PVD)方式形成一導電層(圖未示)於該阻障層上。
所述之阻障層之材質例如，Ti、TiN、Ta或TaN，用以增加金屬材之結合性。
所述之導電層係為銅材，用以作為電鍍該第二金屬層24b與該線路層261之種子層(seed layer)。
本發明之製法主要利用為先後於該板體20之第一側20a與第二側20b上形成該第一開孔200a與第二開孔200b，因而該第一開孔200a與第二開孔200b之深度大幅縮減，且先後於該第一開孔200a與第二開孔200b中進行電鍍，故該第一金屬層24a僅需佈滿該第一開孔200a之孔壁與底部，而該第二金屬層24b僅需佈滿該第二開孔200b之孔壁與底部，因而每一電鍍製程之時間均不需太久。
因此，相較於習知技術，該板體20之第一側20a與第二側20b上之金屬材厚度不厚，其表面較為平坦，且於該穿孔200之端面周圍不會形成多餘覆蓋材(overburden)，故不需以化學機械研磨(CMP)製程移除多餘覆蓋材，因 而可節省製程時間、省略化學液成本、及簡化製程。
第3A至3B圖係為本發明之中介板3的製法之另一實施例的剖視示意圖。
如第3A圖所示，於第2A圖之板體20上，先形成一絕緣層21，再形成導電凸塊37於該些第一開孔200a中。
如第3B圖所示，接續第2B至2E圖之製程，令該第一金屬層24a形成於該導電凸塊37上，且形成該第二開孔200b時，令該導電凸塊37外露於該穿孔200，使該第一金屬層24a藉由該導電凸塊37電性連接該第二金屬層24b。
於本實施例中，該導電穿孔34包含該第一金屬層24a、導電凸塊37與第二金屬層24b。
再者，該第一線路重佈結構33係具有一介電層330及設於該介電層330上之線路層331，且該第二線路重佈結構36係具有一介電層360及設於該介電層360上之線路層361。
本實施例藉由將導電凸塊37設於該穿孔200中，可增加該第一金屬層24a與第二金屬層24b間的連接強度，且亦具有止蝕層之功用。
於上述兩實施例中，該第一線路重佈結構23,33之最底層線路層231,331可與該第一金屬層24a同時製作或分開製作；相同地，該第二線路重佈結構26,36之最底層線路層261,361可與該第二金屬層24b同時製作或分開製作。
於上述兩實施例中，可依需求，形成凸塊底下金屬層(Under Bump Metallurgy,UBM)27於該第一線路重佈結構 23,33之最外層之線路層231,331上與該第二線路重佈結構26,36之最外層之線路層261,361上。
本發明復提供一種中介板2,3，係包括：一板體20、一第一金屬層24a與一第二金屬層24b。
所述之板體20係具有相對之第一側20a與第二側20b，該板體20之第一側20a上具有複數第一開孔200a，且該板體20之第二側20b上具有複數第二開孔200b，又該第一開孔200a係對應連通該第二開孔200b以形成複數穿孔200。於本實施例中，該板體20係為含矽板材(如矽板材或玻璃板材)。
所述之第一金屬層24a係設於該第一開孔200a中。
所述之第二金屬層24b係設於該第二開孔200b中，令該第一金屬層24a電性連接該第二金屬層24b，以於該穿孔200中形成導電穿孔24,34。
於一實施例中，所述之中介板2,3復包括一第一線路重佈結構23,33，係設於該板體20之第一側20a上，且電性連接該導電穿孔24,34。
於一實施例中，所述之中介板2,3復包括一第二線路重佈結構26,36，係設於該板體20之第二側20b上，且電性連接該導電穿孔24,34。
於一實施例中，所述之中介板2,3復包括一絕緣層21,25，係設於該板體20之第一側20a與該第一線路重佈結構23,33之間、該第一金屬層24a與該第一開孔200a之孔壁之間、該板體20之第二側20b與該第二線路重佈結構 26,36之間、及該第二金屬層24b與該第二開孔200b之孔壁之間。又所述之中介板2包括一止蝕層22，係設於該絕緣層21與該第一金屬層24a之間、及該絕緣層21與該第一線路重佈結構23之間。
於一實施例中，所述之中介板3復包括複數導電凸塊37，係設於各該穿孔200中，且位於該第一與第二金屬層24a,24b之間。其中，該第一金屬層24a藉由該導電凸塊37電性連接該第二金屬層24b。
綜上所述，本發明中介板及其製法，係藉由分段製作該導電穿孔，以縮短欲電鍍孔之深度，因而縮短電鍍製程之時間，故相較於習知技術，該板體之第一側與第二側上不會積累太厚之金屬材，而使該金屬材表面較為平坦，且於該穿孔之端面周圍不會形成多餘覆蓋材，因此，能省去化學機械研磨製程，因而能節省製程時間、省略化學液成本、及簡化製程。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧中介板
20‧‧‧板體
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧穿孔
200a‧‧‧第一開孔
200b‧‧‧第二開孔
21,25‧‧‧絕緣層
22‧‧‧止蝕層
23‧‧‧第一線路重佈結構
24‧‧‧導電穿孔
24a‧‧‧第一金屬層
24b‧‧‧第二金屬層
26‧‧‧第二線路重佈結構
260‧‧‧介電層
261‧‧‧線路層
262‧‧‧導電盲孔
27‧‧‧凸塊底下金屬層
S‧‧‧交界面

Claims (18)

  1. 一種中介板，係包括：板體，係具有相對之第一側與第二側，該板體之第一側上具有複數第一開孔，且該板體之第二側上具有複數第二開孔，又該第一開孔係連通該第二開孔以形成穿孔；第一金屬層，係設於該第一開孔中；以及第二金屬層，係設於該第二開孔中，令該第一金屬層電性連接該第二金屬層，以於該穿孔中形成由該第一與第二金屬層構成之導電穿孔，且該第一金屬層與第二金屬層之間係具有交界面。
  2. 如申請專利範圍第1項所述之中介板，其中，該板體係為含矽板材。
  3. 如申請專利範圍第1項所述之中介板，復包括第一線路重佈結構，係設於該板體之第一側上，且電性連接該導電穿孔。
  4. 如申請專利範圍第1項所述之中介板，復包括第二線路重佈結構，係設於該板體之第二側上，且電性連接該導電穿孔。
  5. 如申請專利範圍第1項所述之中介板，復包括絕緣層，係設於該第一開孔之孔壁與該第一金屬層之間、及該第二開孔之孔壁與該第二金屬層之間。
  6. 如申請專利範圍第5項所述之中介板，復包括止蝕層，係設於該絕緣層與該第一金屬層之間。
  7. 如申請專利範圍第1項所述之中介板，復包括複數導電凸塊，係分別設於該穿孔中，且位於該第一與第二金屬層之間。
  8. 如申請專利範圍第7項所述之中介板，其中，該第一金屬層藉由該導電凸塊電性連接該第二金屬層。
  9. 一種中介板之製法，係包括：提供一具有相對之第一側與第二側之板體；形成複數第一開孔於該板體之第一側上；形成第一金屬層於該第一開孔中；形成複數第二開孔於該板體之第二側上，且該第一開孔係連通該第二開孔以形成穿孔；以及形成第二金屬層於該第二開孔中，並令該第一金屬層電性連接該第二金屬層，以於該穿孔中形成由該第一與第二金屬層構成之導電穿孔，且該第一金屬層與第二金屬層之間係具有交界面。
  10. 如申請專利範圍第9項所述之中介板之製法，其中，該板體係為含矽板材。
  11. 如申請專利範圍第9項所述之中介板之製法，復包括形成第一線路重佈結構於該板體之第一側上，且該導電穿孔電性連接該第一線路重佈結構。
  12. 如申請專利範圍第9項所述之中介板之製法，復包括形成第二線路重佈結構於該板體之第二側上，且該導電穿孔電性連接該第二線路重佈結構。
  13. 如申請專利範圍第9項所述之中介板之製法，復包括 先形成絕緣層於該第一開孔之孔壁上，使該第一金屬層係形成於該絕緣層上。
  14. 如申請專利範圍第13項所述之中介板之製法，復包括形成止蝕層於該絕緣層上，使該第一金屬層係形成於該止蝕層上。
  15. 如申請專利範圍第14項所述之中介板之製法，其中，於形成該第二金屬層前，先移除該穿孔中之止蝕層，令該第一金屬層外露於該穿孔。
  16. 如申請專利範圍第9項所述之中介板之製法，復包括先形成絕緣層於該第二開孔之孔壁上，使該第二金屬層係形成於該絕緣層上。
  17. 如申請專利範圍第9項所述之中介板之製法，復包括形成導電凸塊於該第一開孔中，令該第一金屬層形成於該導電凸塊上。
  18. 如申請專利範圍第17項所述之中介板之製法，其中，該第一金屬層藉由該導電凸塊電性連接該第二金屬層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
JP2016213283A (ja) * 2015-05-01 2016-12-15 ソニー株式会社 製造方法、および貫通電極付配線基板
CN110867429A (zh) * 2019-12-09 2020-03-06 上海先方半导体有限公司 一种tsv转接板互连结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661088B1 (en) * 1999-09-27 2003-12-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having interposer and method of manufacturing the same
TW200810630A (en) * 2006-05-02 2008-02-16 Ibiden Co Ltd Circuit wiring board incorporating heat resistant substrate

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4438133B2 (ja) * 1999-08-19 2010-03-24 シャープ株式会社 ヘテロ接合型バイポーラトランジスタおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661088B1 (en) * 1999-09-27 2003-12-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having interposer and method of manufacturing the same
TW200810630A (en) * 2006-05-02 2008-02-16 Ibiden Co Ltd Circuit wiring board incorporating heat resistant substrate

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