JP2013046006A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】回路素子層5が形成される表面1a、及び裏面1bを有する半導体基板1と、半導体基板1を貫通し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が広くなる貫通電極7と、貫通電極7を囲むように半導体基板を貫通し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が狭くなる第1の絶縁リング3と、を有し、半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の少なくとも一部と対向するように貫通電極7を配置する。
【選択図】図1
Description
上記貫通電極は、半導体基板(具体的には、単結晶Si基板)を貫通するように設けられると共に、半導体基板の表面側に形成された回路素子層を構成する導体と接続されている。
特許文献3には、半導体基板を貫通すると共に、半導体基板を介して、貫通電極を囲むリング状の分離溝と、該分離溝を埋め込む絶縁膜と、を有した絶縁リングが開示されている。従来、上記分離溝は、半導体基板の厚さ方向に対する溝幅が略等しくなるように形成していた。
つまり、半導体装置の小型化(具体的には、半導体基板の面方向における小型化)や、絶縁リングで囲まれた貫通電極を狭ピッチで複数配置することが困難であった。
また、半導体基板の厚さ方向において、第1の絶縁リングの少なくとも一部と対向するように貫通電極を配置することで、従来よりも貫通電極と第1の絶縁リングとを近接して配置することが可能となる。
図1は、本発明の第1の実施の形態に係る半導体装置の主要部を示す断面図である。図1では、第1の分離溝3Aの側壁、及び貫通電極用孔7Aの側壁に形成されるスキャロッピングの形状を実際よりも誇張して図示している。また、図1において、Aは、半導体基板1の厚さ方向(以下、「半導体基板1の厚さ方向A」という)を示している。
第1の分離溝3Aは、半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が狭くなる形状とされている。
第1の絶縁リング3の側壁3a(ここでの側壁3aとは、スキャロッピングの形状とされた第1の絶縁リング3の側壁3aを平均化することで得られる略一定の傾斜面を有した側壁のことをいう)は、順テーパー形状とされている。
第1の絶縁リング3の側壁3aと半導体基板1の裏面1bとが成す角度θ1は、例えば、50〜89度の範囲内に設定することができる。
貫通電極用孔7Aは、半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の少なくとも一部と対向し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が広くなる形状とされている。
第1の絶縁リング3の側壁3aと半導体基板1の裏面1bとが成す角度θ1が、50〜89度の場合、貫通電極7の側壁7aと半導体基板1の表面1aとが成す角度θ2は、例えば、50〜89度の範囲内に設定することができる。
また、半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の少なくとも一部と対向するように貫通電極7を配置することで、従来よりも貫通電極7と第1の絶縁リング3とを近接して配置することが可能となる。
これにより、第1の開口溝3A−1の内壁、開口溝2Aの内壁、及びエッチング用マスク2の上面2aを覆うように、フロロカーボン系のポリマーを主成分とする保護膜4が形成される。なお、保護膜4の成膜時には、バイアスパワーを印加しない。
第2のエッチング工程の具体的なエッチング条件としては、例えば、エッチングガスとしてSF6、SF6の流量を230〜270sccm、チャンバー内の圧力を60〜80mTorr、ソースパワーが2300〜2700Wの条件を用いることができる。
このとき、使用するガスの種類、チャンバー内の圧力、及び印加パワー等は、先に説明した第1のサイクルと同じものを用い、半導体基板1をエッチングする時間のみを第2のサイクルよりも所定時間T1だけ短くした条件で第1のエッチング工程を行う。
次いで、第4のサイクル以降、先に説明した第1〜第3のサイクルと同様な処理を繰り返し行うことで、第n(2以上の整数)のサイクルの第1のエッチング工程の処理まで順次行うことで、側壁3Aa(ここでの側壁3Aaとは、スキャロッピングの形状とされた第1の分離溝3Aの側壁3Aaを平均化することで得られる略一定の傾斜面を有した側壁のことをいう)が順テーパー形状とされた第1の分離溝3Aを形成する。
次いで、CVD(Chemical Vapor Deposition)法により、順テーパー形状とされた第1の分離溝3A内を埋め込む第1の絶縁膜3B(例えば、酸化シリコン膜(SiO2膜))を成膜する。
これにより、第1の絶縁膜3Bが堆積する際に、半導体基板1の表面1a側に位置する第1の分離溝3Aにおいて第1の絶縁膜3Bの閉塞現象の発生を抑制可能となるので、第1の分離溝3A内に空洞(ボイド)が形成されることなく、精度よく第1の絶縁膜3Bを埋め込むことができる。
これにより、不要な第1の絶縁膜3Bが除去されると共に、第1の分離溝3A及び第1の絶縁膜3Bよりなる第1の絶縁リング3が形成される。
なお、この段階では、第1の絶縁リング3は、半導体基板1を貫通していない。
このとき、貫通電極用孔7Aを逆テーパー形状とし、半導体基板1の裏面1bから貫通電極用孔7Aを導電膜7Bで埋め込むことにより、貫通電極用孔7Aを埋め込む導電膜7Bに空洞(ボイド)や閉塞による埋め込み不良等が発生することを抑制できる。
図11は、本発明の第2の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図8において、Aは、半導体基板11の厚さ方向(以下、「半導体基板の厚さ方向A」という)示している。
また、図11では、1つの貫通電極19のみを図示したが、実際の半導体装置10では、小型化及び高密度化の観点から、複数の貫通電極19が狭ピッチで近接して配置されている。
第2の実施の形態の半導体装置10としては、例えば、DRAM、SRAM、フラッシュメモリ等の記憶デバイスや、MPU、DSP等の演算処理デバイスを用いることができる。
また、半導体基板11は、回路素子層15が形成される表面11aと、裏面11bと、を有する。半導体基板11としては、例えば、単結晶シリコン基板を用いることができる。
第1の絶縁膜24は、第1の分離溝23を埋め込むように設けられている。第1の絶縁膜24としては、例えば、酸化シリコン膜(SiO2膜)や窒化シリコン膜(SiN膜)の単層、或いは、これらの膜の積層膜等を用いることができる。
第1の絶縁リング13の側壁13Aは、順テーパー形状とされている。第1の絶縁リング13の側壁13Aと半導体基板11の裏面11bとが成す角度θ1は、例えば、50〜89度の範囲内に設定することができる。
トランジスタ26は、MOS(Metal Oxide Semiconductor)トランジスタであり、素子分離領域25により区画された活性領域に設けられている。
第1の層間絶縁膜28は、ライナー膜27の上面27aに設けられている。第1の層間絶縁膜28としては、例えば、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜(ポリシラザンを含む絶縁膜)を用いることができる。
第1のコンタクトプラグ30は、ライナー膜27、第1の層間絶縁膜28、及び第2の層間絶縁膜29を貫通しており、その下端がトランジスタ26を構成する一方の不純物拡散領域の上面と接触している。
ライナー膜34は、局所配線31,32を覆うように、第2の層間絶縁膜29の上面29aに設けられている。ライナー膜34としては、例えば、窒化シリコン膜(SiN膜)を用いることができる。
なお、第3の層間絶縁膜36として塗布系絶縁膜(ポリシラザンを含む絶縁膜)を用いる場合、第3の層間絶縁膜36と第4の層間絶縁膜44との間に、図示していない酸化シリコン膜(SiO2膜)を設けてもよい。
第2のコンタクトプラグ39は、局所配線32上に位置するライナー膜34及び第3の層間絶縁膜36を貫通するように設けられており、その下端が局所配線32の上面と接続されている。
第1の配線42は、貫通電極及び絶縁リング形成領域Cに位置する第3の層間絶縁膜36の上面36aに設けられている。第1の配線42は、第2のコンタクトプラグ38の上端と接続されている。
第3のコンタクトプラグ47は、第1の配線42上に位置する第4の層間絶縁膜44を貫通するように設けられている。第3のコンタクトプラグ47は、第1の配線42と接続されている。
第2の配線51は、貫通電極及び絶縁リング形成領域Cに位置する第4の層間絶縁膜44の上面44aに設けられている。第2の配線51は、第3のコンタクトプラグ47を介して、貫通電極19と電気的に接続されている。
第3の配線56は、第5の層間絶縁膜52の上面52aに形成されている。第3の配線56は、第4のコンタクトプラグ54の下端と接続されている。これにより、第3の配線56は、第4のコンタクトプラグ54を介して、貫通電極19と電気的に接続されている。
表面バンプ電極17は、開口部16Aを充填すると共に、保護膜16の上面16aから突出するように配置されている。
Cuバンプ62としては、例えば、電解めっき法により形成されたCuめっき膜を用いることができる。Cuバンプ62の高さは、例えば、10〜12μmとすることができる。表面金属膜63としては、例えば、Sn−Agはんだ膜を用いることができる。
貫通電極用孔65は、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の少なくとも一部と対向し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなる形状とされている。つまり、貫通電極用孔65は、逆テーパー形状とされている。貫通電極用孔65は、局所配線32の下面32aを露出している。
第1の導電膜66は、第2の導電膜67としてCuめっき膜を用いる際、該Cuめっき膜を電解めっき法により形成する際の給電層として機能するシード層である。第1の導電膜66としては、例えば、チタン膜(Ti膜)と、銅膜(Cu膜)と、が順次積層された積層膜を用いることができる。
第1の絶縁リング13の側壁13Aと半導体基板11の裏面11bとが成す角度θ1が、50〜89度の場合、貫通電極19の側壁19Aと半導体基板11の表面11aとが成す角度θ2は、例えば、50〜89度の範囲内に設定することができる。
始めに、図12に示す工程では、薄板化されていない半導体基板11(例えば、単結晶シリコン基板)を準備する。
次いで、半導体基板11の表面11a側から、第1の実施の形態で説明した図2〜図6に示す工程と同様な処理(エッチングを含む処理)を行うことで、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなり、かつリング状とされた第1の分離溝23を形成する。
第1の分離溝23の側壁23aは、順テーパー形状とされている。第1の分離溝23の側壁23aと半導体基板11の裏面11bとが成す角度θ1は、例えば、50〜89度の範囲内で適宜選択することができる。また、第1の分離溝23の深さD5は、例えば、40μmとすることができる。
このとき、第1の絶縁リング13は、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなるリング状に形成する。また、この段階では、第1の絶縁リング13は、半導体基板11を貫通していない。
このとき、第1の絶縁膜24が成膜(堆積)される側の第1の分離溝23の断面積が拡大しているため、第1の絶縁膜24が堆積する際に、半導体基板11の表面11a側に位置する第1の分離溝23において第1の絶縁膜24の閉塞現象の発生を抑制することが可能となる。したがって、第1の分離溝23を埋め込む第1の絶縁膜24に、空洞(ボイド)が発生することを抑制できる。
このとき、素子分離領域25は、素子分離領域25の上面25aが半導体基板11の表面11aに対して略面一となるように形成する。
次いで、ライナー膜27の上面27aに、第1の層間絶縁膜28を形成する。具体的には、第1の層間絶縁膜28としては、例えば、スピンナ法により塗布され、高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜(ポリシラザンを含む絶縁膜)を用いることができる。
次いで、上記研磨面(具体的には、第1の層間絶縁膜28の表面28a、及びトランジスタ26上に配置されたライナー膜27の上面)を覆う第2の層間絶縁膜29を形成する。具体的には、第2の層間絶縁膜29は、例えば、CVD法により、酸化シリコン膜(SiO2膜)を成膜することが形成する。これにより、トランジスタ26は、第1及び第2の層間絶縁膜28,29に覆われる。
このとき、局所配線31は、コンタクトプラグ30の上端と接続されるように形成する。
該導電膜としては、例えば、チタン膜(Ti膜)と、窒化チタン(TiN膜)と、タングステン膜(W膜)と、を順次積層させた積層膜を用いることができる。
このとき、第1の配線41は、第2のコンタクトプラグ38の上端と接続されるように形成し、第2の配線42は、第2のコンタクトプラグ39の上端と接続されるように形成する。
これにより、半導体基板11の表面11aに、素子分離領域25と、トランジスタ26と、ライナー膜27,34と、第1の層間絶縁膜28と、第2の層間絶縁膜29と、第1のコンタクトプラグ30と、局所配線31,32と、第3の層間絶縁膜36と、第2のコンタクトプラグ38,39と、第1の配線41,42と、第4の層間絶縁膜44と、第3のコンタクトプラグ46,47と、第2の配線49,51と、第5の層間絶縁膜52と、第4のコンタクトプラグ54と、第3の配線56と、を有する回路素子層15が形成される。
次いで、シード層61を給電層とする電解めっき法により、開口部(図示せず)に露出された第3の配線56の上面56aに、Cuめっき膜を析出成長させることで、Cuめっき膜よりなるCuバンプ62を形成する。Cuバンプ62の高さは、例えば、10〜12μmとすることができる。
その後、図示していないめっき用レジスト膜を除去する。次いで、該めっき用レジスト膜に覆われていた不要なシード層61を除去することで、保護膜16の上面16aを露出させる。これにより、保護膜16の上面16aから突出する表面バンプ電極17が形成される。
このとき、薄板化された半導体基板11の裏面11bから第1の絶縁リング13が露出されるように研磨(或いは、研削)を行う。薄板化後の半導体基板11の厚さは、例えば、50μm以下(具体的には、例えば、40μm)にする。
具体的には、例えば、CVD法により、厚さ200〜400nmの窒化シリコン膜(SiN膜)を成膜することで、裏面絶縁膜18を形成する。
第1の導電膜66は、シード層であり、例えば、スパッタ法により、チタン膜(Ti膜)と、銅膜(Cu膜)と、が順次積層された積層膜を用いることができる。
次いで、めっき用マスク(図示せず)を除去し、その後、めっき用マスク(図示せず)で覆われていた第1の導電膜66を選択的に除去する。
つまり、貫通電極19の側壁19Aは、逆テーパー形状に形成され、貫通電極19の側壁19Aは、順テーパー形状とされた第1の絶縁リング13の側壁13Aに近接して配置される。
図20は、本発明の第3の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図20において、図11に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
また、図20では、1つの貫通電極19のみを図示したが、実際の半導体装置80では、小型化及び高密度化の観点から、複数の貫通電極19が狭ピッチで近接して配置されている。
第2の分離溝83は、第1の絶縁リング13の外側に形成されており、第1の絶縁リング13を連続して囲むように半導体基板11を貫通している。第2の分離溝83は、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の側壁13Aの少なくとも一部と対向するように配置されている。
また、第2の絶縁リング82は、半導体基板11の厚さ方向において、第1の絶縁リング13の側壁13Aの少なくとも一部と対向するように配置されている。
次に、主に、図21を参照して、第3の実施の形態の半導体装置80の製造方法について説明する。
次いで、半導体基板11の裏面11b側から、半導体基板11を研磨(或いは、研削)することで、半導体基板11を薄板化する。
第2の絶縁膜84は、例えば、CVD法により、酸化シリコン膜(SiO2膜)を成膜することで形成する。
その後、第2の実施の形態で説明した図19に示す工程と同様な処理を行うことで、図20に示す第3の実施の形態の半導体装置80が製造される。
Claims (12)
- 回路素子層が形成される表面、及び裏面を有する半導体基板と、
前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、
前記貫通電極を囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなる第1の絶縁リングと、
を有し、
前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向するように、前記貫通電極を配置することを特徴とすることを特徴とする半導体装置。 - 前記貫通電極の側壁は、逆テーパー形状であり、
前記第1の絶縁リングの側壁は、順テーパー形状であることを特徴とする請求項1記載の半導体装置。 - 前記第1の絶縁リングが、順テーパー形状とされたリング状の第1の分離溝と、該第1の分離溝を埋め込む第1の絶縁膜と、を含むことを特徴とする請求項1または2記載の半導体装置。
- 前記第1の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第2の絶縁リングを有し、
前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向するように、前記第2の絶縁リングを配置することを特徴とすることを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。 - 前記第2の絶縁リングが、逆テーパー形状とされたリング状の第2の分離溝と、該第2の分離溝を埋め込む第2の絶縁膜と、を含むことを特徴とする請求項4記載の半導体装置。
- 半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第1の絶縁リングを形成する工程と、
前記第1の絶縁リングが形成された前記半導体基板の表面に、回路素子層を形成する工程と、
前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記貫通電極は、該貫通電極の側壁が逆テーパー形状となるように形成し、
前記第1の絶縁リングは、該第1の絶縁リングの側壁が順テーパー形状となるように形成することを特徴とする請求項6記載の半導体装置の製造方法。 - 前記第1の絶縁リングは、前記半導体基板の表面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第1の分離溝を形成し、その後、前記第1の分離溝を第1の絶縁膜で埋め込むことで形成することを特徴とする請求項6または7記載の半導体装置の製造方法。
- 前記貫通電極は、前記半導体基板の裏面側から前記半導体基板をエッチングすることで、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極用孔を形成し、次いで、前記貫通電極用孔を導電膜で埋め込むことで形成することを特徴とする請求項6ないし8のうち、いずれか1項記載の半導体装置の製造方法。
- 前記回路素子層を形成する工程と前記貫通電極を形成する工程との間に、前記半導体基板の裏面側から、前記半導体基板を薄板化する工程を有することを特徴とする請求項6ないし9のうち、いずれか1項記載の半導体装置の製造方法。
- 前記半導体基板を薄板化する工程後、前記半導体基板の裏面側から、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向するように、前記第1の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第2の絶縁リングを形成する工程を有することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記第2の絶縁リングは、前記半導体基板の裏面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広く、かつリング状とされた第2の分離溝を形成し、その後、前記第2の分離溝を第2の絶縁膜で埋め込むことで形成することを特徴とする請求項11記載の半導体装置の製造方法。
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
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RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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