TWI546866B - 半導體元件與製作方法 - Google Patents

Description

半導體元件與製作方法

本發明提供一種半導體元件，特別是一種具有矽穿孔與接觸環的半導體元件。

在現代的資訊社會中，由積體電路所構成的微處理機系統早已被普遍運用於生活的各個層面，例如自動控制之家電用品、行動通訊設備、個人電腦等，都有積體電路之蹤跡。而隨著科技的日益精進，以及人類社會對於電子產品的各種想像，使得積體電路也往更多元、更精密、更小型的方向發展。

一般所謂積體電路，是透過習知半導體製程中所生產的晶粒(die)而形成。製造晶粒的過程，係由生產一晶圓(wafer)開始：首先，在一片晶圓上區分出多個區域，並在每個區域上，透過各種半導體製程如沈積、微影、蝕刻或平坦化步驟，以形成各種所需之電路路線，接著，再對晶圓上的各個區域進行切割而成各個晶粒，並加以封裝成晶片(chip)，最後再將晶片電連至一電路板，如一印刷電路板(printed circuit board,PCB)，使晶片與印刷電路板的接腳(pin)電性連結後，便可執行各種程式化之處理。

為了提高晶片功能與效能，增加積集度以便在有限空間下能容納更多半導體元件，相關廠商開發出許多半導體晶片的堆疊技術，包括了覆晶封裝(Flip-Chip)技術、多晶片封裝(Multi-chip Package,MCP)技術、封裝堆疊(Package on Package,PoP)技術、封裝內藏封裝體(Package in Package,PiP)技術等，都可以藉由晶粒或封裝體之間彼此的堆疊來增加單位體積內半導體元件的積集度。而在上述各種封裝架構下，近年來又發展一種稱為矽穿孔(Through silicon via,TSV)之技術，可促進在封裝體中各晶粒彼此之間的內部連結(interconnect)，以將堆疊效率進一步往上提升。

矽穿孔原理是在晶圓中以蝕刻或雷射的方式形成貫穿晶圓的通孔(Via)，再將導電材料如銅、多晶矽、鎢等填入通孔，最後則將晶圓或晶粒薄化並加以堆疊、結合(Bonding)，而成為3D立體之晶粒堆疊結構。由於應用矽穿孔技術之各晶片內部線路之連結路徑最短，相較於其他堆疊技術，可使晶片間的傳輸速度更快、雜訊更小、效能更佳，是目前遠景看好的技術之一。

然而，目前矽穿孔與其他元件整合上，仍有許多技術問題待克服，其中之一為製作矽穿孔的過程中，以雷射或其他方式形成的通口可能會直接曝露金屬連接墊，而對位於矽 穿孔周圍其他元件造成金屬污染的問題。

根據本發明的一較佳實施例，本發明提供一種半導體元件，包含有一基底，一層間介電層，設置於該基底上，一矽穿孔電極，貫穿該基底以及部分該層間介電層，以及一接觸環，設置於該層間介電層中的該矽穿孔周圍。

根據本發明的另一較佳實施例，本發明提供一種半導體元件，包含有一基底，一層間介電層，設置於該基底上，一矽穿孔電極，貫穿該基底以及部分該層間介電層，以及一襯墊層位於該矽穿孔電極內，且僅位於該基底中。

根據本發明的另一較佳實施例，本發明提供一種製作半導體元件的方法，包含以下步驟：提供一基底，基底有一正面與一背面，接著形成一層間介電層於該基底的正面上，以及形成一金屬線路於該層間介電層表面，然後於該基底的該背面上，形成一開口貫穿該基底並曝露該層間介電層，接著形成一襯墊層於該開口內部，經由該開口蝕刻該襯墊層以及該層間介電層，以形成一矽穿孔，並曝露該金屬線路，而後形成一阻障層，覆蓋該矽穿孔內部，最後形成一導電層於該矽穿孔內。

本發明的半導體元件在矽穿孔電極周圍具有接觸環以及 襯墊層，故能有效保護矽穿孔周圍電路在矽穿孔形成過程中受到金屬汙染之問題。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。

請先參考第1~5圖，第1~5圖繪示了本發明之第一較佳實施例之半導體元件的製程示意圖。如第1圖所示，首先，提供一基底10，例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或絕緣層上覆矽基底(silicon-on-insulator,SOI)等，基底10具有一正面12與一背面14，接著，形成所需的各種離子井(N-well or P-well)(圖未示)以及複數個淺溝渠隔離(shallow trench isolation)16於基底10中。

接著如第2圖所示，形成至少一閘極結構18於基底10上，並以離子佈植等方法形成源/汲極區域20於閘極結構18的兩側基底10中。閘極結構18可為多晶矽閘極(polysilicon gate)、金屬閘極(metal gate)或是虛置閘極(dummy gate)等，而形成上述閘極結構18與源/汲極區域20、甚或再於源/汲極區域20表面上形成自對準金屬矽化物(salicide)(圖未示)的方法，皆為本領域常見技術，在此不再贅述。然後覆蓋一層間介電層22於閘極結構18與正面12上，並接續再進行一金屬內連線製程，以於層間介電層22上製備複數層金屬層間介電層(inter metal dielectric,IMD)(圖未示)以及設置於各金屬層間介電層中所需的金屬線路(圖未示)。為了方便說明起見，第2圖僅繪示形成一對應於後續製作之矽穿孔(TSV)的金屬線路24於層間介電層22表面，而省略其他的金屬線路與各金屬層間介電層，且該金屬線路24底面可直接接觸後續形成之矽穿孔(TSV)並藉由其上方金屬層間介電層(IMD)中的金屬線路(圖未示)與其他元件分別電性連接。此外，層間介電層22與基底10之間還可選擇性形成有一接觸蝕刻停止層(CESL)(圖未示)覆蓋閘極結構18與源/汲極區域20。

其中，值得注意的是，本發明在形成金屬線路24之前，會先進行一接觸插塞製程，以形成複數個接觸插塞28，並可於此接觸插塞製程中同時形成一接觸環26於層間介電層22 中。其中，接觸插塞28係分別位於閘極結構18與源/汲極區域20上，用來電性連接層間介電層22上方之金屬層間介電層(IMD)中的金屬線路(圖未示)；而接觸環26則係位於淺溝渠隔離16上，較佳為一環繞但不接觸矽穿孔(TSV)的環狀結構，故內徑大於矽穿孔(TSV)的外徑並小於金屬線路24的寬度，且接觸環26係與金屬線路24直接接觸，因此接觸環26與金屬線路24電性連接並等電位，以達到較佳屏蔽作用。本實施例中，金屬線路24、接觸環26與接觸插塞28之材料可選自導電性良好的金屬，如銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組，但不限於此。

在完成基底10正面12上之金屬內連線製程以及設置於金屬層間介電層上的銲墊(bonding pad)製程之後。由基底10背面14來薄化基底10，接著如第3圖所示，利用微影暨蝕刻方式，於基底10背面14形成至少一開口30以定義出矽穿孔(TSV)的位置。開口30貫穿基底10與淺溝渠隔離16，且開口30的底部停留在層間介電層22的底面上。其中，蝕刻製程並不限於使用乾式蝕刻或濕式蝕刻或上述之組合，乾蝕刻條件可以為CF₄、O₂與Ar，濕蝕刻條件可以是稀釋氫氟酸等。形成開口30後，沉積一襯墊層32於背面14與開口30中，覆蓋開口30的側壁以及底部，襯墊層32材料例如為氮化矽(SiN)或氧化矽(SiO₂)等單一材料層或複合結構層，但不限於此。值得注意的是，由於開口30底部僅停留在層間 介電層22表面，因此此處形成於開口30內部的襯墊層32，也不會位於層間介電層22中，僅會位於基底10中。

之後對開口30再次進一蝕刻步驟，如第4圖所示，以形成一矽穿孔34，且矽穿孔34的底部停留在金屬線路24的底面上。其中，此次蝕刻步驟僅需由開口30貫穿襯墊層32與層間介電層22，因此蝕刻時間較短也較好控制，相對提高蝕刻的均勻性。然後沉積一阻障層36於矽穿孔34內部，覆蓋矽穿孔34內部的側壁以及底部，且阻障層36實質上與金屬線路24接觸。而阻障層36可選自鈦、氮化鈦、鉭以及氮化鉭所組成的群組，但不限於此。

如第5圖所示，形成一導電層38於阻障層36的表面，並填滿矽穿孔34以形成矽穿孔電極40。其中，導電層38可選自導電性良好的金屬，而其形成方法，以銅為例，可在沉積阻障層36之後，即先形成一銅之晶種層(圖未示)，然後進行一晶背凸塊的黃光製程以形成一圖案化的光阻層(圖未示)，接著在電鍍銅之後，去除圖案化的光阻層，即完成本發明之具有矽穿孔電極的半導體元件1。因此，本發明的半導體元件1包含有一基底10，複數個淺溝渠隔離16於基底10中，一層間介電層22設置於基底10上，一矽穿孔電極40貫穿基底10、淺溝渠隔離16以及層間介電層22，一接觸環26，設置於層間介電層22中的矽穿孔電極40周圍，且設置於 該淺溝渠隔離16上，以及一襯墊層32僅位於矽穿孔電極40周圍的基底10中，換句話說，襯墊層32不位於層間介電層22之中。

承上說明，本發明的特徵之一在於先由晶背蝕刻基底10以形成開口30，且開口30的底部停留在層間介電層22上，非直接曝露金屬線路24，接著於開口30底部與側壁形成襯墊層32之後才藉由一短時間的蝕刻步驟蝕穿層間介電層22形成矽穿孔34曝露金屬線路24。如此一來，可避免蝕刻過程中，開口30直接曝露金屬線路24，導致金屬線路24的成分擴散造成金屬污染(metal contamination)，進而影響到周圍的閘極結構18或其他元件。此時的層間介電層22可作為一保護層覆蓋金屬線路24，避免金屬污染影響其他元件。此外，本發明亦可避免直接一次蝕刻基底10、淺溝渠隔離16以及層間介電層22，恐蝕穿或破壞金屬線路24的問題。

另一個本發明的特徵在於接觸環26，本發明在形成金屬線路24之前，會先於層間介電層22中形成一環繞在矽穿孔電極40周圍的接觸環26。如此一來，當經由開口30蝕穿層間介電層22形成矽穿孔34時，接觸環26便可有效防止曝露的金屬線路24造成金屬污染，進而影響到周圍的閘極結構18或其他元件。此外，一般而言矽穿孔電極40連接各種半導體元件如電晶體、記憶體、電感、電阻等，而可執行各種程式化之處理。由於矽穿孔電極40作為電力接腳，當外 部電源通過時，會產生強大的電磁干擾(electromagnetic interference,EMI)，而對位於矽穿孔電極40附近的半導體元件如閘極結構18產生干擾雜訊。因此本發明之接觸環26接觸環係設置於矽穿孔電極40之外圍，尤其是設置於半導體元件如閘極結構18所在的層間介電層22中，以徹底改善此問題。如此一來，接觸環26對於所包圍之矽穿孔電極40或金屬線路24所流通之大量電流，便能夠有效屏蔽其耦合雜訊之產生。上述接觸環26之材質，可選自於由銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組，端視產品結構設計與半導體製程之整合的相容性而定，但不以上述為限。

下文將針對本發明之半導體元件及其製作方法的不同實施態樣進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。

如第6圖所示，其繪示本發明第二較佳實施例的結構示意圖，與本發明第一較佳實施例相同，半導體元件2包含有一基底10，複數個淺溝渠隔離16於基底10中，一層間介電層22設置於基底10上，一矽穿孔電極40貫穿基底10以及層間介電層22，以及一襯墊層32僅位於基底10內，且環繞矽穿孔電極40。本實施例與本發明第一較佳實施例不同之處在於原先 的接觸環與金屬線路結合，為一體成型結構，也就是接觸環42，雖然上述第一較佳實施例中，係先形成接觸環後，才形成金屬線路，但本實施例則是將接觸環與金屬線路同時製作，使得接觸環與金屬線路結合成為一體成型結構。除此之外，各接觸插塞28與接觸環42也可於同一步驟製作，或是在不同步驟中分別完成。若是接觸插塞28與接觸環42一起製作，則可以進一步簡化製程。此外，本實施例中的接觸環42與接觸插塞28材料可選自導電性良好的金屬，如銅、鋁、鎢、鈦、氮化鈦、鉭以及氮化鉭所組成的群組，但不限於此。除了接觸環外，其餘各部件之特徵、材料特性以及製作方法與上述第一較佳實施例相似，故在此並不再贅述。

本發明中，為加強接觸環26之屏蔽效果，接觸環26更可連接一信號接地(圖未示)或浮接。此信號接地可連接至最穩定的接地端，例如安裝有半導體封裝件的系統板(圖未示)的接地或晶片組級接地，以便更有效率地避免雜訊。再者，與系統板的接地之間還可再另行設置一高頻濾波器以選擇性地避免及移除高頻雜音。

前述各較佳實施例均僅為本發明之實施態樣，本發明所揭露的步驟與接觸環可應用在各種前矽穿孔(Via-first)製程、中矽穿孔(Via-Middle)製程或後矽穿孔(Via-last)製程等TSV製程中，有效整合於現行之半導體製程。

綜上所述，本發明所提供一具有矽穿孔電極的半導體元件，其中在矽穿孔電極周圍的層間介電層中分布有一接觸環，在矽穿孔周圍的基底中則分布有襯墊層，此接觸環與襯墊層同樣可有效保護矽穿孔周圍電路在矽穿孔形成過程中受到金屬汙染之問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1‧‧‧半導體元件

2‧‧‧半導體元件

3‧‧‧半導體元件

10‧‧‧基底

12‧‧‧正面

14‧‧‧背面

16‧‧‧淺溝渠隔離

18‧‧‧閘極結構

20‧‧‧源/汲極區域

22‧‧‧層間介電層

24‧‧‧金屬線路

26‧‧‧接觸環

28‧‧‧接觸

30‧‧‧開口

32‧‧‧襯墊層

34‧‧‧矽穿孔

36‧‧‧阻障層

38‧‧‧導電層

40‧‧‧矽穿孔電極

42‧‧‧接觸環

44‧‧‧虛置閘極

第1~5圖繪製本發明第一較佳實施例的半導體元件的製程示意圖。

第6圖繪製本發明第二較佳實施例的半導體元件結構示意圖。

1‧‧‧半導體元件

10‧‧‧基底

12‧‧‧正面

14‧‧‧背面

16‧‧‧淺溝渠隔離

18‧‧‧閘極結構

20‧‧‧源/汲極區域

22‧‧‧層間介電層

24‧‧‧金屬線路

26‧‧‧接觸環

28‧‧‧接觸插塞

32‧‧‧襯墊層

36‧‧‧阻障層

38‧‧‧導電層

40‧‧‧矽穿孔電極

Claims (20)

1. 一種半導體元件，包含：一基底；一層間介電層，設置於該基底上；一矽穿孔電極，該矽穿孔電極包含有一矽穿孔，貫穿該基底以及該層間介電層；一接觸環，設置於該層間介電層中並位於該矽穿孔電極周圍；以及一金屬線路設置於該層間介電層表面，且該接觸環與該金屬線路電性連接。
2. 如申請專利範圍第1項之半導體元件，其中該矽穿孔電極接觸該金屬線路。
3. 如申請專利範圍第2項之半導體元件，其中該接觸環與該金屬線路等電位。
4. 如申請專利範圍第2項之半導體元件，另包含一阻障層位於該矽穿孔內，且該阻障層與該金屬線路實質上接觸。
5. 如申請專利範圍第1項之半導體元件，另包含一襯墊層位於該矽穿孔內，且僅位於該基底中。
6. 如申請專利範圍第1項之半導體元件，另包含一閘極結構設置於該基底上，該閘極結構包含金屬閘極、多晶矽閘極或是虛置閘極(dummy gate)。
7. 如申請專利範圍第1項之半導體元件，更包括至少一淺溝渠隔離設置於該基底中，其中該接觸環設置於該淺溝渠隔離上。
8. 一種半導體元件，包含：一基底；一層間介電層，設置於該基底上；至少一淺溝渠隔離，設置於該基底中；一矽穿孔電極，該矽穿孔電極包含有一矽穿孔，貫穿該基底以及該層間介電層；以及一襯墊層位於該矽穿孔內，且僅位於該基底中，其中該襯墊層的一頂面與該至少一淺溝渠隔離的一頂面切齊。
9. 如申請專利範圍第8項之半導體元件，另包含一接觸環，設置於該層間介電層中的該矽穿孔電極周圍，其中該接觸環設置於該至少一淺溝渠隔離上。
10. 如申請專利範圍第8項之半導體元件，另包含一金屬線路設置於該層間介電層表面，且該矽穿孔電極接觸該金屬線路。
11. 如申請專利範圍第10項之半導體元件，其中該接觸環與該金屬線路等電位。
12. 如申請專利範圍第10項之半導體元件，另包含一阻障層位於該矽穿孔內，且該阻障層與該金屬線路實質上接觸。
13. 如申請專利範圍第8項之半導體元件，另包含一閘極結構設置於該基底上，該閘極結構包含金屬閘極、多晶矽閘極或是虛置閘極(dummy gate)。
14. 一種製作半導體元件的方法，包含以下步驟：提供一基底，其上有一正面與一背面；形成一層間介電層於該基底的該正面上；形成一金屬線路於該層間介電層表面；於該基底的該背面上，形成一開口貫穿該基底並曝露該層間介電層；形成一襯墊層於該開口內部；在該襯墊層形成之後，經由該開口蝕刻該襯墊層以及該層間介電層，以形成一矽穿孔，並曝露該金屬線路；形成一阻障層，覆蓋該矽穿孔內部；以及形成一導電層於該阻障層上。
15. 如申請專利範圍第14項之半導體元件製作方法，更包含 形成一接觸環，位於該矽穿孔周圍的該層間介電層中。
16. 如申請專利範圍第15項之半導體元件製作方法，更包含形成複數個淺溝渠隔離位於該基底中，且該接觸環位於該淺溝渠隔離上。
17. 如申請專利範圍第15項之半導體元件製作方法，其中該接觸環與該金屬線路等電位。
18. 如申請專利範圍第15項之半導體元件製作方法，更包含形成複數個接觸插塞於該層間介電層中，且該接觸環該與各接觸插塞係由同一步驟製作。
19. 如申請專利範圍第15項之半導體元件製作方法，更包含形成複數個接觸插塞於該層間介電層，且該接觸環與該接觸插塞係由不同步驟製作。
20. 如申請專利範圍第14項之半導體元件製作方法，更包含形成至少一閘極結構，且該閘極包括金屬閘極、多晶矽閘極或是虛置閘極(dummy gate)。