TWI744173B - 積體電路晶粒、三維積體電路堆疊及形成積體電路的方法 - Google Patents

積體電路晶粒、三維積體電路堆疊及形成積體電路的方法 Download PDF

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TWI744173B
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高敏峰
楊敦年
林杏芝
劉人誠
朱怡欣
陳品孜
陳哲緯
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Abstract

在一些實施例中，本文關於一種包含接合到第二積體電 路晶粒的第一積體電路晶粒的三維積體電路(IC)堆疊。第一積體電路晶粒包含第一半導體基底、配置在第一半導體基底的前側上的第一內連線結構以及配置在第一內連線結構上方的第一接合結構。第二積體電路晶粒包含第二半導體基底、配置在第二半導體基底的前側上的第二內連線結構以及配置在第二半導體基底的背側上的第二接合結構。第一接合結構面向第二接合結構。另外，三維積體電路堆疊包含從第二接合結構延伸到第二半導體基底的背側且熱耦合到第一內連線結構或第二內連線結構中的至少一個的第一背側接點。

Description

積體電路晶粒、三維積體電路堆疊及形成積體 電路的方法
本發明的實施例是有關於一種積體電路晶粒、三維積體電路堆疊及形成積體電路的方法。
半導體產業持續通過例如減小最小特徵尺寸來提高各種電子構件(例如電晶體、二極體、電阻器、電容器等)的整合密度，此允許將更多構件整合到給定區域中。研發利用較小面積或較小高度的較小封裝結構來封裝半導體裝置。舉例來說，為了進一步增加每面積電路密度，已研究三維(three-dimensional,3D)積體電路(integrated circuits,IC)。
本發明實施例提供一種三維積體電路堆疊包括：第一積體電路晶粒，包括第一半導體基底、配置在所述第一半導體基底的前側上的第一內連線結構以及配置在所述第一內連線結構上方 的第一接合結構；第二積體電路晶粒，包括第二半導體基底、配置在所述第二半導體基底的前側上的第二內連線結構以及配置在所述第二半導體基底的背側上的第二接合結構，其中所述第二接合結構面向所述第一接合結構；以及第一背側接點，從所述第二接合結構延伸到所述第二半導體基底的所述背側，且熱耦合到所述第一內連線結構或所述第二內連線結構中的至少一個。
本發明實施例提供一種積體電路晶粒，包括：半導體基底；半導體裝置，整合在所述半導體基底的前側上；內連線結構，配置在所述半導體基底的所述前側上，耦合到所述半導體裝置，且包括嵌入在介電層內的內連線穿孔和內連線導線；第一接合結構，配置在所述內連線結構上；第二接合結構，配置在所述半導體基底的背側上且包括在接合介電結構內的接合線層和接合穿孔；背側接點，配置在所述第二接合結構內，且耦合到所述第二接合結構的所述接合線層和所述接合穿孔，其中所述背側接點的最底部表面熱耦合到所述半導體基底的所述背側，其中所述背側接點的最頂部表面配置在所述半導體基底的最底部表面之上；以及基底穿孔，延伸穿過所述半導體基底且從所述第二接合結構延伸到所述內連線結構，其中所述基底穿孔的最頂部表面在所述背側接點的所述最頂部表面之上。
本發明實施例提供一種形成積體電路的方法，所述方法包括：在半導體基底的前側上形成半導體裝置；在所述半導體基底的背側上方沉積第一介電層；圖案化所述第一介電層以在所述 第一介電層中形成第一開口，其中所述第一開口暴露所述半導體基底的所述背側的表面；用第一材料填充所述第一開口；執行第一移除製程以移除配置在所述第一介電層上方的所述第一材料，以在所述第一介電層的所述第一開口中形成包括所述第一材料的背側接點；在所述第一介電層和所述背側接點上方沉積第二介電層；圖案化所述第二介電層和所述第一介電層以形成完全延伸穿過所述第一介電層、所述第二介電層以及所述半導體基底的第二開口；用第二材料填充所述第二開口；執行第二移除製程以在所述第二開口中形成包括所述第二材料的基底穿孔；以及在所述第二介電層上方形成更多介電層、接合穿孔以及接合線層，以在所述半導體基底的所述背側上形成第二接合結構，其中所述背側接點耦合到所述接合穿孔和所述接合線層。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200:橫截面視圖
102:第一IC晶粒
104:第二IC晶粒
106:第三IC晶粒
108:半導體基底
108a:第一基底
108ab、108bs、108s:背側
108af、108bf、108f:前側
108b:第二基底
108c:第三基底
110:半導體裝置
110a:第一半導體裝置
110b:第二半導體裝置
110c:第三半導體裝置
112:內連線結構
112a:第一內連線結構
112b:第二內連線結構
112c:第三內連線結構
114:內連線導線
116:內連線穿孔
118:內連線介電結構
120:接合結構
120a:第一接合結構
120b:第二接合結構
120c:第三接合結構
122:接合線層
123:接合穿孔
124:接合介電結構
126:額外接合結構
128:第一背側接點
128b、132b:最底部表面
128t、132t:最頂部表面
130:第二背側接點
130s、216s:最外側壁
132:基底穿孔
134:熱耗散路徑
202:源極/汲極區
206:閘極電極
208:閘極介電層
210:摻雜井區
212:化學阻障層
214:TSV內襯
216:膠體層
302、528:第三背側接點
304、530:第四背側接點
526:第二額外接合結構
532:第一額外TSV
534、634:第一熱耗散路徑
536、636:第二熱耗散路徑
604:上部接合結構
605:隔離結構
606a:第一接合墊穿孔
606b:第二接合墊穿孔
608a:第一接合墊
608b:第二接合墊
610:焊料凸塊
632:第二額外TSV
802:第一介電層
902:第一開口
904:第一表面
1002:共形膠體層
1004:第一導電材料
1202:第一蝕刻終止層
1302:第二開口
1304:上部表面
1402:電絕緣層
1802:第二蝕刻終止層
1804:第二介電層
1806:第三蝕刻終止層
1808:第三介電層
1810:接合介電層
1902:第三開口
1904:第四開口
2002:第五開口
2004:第六開口
2202:接合製程
2300:方法
2302、2304、2306、2308、2310、2312、2314、2316:動作
A、B:方框
d1:第一距離
d2:第二距離
w1:第一寬度
w2:第二寬度
w3:第三寬度
結合附圖閱讀以下詳細描述會最好地理解本文的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1示出包括配置在第一IC晶粒與第三IC晶粒之間且接合到第一IC晶粒和第三IC晶粒的第二IC晶粒的三維(3D)積體電路(IC)堆疊的橫截面視圖，其中第二IC晶粒包括背側接點。
圖2到圖4示出配置在基底的背側上和半導體裝置上方的背側接點的一些替代實施例的橫截面視圖。
圖5和圖6示出包括配置在第二IC晶粒上方且接合到第二IC晶粒的第一IC晶粒的3D IC堆疊的一些實施例的橫截面視圖，其中第一IC晶粒和/或第二IC晶粒包括背側接點。
圖7到圖22示出在形成完全延伸穿過基底的基底穿孔之前在基底的背側上形成背側接點的方法的一些實施例的橫截面視圖。
圖23示出一些實施例的流程圖，其方法對應於圖7到圖22中所示出的方法。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述構件和配置的具體實例以簡化本文。當然，這些僅是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可以不直接接觸的實施例。此外，本文可在各種實例中重複附圖標號和/或字母。這一重複是出於簡化和清晰的目的，且本身並不規定所論述的各種實施例和/或配置之間的關係。
另外，為易於描述，本文中可使用例如“在......之下(beneath)”、“在......下方(below)”、“下部(lower)”、“在......之上(above)”、“上部(upper)”以及類似物的空間相對術語來描述如圖中所示出的一個組件或特徵與另一個組件或特徵的關 係。除圖中所描繪的定向以外，空間相對術語意圖涵蓋裝置在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
三維(3D)積體電路(IC)可包含接合到第二IC晶粒的第一IC晶粒。第一IC晶粒和第二IC晶粒可各自包括半導體基底、整合在半導體基底上的半導體裝置以及內連線結構，所述內連線結構包括嵌入在介電結構中的導電線和穿孔。在一些實施例中，第一IC晶粒包括第一接合結構，且第二IC晶粒包括第二接合結構。第一IC晶粒和第二IC晶粒可通過第一接合結構和第二接合結構彼此接合。如果第一IC晶粒和第二IC晶粒至少在前後(front-to-back,F2B)或背靠背(back-to-back,B2B)定向上接合，那麼由於通過包圍介電層而造成的熱耗散不足，可能捕獲從第一IC晶粒的半導體裝置和/或從第二IC晶粒的半導體裝置產生的熱量。在一些實施例中，捕獲的熱量可集中在第一IC晶粒和/或第二IC晶粒的半導體基底中，且可損壞第一IC晶粒和/或第二IC晶粒。另外，如果3D IC包括具有類似或相同設計(例如半導體裝置的尺寸/位置、內連線結構等)的多於兩個IC晶粒，那麼IC晶粒的半導體基底中的熱量積累可能甚至更大，且因此對3D IC的損壞更大。
在一些實施例中，為了便於從半導體基底和半導體裝置進行的熱耗散，第一IC晶粒和/或第二IC晶粒可包括基底穿孔 (through substrate via,TSV)。在一些實施例中，TSV還將第一IC晶粒電耦合到第二IC晶粒。然而，TSV在半導體基底上佔據大區域，且因此，增加IC晶粒中的TSV數量以改良熱耗散將減少可整合在半導體基底上的其它半導體裝置(例如電晶體)的數量和/或需要改變3D IC的現有佈局。
本文的各種實施例展現包括以垂直的方式接合到第二IC晶粒的第一IC晶粒的3D IC。在一些實施例中，第二IC晶粒包括配置在第二半導體基底的前側上的第二半導體裝置和配置在第二半導體基底的背側上的背側接點。當第二半導體基底的背側配置在第二半導體基底的前側之上時，背側接點可直接配置在第二半導體裝置之上以增加從第二半導體裝置進行的熱耗散。背側接點可配置成離第二半導體裝置足夠遠，以避免電干擾第二半導體裝置。在一些實施例中，當第二半導體基底的背側在第二半導體基底的前側之上時，背側接點具有在第二半導體基底上的任何TSV的最頂部表面下方的最頂部表面。因此，背側接點不會增大3D IC的垂直尺寸。此外，背側接點不會干擾第二半導體基底上的第二半導體裝置的現有佈局。另外，在一些實施例中，背側接點耦合到第一IC晶粒和/或第二IC晶粒的內連線結構。因此，在第二半導體基底上的第二半導體裝置的操作期間，產生的熱量可通過背側接點耗散且遠離第二半導體裝置，從而防止熱量積累和3D IC的最終性能下降。
圖1示出包括背側接點的三維(3D)積體電路(IC)堆 疊的一些實施例的橫截面視圖100。
橫截面視圖100的3D IC堆疊包含第一IC晶粒102、配置在第一IC晶粒102下方的第二IC晶粒104以及配置在第二IC晶粒104下方的第三IC晶粒106。因此，在一些實施例中，第二IC晶粒104可配置在第一IC晶粒102與第三IC晶粒106之間且接合到第一IC晶粒102和第三IC晶粒106。第一IC晶粒102、第三IC晶粒106以及第二IC晶粒104中的每一個包括半導體基底、在半導體基底的前側上的半導體裝置(例如電晶體、電容器、二極體等)、配置在半導體基底的前側和半導體裝置上方的內連線結構以及配置在內連線結構和半導體基底的前側上方的接合結構。舉例來說，第一IC晶粒102包括第一基底108a、第一半導體裝置110a、第一內連線結構112a以及第一接合結構120a；第二IC晶粒104包括第二基底108b、第二半導體裝置110b、第二內連線結構112b以及第二接合結構120b；且第三IC晶粒106包括第三基底108c、第三半導體裝置110c、第三內連線結構112c以及第三接合結構120c。在一些實施例中，半導體裝置(第一半導體裝置110a、第二半導體裝置110b、第三半導體裝置110c)中的多於一個可配置在基底(基底108a、基底108b、基底108c)中的每一個上。內連線結構(例如內連線結構112a、內連線結構112b、內連線結構112c)中的每一個可包括由內連線介電結構118包圍的內連線導線(interconnect wire)114和內連線穿孔116的網狀結構(network)。第一內連線結構112a、第二內連線結構112b以及 第三內連線結構112c的內連線導線114和內連線穿孔116的網狀結構分別電耦合到第一半導體裝置110a、第二半導體裝置110b以及第三半導體裝置110c。在一些實施例中，第一接合結構120a、第二接合結構120b以及第三接合結構120c中的每一個可包括嵌入在接合介電結構124內的接合穿孔123和接合線層122。在一些實施例中，接合結構(例如第一接合結構120a、第二接合結構120b、第三接合結構120c)可以是例如混合接合(hybrid bond,HB)結構。在一些實施例中，第二接合結構120b接合到第三接合結構120c，且第一接合結構120a接合到第二IC晶粒104的額外接合結構126。
在一些實施例中，第二IC晶粒104的額外接合結構126還可以是例如HB結構。在一些實施例中，額外接合結構126可包括嵌入在接合介電結構124內的接合穿孔123、接合線層122、內連線穿孔116和/或內連線導線114。額外接合結構126設置在第二IC晶粒104的第二基底108b的背側108bs上。在一些實施例中，基底穿孔(TSV)132可從第二基底108b的背側108bs延伸到前側108bf。TSV 132可電耦合到第二內連線結構112b，且電耦合到額外接合結構126的導電構件(例如內連線導線114、內連線穿孔116、接合線層122、接合穿孔123)。因此，在一些實施例中，TSV 132可包括導電的第一材料，且因此，將第一IC晶粒102、第二IC晶粒104和/或第三IC晶粒106彼此電耦合。
在一些實施例中，額外接合結構126可更包括第一背側 接點128。第一背側接點128可從額外接合結構126的接合穿孔123朝向第二基底108b的背側108bs延伸。在一些實施例中，第一背側接點128延伸到第二基底108b的背側108bs中。在一些實施例中，當第二基底108b的背側108bs面向“向上”方向時(即，背側108bs在第二基底108b的前側108bf之上)，如在圖1的橫截面視圖100中，第一背側接點128可直接配置在第二半導體裝置110b中的一個上方。另外，第一背側接點128可與第二半導體裝置110b的主動區域間隔開，以避免電干擾第二半導體裝置110b。在一些實施例中，第一背側接點128通過第一接合結構120a和額外接合結構126耦合到第一IC晶粒102的第一內連線結構112a。在一些實施例中，額外接合結構126還可包括第二背側接點130。在一些實施例中，第二背側接點130可與第一背側接點128橫向間隔開。在一些實施例中，第一背側接點128和第二背側接點130可包括與TSV 132的第一材料不同的第二材料。另外，在一些實施例中，當第二基底108b的背側108bs面向“向上”方向時，第一背側接點128和第二背側接點130可配置在TSV 132的最頂部表面132t下方。因此，在額外接合結構126中添加第一背側接點128和第二背側接點130可能不會增大第二IC晶粒104的垂直尺寸。在一些實施例中，第一背側接點128和/或第二背側接點130可在形成TSV 132之前形成，使得第一背側接點128和/或第二背側接點130不延伸在TSV 132的最頂部表面132t之上。
應瞭解，在第一半導體裝置110a的操作期間，可產生熱 量，且產生的熱量可從第一半導體裝置110a耗散，且通過第一基底108a的背側108ab從3D IC堆疊中離開。另外，應瞭解，在第二半導體裝置110b的操作期間，可產生熱量。因此，在一些實施例中，熱耗散路徑134可包含配置在第二半導體裝置110b附近的第一背側接點128和/或第二背側接點130，以允許第二基底108b內的任何熱量從第二半導體裝置110b耗散並從第二基底108b離開。產生的熱量可沿著第一接合結構120a和額外接合結構126的接合線層122和接合穿孔123沿著熱耗散路徑134行進；沿著第一內連線結構112a的內連線導線114和內連線穿孔116行進；且最終通過至少第一基底108a從3D IC堆疊耗散。
因此，與行經接合介電結構124或內連線介電結構118相比，熱量行進接合線層122、接合穿孔123、內連線導線114以及內連線穿孔116更快。因為第一背側接點128和第二背側接點130配置成比TSV 132更靠近第二半導體裝置110b，且因為第一背側接點128和第二背側接點130具有比TSV 132更高的熱導率，所以熱量將更快地耗散到第一背側接點128和第二背側接點130中而不是TSV 132中。因此，包含第一背側接點128和/或第二背側接點130的熱耗散路徑134比包含TSV 132的熱耗散路徑(未繪示)更有效率。換句話說，在一些實施例中，包含第一背側接點128和/或第二背側接點130的熱耗散路徑134不包含TSV 132。因此，第一背側接點128和/或第二背側接點130可提供更有效率的熱耗散路徑134，以減少3D IC堆疊的熱惡化(thermal degradation)，從而在不增大尺寸和/或改變3D IC堆疊的佈局的情況下，提高3D IC堆疊的壽命。
圖2示出對應於圖1的橫截面視圖100中的方框A的一些實施例的橫截面視圖200，以在一些實施例中突出顯示第一背側接點128和第二背側接點130、TSV 132以及第二半導體裝置110b的特徵。
在一些實施例中，第一背側接點128和第二背側接點130可各自由膠體層(glue layer)216包圍，以促進第一背側接點128與第二基底108b之間和第二背側接點130與第二基底108b之間的黏合。在一些實施例中，第一背側接點128和第二背側接點130可包括例如鎢，且膠體層216可包括例如鈦或氮化鈦。在一些實施例中，膠體層216可具有在例如大約20埃與大約300埃之間的範圍內的厚度。在一些實施例中，膠體層216將第一背側接點128和/或第二背側接點130與直接接觸第二基底108b分離。
在一些實施例中，TSV 132還可由一或多個層包圍。舉例來說，在一些實施例中，TSV 132包括包圍TSV 132的側壁的TSV內襯(lining)214。在一些實施例中，TSV內襯214包括介電材料(例如氮化矽、二氧化矽)，以防止TSV 132電泄漏到第二基底108b中和第二半導體裝置110b附近。在一些實施例中，TSV內襯214可具有在例如大約200埃與大約2000埃之間的範圍內的厚度。在一些實施例中，TSV 132的最底部表面132b和最頂部表面132t可不被TSV內襯214覆蓋，以允許電信號通過TSV 132從最 底部表面132b行進到最頂部表面132t，使得TSV 132電耦合到至少第二內連線結構(圖1的第二內連線結構112b)。另外，在一些實施例中，TSV 132可與化學阻障層212直接接觸，以防止TSV 132化學泄漏(例如擴散)到第二基底108b中。在一些實施例中，化學阻障層212可包括例如氮化鉭。在一些實施例中，化學阻障層212可具有在例如大約50埃與大約500埃之間的範圍內的厚度。在一些實施例中，化學阻障層212可直接配置在TSV 132的最底部表面132b上。
在一些實施例中，第二半導體裝置110b可以是例如金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor,MOSFET)。在這類實例實施例中，第二半導體裝置110b可包括第二基底108b內的摻雜井區210，其中摻雜井區210比第二基底108b可為重摻雜和/或具有與其不同的摻雜類型。源極/汲極區202可駐留在摻雜井區210中，且位於閘極介電層208上方的閘極電極206可配置在第二基底108b的前側108bf上。第一背側接點128可具有最底部表面128b，所述最底部表面128b可由膠體層216的最底部表面限定，所述最底部表面128b與第二半導體裝置110b間隔開，使得第一背側接點128不會電干擾第二半導體裝置110b。因此，在一些實施例中，膠體層216和第一背側接點128接觸第二基底108b的區域，所述區域具有與第二基底108b中的第二半導體裝置110b的主動區域(例如摻雜井區210、源極/汲極區202)不同的摻雜濃度和/或不同的摻雜類型。在一些實施 例中，第一背側接點128的最底部表面128b以第一距離d1延伸到第二基底108b的背側108bs中。在一些實施例中，第一距離d1可例如在大約100埃與大約700埃之間的範圍內。
另外，在一些實施例中，第一背側接點128的最頂部表面128t以第二距離d2配置在TSV 132的最頂部表面132t下方。因此，第一背側接點128比TSV 132佔據更少空間。舉例來說，TSV 132穿過整個第二基底108b，而第一背側接點128以第一距離d1穿過第二基底108b。因此，在一些實施例中，第一背側接點128的最底部表面128b配置在TSV 132的最底部表面132b之上。另外，TSV 132的最頂部表面132t高於第一背側接點128的最頂部表面128t。因此，第一背側接點128不會增大整個3D IC堆疊的垂直尺寸。另外，在一些實施例中，TSV 132包括銅，且第一背側接點128包括鎢。因此，在一些實施例中，第一背側接點128具有比TSV 132更高的熱導率，且與TSV 132相比，在將熱量從第二基底108b中的一或多個第二半導體裝置110b移除方面更有效。
圖3示出圖2的橫截面視圖200的一些替代實施例的橫截面視圖300。
如圖3的橫截面視圖300中所示出，在一些實施例中，多於一或兩個背側接點(例如背側接點128、背側接點130)可配置在第二基底108b上。舉例來說，在一些實施例中，第一背側接點128和第二背側接點130直接配置在第二基底108b上的第二半 導體裝置110b中的第一個上方，且第三背側接點302和第四背側接點304配置在第二基底108b上的第二半導體裝置110b中的第二個上方。在一些其它實施例中，多於或少於兩個背側接點可配置在半導體裝置上方。儘管如此，通過增加第二基底108b上的背側接點(例如背側接點128、背側接點130、背側接點302、背側接點304)的數量，由第二半導體裝置110b產生的熱量可具有行經的更多熱耗散路徑(例如圖1的熱耗散路徑134)，使得熱量從第二半導體裝置110b耗散。
另外，如圖3中所繪示，在一些實施例中，額外接合結構126可包含接合穿孔123，且不包含接合線層(圖2的接合線層122)。在這類實施例中，通過省略接合線層(圖2的接合線層122)，可減少製造製程的一些步驟，且因此，可減少製造製程的時間和成本。然而，在這類實施例中，將額外接合結構126接合到例如第一接合結構(圖1的第一接合結構120a)可能不太可靠，這是因為接合穿孔123具有比接合線層(圖2的接合線層122)更小的接合表面積。
圖4示出對應於圖3的橫截面視圖300中的方框B的一些實施例的橫截面視圖400，以在一些實施例中突出顯示第一背側接點128和第二背側接點130的替代特徵。
如圖4中所繪示，在一些實施例中，第一背側接點128和/或第二背側接點130可具有實質上彎曲的外側壁。舉例來說，在一些實施例中，第二背側接點130可具有實質上彎曲的最外側 壁130s。在這類實施例中，包圍第二背側接點130的膠體層216的最外側壁216s也可以是實質上彎曲的。
圖5示出包括背側接點的3D IC堆疊的一些其它實施例的橫截面視圖500，其中3D IC堆疊包括接合到第二IC晶粒的背側的第一IC晶粒的背側。
如圖5中所繪示，在一些實施例中，第一IC晶粒102的第一基底108a的背側108ab可面向第二IC晶粒104的第二基底108b的背側108bs。在一些實施例中，額外接合結構126配置在第二基底108b的背側108bs上，且接合到配置在第一基底108a的背側108ab上的第二額外接合結構526。在這類實施例中，第二額外接合結構526可包含延伸到第一基底108a的背側108ab中的第三背側接點528和/或第四背側接點530。另外，在一些實施例中，第一IC晶粒102可包括完全延伸穿過第一基底108a的第一額外TSV 532。在這類實施例中，為了在操作期間將熱量從第一半導體裝置110a和第二半導體裝置110b耗散，第一背側接點128、第二背側接點130、第三背側接點528、第四背側接點530可耦合到TSV 132和/或第一額外TSV 532，使得可將第一熱耗散路徑534引導穿過第一內連線結構112a且可將第二熱耗散路徑536引導穿過第二內連線結構112b。在一些實施例中，第一內連線結構112a和/或第二內連線結構112b可耦合到其它IC晶粒、外部接合接點或某一其它裝置。應瞭解，在這類實施例中，如果第一背側接點128、第二背側接點130、第三背側接點528、第四背 側接點530沒有通過TSV 132和/或第一額外TSV 532耦合到第一內連線結構112a和/或第二內連線結構112b，那麼由第一半導體裝置110a和/或第二半導體裝置110b產生的任何熱量將不能有效地從第一半導體裝置110a和/或第二半導體裝置110b中耗散，且因此，產生的熱量可損壞第一半導體裝置110a和/或第二半導體裝置110b。
圖6示出包括背側接點的3D IC堆疊的又一些其它實施例的橫截面視圖600，其中3D IC堆疊包括接合到第二IC晶粒的前側的第一IC晶粒的背側。
如圖6中所繪示，在一些實施例中，第一基底108a的背側108ab可面向第二基底108b的前側108bf。在這類實施例中，第二內連線結構112b可配置在第二基底108b的前側108bf上方，且額外接合結構126可配置在第二內連線結構112b上方。在一些實施例中，多個第二半導體裝置110b可配置在第二基底108b上且由隔離結構605橫向間隔開。舉例來說，在一些實施例中，隔離結構605可以是或包括淺溝渠隔離(shallow trench isolation,STI)結構。
在一些實施例中，第二IC晶粒104的額外接合結構126可更包括第二接合墊608b和第二接合墊穿孔606b。在這類實施例中，第二接合墊608b和第二接合墊穿孔606b可包括與接合線層122、接合穿孔123、內連線穿孔116和/或內連線導線114相同或不同的導電材料。舉例來說，在一些實施例中，第二接合墊608b 和第二接合墊穿孔606b包括鋁、銅或某一其它合適的導電材料。另外，在一些實施例中，接合線層122、接合穿孔123、內連線穿孔116、內連線導線114、TSV 132和/或第一額外TSV 532可包括銅或某一其它合適的導電材料。在一些實施例中，配置在第一基底108a的背側108ab上的第三背側接點528可包括鎢或某一其它合適的導電和導熱材料。
另外，在一些實施例中，第一IC晶粒102的第二額外接合結構526可配置在第一基底108a的背側108ab上，且第二額外接合結構526接合到額外接合結構126。在這類實施例中，由第二半導體裝置110b產生的熱量可通過第二基底108b的背側108bs逸出。另外，在一些實施例中，第一IC晶粒102可通過第一額外TSV 532和/或第二額外TSV 632電耦合到第二IC晶粒104，其中第一額外TSV 532和第二額TSV 632完全延伸穿過第一基底108a。在一些實施例中，第一內連線結構112a可配置在第一基底108a的前側108af上，且上部接合結構604可配置在第一內連線結構112a上方且耦合到第一內連線結構112a。在這類實施例中，上部接合結構604可包括嵌入在上部接合結構604的接合介電結構124內的第一接合墊608a和第一接合墊穿孔606a。在一些實施例中，焊料凸塊610可配置在第一接合墊608a上方，使得第一IC晶粒102和第二IC晶粒104可耦合到一些外部特徵(例如印刷電路板、另一IC晶粒、導線等)。
在一些實施例中，第一基底108a中的第一半導體裝置 110a由第二額外接合結構526和第一內連線結構112a包圍。在這類實施例中，第三背側接點528可配置在第一基底108a的背側108ab上，以促進從第一半導體裝置110a進行的熱耗散。在一些實施例中，通過例如第一熱耗散路徑634和第二熱耗散路徑636，從第一半導體裝置110a產生的熱量可從第一半導體裝置110a耗散。在一些實施例中，熱量可沿著第一熱耗散路徑634耗散，所述第一熱耗散路徑634包含第三背側接點528且不包含第二額外TSV 632。在一些實施例中，熱量可沿著第二熱耗散路徑636耗散，所述第二熱耗散路徑636包含第二額外TSV 632且不包含第三背側接點528。在其它實施例中，熱量可借助於某一其它熱耗散路徑(未繪示)通過第三背側接點528和第二額外TSV 632耗散。在一些實施例中，第二熱耗散路徑636可允許熱量通過第二基底108b或通過焊料凸塊610逸出。在一些實施例中，焊料凸塊610可包括鋁、銅或某一其它合適的導電材料。
因為第三背側接點528包括比第二額外TSV 632具有更高熱導率的材料，所以與第二熱耗散路徑636相比，熱量更可能行經第一熱耗散路徑634。因此，第三背側接點528提高熱耗散的效率，且增加第一基底108a上的背側接點的數量將進一步提高從第一半導體裝置110a進行的熱耗散的效率。
圖7到圖22示出在基底的背側上和直接在基底內的半導體裝置上方形成背側接點的方法的一些實施例的橫截面視圖700到橫截面視圖2200。儘管相對於方法描述圖7到圖22，但應瞭解， 圖7到圖22中所公開的結構不限於此方法，而實際上可單獨作為獨立於方法的結構。
如圖7的橫截面視圖700中所繪示，提供一種半導體基底108。在一些實施例中，半導體基底108可包括任何類型的半導體主體(例如矽/CMOS塊、SiGe、SOI等)，例如半導體晶圓或晶圓上的一或多個晶粒，以及任何其它類型的半導體和/或形成在其上和/或以其它方式與其相關聯的磊晶層(epitaxial layer)。在一些實施例中，半導體基底108可具有在例如大約2.4微米與大約3微米之間的範圍內的厚度。在半導體基底108的前側108f上，可沉積半導體裝置110。在一些實施例中，半導體裝置110可以是例如電晶體、電容器、電阻器或類似物內連線結構112可沉積在半導體裝置110上方和沉積在半導體基底108的前側108f上，內連線結構112包括嵌入在內連線介電結構118內的內連線穿孔116和內連線導線114。在一些實施例中，內連線結構112可具有在例如大約5微米與大約8微米之間的範圍內的厚度。
在一些實施例中，內連線穿孔116和內連線導線114包括導電的相同材料。舉例來說，在一些實施例中，內連線穿孔116和內連線導線114包括銅。在其它實施例中，內連線穿孔116和內連線導線114可包括其它導電材料，如例如鎢、鋁或類似物。在一些實施例中，內連線介電結構118可包括介電材料，如例如氮化物(例如氮化矽、氮氧化矽)、碳化物(例如碳化矽)、氧化物(例如氧化矽)、硼矽酸鹽玻璃(borosilicate glass,BSG)、磷矽 酸鹽玻璃(phosphoric silicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、低k氧化物(例如摻雜碳氧化物、SiCOH)或類似物。另外，接合結構120可形成在內連線結構112上方。在一些實施例中，接合結構120可包括嵌入在接合介電結構124內的接合穿孔123和接合線層122。在一些實施例中，接合穿孔123、接合線層122以及接合介電結構124分別包括與內連線穿孔116、內連線導線114以及內連線介電結構118相同的材料。在一些實施例中，內連線導線114可耦合到接合穿孔123。在一些實施例中，接合結構120可具有在例如大約1.5微米與大約2微米之間的範圍內的厚度。
如圖8的橫截面視圖800中所繪示，使半導體基底108翻轉，使得可處理半導體基底108的背側108s。第一介電層802可沉積在半導體基底108的背側108s上。第一介電層802可包括介電材料，如例如氮化物(例如氮化矽、氮氧化矽)、碳化物(例如碳化矽)、氧化物(例如氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k氧化物(例如摻雜碳氧化物、SiCOH)或類似物。在一些實施例中，第一介電層802可包括與接合介電結構124相同的材料。第一介電層802可借助於沉積製程(例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)等)形成。在一些實施例中，第一介電層802可具有在例如大約2千埃與大約4千埃之間的範 圍內的厚度。
如圖9的橫截面視圖900中所繪示，可形成從第一介電層802延伸到半導體基底108的背側108s中的第一開口902。第一開口902可暴露半導體基底108的第一表面904，其中半導體基底108的第一表面904以第一距離d1配置在半導體基底108的背側108s下方。在一些實施例中，第一距離d1可在例如大約100埃與大約700埃之間的範圍內。另外，在一些實施例中，第一開口902具有第一寬度w1。在一些實施例中，第一寬度w1在例如大約1.5微米與大約2.5微米之間的範圍內。應瞭解，第一距離d1和第一寬度w1的其它值也在本文的範圍內。
在一些實施例中，第一開口902直接上覆於半導體裝置110，但第一開口902不會暴露半導體裝置110的任何主動區域。因此，第一開口902通過半導體基底108與半導體裝置110間隔開。在一些實施例中，第一開口902可通過微影和移除(例如蝕刻製程)製程形成。舉例來說，在一些實施例中，罩幕結構(未繪示)可形成在第一介電層802上方，開口可借助於微影和移除製程形成在罩幕結構中，且接著，可根據罩幕結構中的開口執行移除製程，以在第一介電層802和半導體基底108中形成第一開口902。在一些實施例中，乾式蝕刻製程可用於例如形成第一開口902。
如圖10的橫截面視圖1000中所繪示，共形膠體層1002和第一導電材料1004形成在第一介電層802上方和第一開口(圖 9的第一開口902)內。在一些實施例中，共形膠體層1002包括例如鈦或氮化鈦，且所述共形膠體層1002具有在例如大約20埃與大約300埃之間的範圍內的厚度。在一些實施例中，第一導電材料1004包括例如鎢。共形膠體層1002和/或第一導電材料1004可借助於例如沉積製程(例如CVD、電漿增強型化學氣相沉積(plasma-enhanced chemical vapor deposition,PE-CVD)、PVD、ALD、濺鍍等)沉積。
如圖11的橫截面視圖1100中所繪示，移除設置在第一介電層802的最頂部表面上方的第一導電材料(圖10的第一導電材料1004)和共形膠體層(圖10的共形膠體層1002)，從而形成由膠體層216包圍且延伸到半導體基底108的背側108s中的第一背側接點128。在一些實施例中，第一導電材料(圖10的第一導電材料1004)和共形膠體層(圖10的共形膠體層1002)通過平坦化製程(例如CMP)來移除，且因此，第一背側接點128可具有與第一介電層802實質上共面的頂部表面。在一些實施例中，第一背側接點128可具有在例如大約0.1微米與大約0.4微米之間的範圍內的高度。
如圖12的橫截面視圖1200中所繪示，第一蝕刻終止層1202可形成在第一介電層802和第一背側接點128上方。在一些實施例中，第一蝕刻終止層(first etch stop layer)1202可包括例如氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似物。在一些實施例中，第一蝕刻終止層1202可借助於例如沉積製程(例如 CVD、PE-CVD、PVD、ALD、濺鍍等)沉積。
如圖13的橫截面視圖1300中所繪示，可形成延伸穿過第一蝕刻終止層1202、第一介電層802、半導體基底108以及內連線介電結構118的一部分的第二開口1302，以暴露內連線導線114中的一個的上部表面1304。在一些實施例中，第二開口1302可通過選擇性圖案化製程通過微影來形成罩幕結構且執行移除製程(例如蝕刻)形成，以根據罩幕結構形成第二開口1302。第二開口1302與半導體裝置110間隔開，以避免干擾和/或損壞半導體裝置110。因此，在一些實施例中，第二開口1302與第一背側接點128間隔開。另外，在形成第二開口1302期間，第一背側接點128仍然由第一蝕刻終止層1202覆蓋。
如圖14的橫截面視圖1400中所繪示，電絕緣層1402沉積在第一蝕刻終止層1202上方且沿著由第一介電層802和半導體基底108的內側壁以及內連線導線114中的一個的上部表面1304限定的第二開口(圖13的第二開口1302)的表面。在一些實施例中，電絕緣層1402可包括例如二氧化矽、氮化矽、氧化鋁或某一其它電絕緣體材料。在一些實施例中，電絕緣層1402可借助於沉積製程(例如CVD、PE-CVD、PVD、ALD等)沉積。在一些實施例中，電絕緣層1402可具有在例如大約200埃與大約2000埃之間的範圍內的厚度。
如圖15的橫截面視圖1500中所繪示，移除電絕緣層(圖14的電絕緣層1402)的水平部分，從而在第二開口(圖13的第 二開口1302)內形成TSV內襯214，且覆蓋第一介電層802的內側壁、半導體基底108以及內連線介電結構118的部分。在一些實施例中，電絕緣層(圖14的電絕緣層1402)的水平部分可使用垂直蝕刻製程(例如垂直乾式蝕刻)移除，使得不需要罩幕層。在一些實施例中，在垂直蝕刻製程之後，TSV內襯214不會完全覆蓋內連線導線114中的一個的上部表面1304。
如圖17的橫截面視圖1700中所繪示，第二開口(圖13的第二開口1302)填充有第二導電材料以形成TSV 132。在一些實施例中，化學阻障層(chemical barrier layer)212首先借助於例如沉積製程(例如CVD、PE-CVD、PVD、ALD、濺鍍等)沉積在第二開口(圖13的第二開口1302)中。化學阻障層212可包括例如鉭或氮化鉭，且所述化學阻障層212具有在例如大約50埃與大約500埃之間的範圍內的厚度。然後，在一些實施例中，第二導電材料借助於例如沉積製程(例如CVD、PE-CVD、PVD、ALD、濺鍍等)形成在第二開口(圖13的第二開口1302)內的化學阻障層212上方。在一些實施例中，第二導電材料和(因此)TSV 132包括例如銅。然後，在一些實施例中，平坦化製程(例如化學機械平坦化(chemical mechanical planarization,CMP))可用於移除多餘的第二導電材料和配置在第一蝕刻終止層1202上方的化學阻障層212的任何多餘材料。因此，TSV 132和化學阻障層212具有與第一蝕刻終止層1202實質上共面的上部表面。在一些實施例中，化學阻障層212可防止TSV 132擴散到半導體基底108中， 且TSV內襯214可防止在操作期間行經TSV 132的任何電信號泄漏到半導體基底108中。因此，化學阻障層212和TSV內襯214都防止TSV 132損壞和/或干擾半導體裝置110。另外，TSV 132電耦合到內連線結構112。在一些實施例中，TSV 132可具有在例如大約0.7微米與大約3.2微米之間的範圍內的高度。因為TSV 132完全延伸穿過半導體基底108，所以TSV 132具有大於半導體基底108的厚度的高度。
另外，因為TSV 132在第一背側接點128之後形成，所以TSV 132的最頂部表面132t配置在第一背側接點128的最頂部表面128t之上。在一些實施例中，TSV 132的最底部表面132b也在第一背側接點128的最底部表面128b下方。因此，形成第一背側接點128以幫助在半導體裝置110的操作期間所產生的熱量從半導體裝置110熱耗散不會增大整個裝置的垂直尺寸。在一些實施例中，TSV 132的最頂部表面132t與第一背側接點128的最頂部表面128t之間的高度差等於第二距離d2。在一些實施例中，第二距離d2等於第一蝕刻終止層1202的厚度。因此，在一些實施例中，第二距離d2在例如大約10埃與大約8000埃之間的範圍內。
如圖18的橫截面視圖1800中所繪示，在一些實施例中，第二蝕刻終止層1802可形成在第一蝕刻終止層1202上方和TSV 132上方。另外，多個介電和/或蝕刻終止層可形成在第一蝕刻終止層1202上方。舉例來說，在一些實施例中，第二介電層1804形成在第二蝕刻終止層1802上方；第三蝕刻終止層1806形成在 第二介電層1804上方；第三介電層1808形成在第三蝕刻終止層1806上方；且接合介電層1810形成在第三介電層1808上方。在一些實施例中，第二蝕刻終止層1802和第三蝕刻終止層1806可包括例如氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似物；可借助於例如沉積製程(例如CVD、PE-CVD、PVD、ALD、濺鍍等)沉積；且可各自具有在例如大約500埃與大約1000埃之間的範圍內的厚度。另外，在一些實施例中，第二介電層1804和第三介電層1808以及接合介電層1810可包括例如介電材料，如例如氮化物(例如氮化矽、氮氧化矽)、碳化物(例如碳化矽)、氧化物(例如氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k氧化物(例如摻雜碳氧化物、SiCOH)或類似物；可借助於例如沉積製程(例如CVD、PE-CVD、PVD、ALD、濺鍍等)沉積；且可各自具有在例如大約2千埃與大約4千埃之間的範圍內的厚度。另外，在其它實施例中，接合介電層1810可具有在例如大約10埃與大約8000埃之間的範圍內的厚度。
如圖19的橫截面視圖1900中所繪示，可形成第三開口1902和第四開口1904，以分別暴露TSV 132和第一背側接點128。因此，在一些實施例中，第三開口1902可延伸穿過接合介電層1810、第三介電層1808、第三蝕刻終止層1806、第二介電層1804以及第二蝕刻終止層1802，以暴露TSV 132。因此，在一些實施例中，第四開口1904可延伸穿過接合介電層1810、第三介電層1808、第三蝕刻終止層1806、第二介電層1804、第二蝕刻終止層 1802以及第一蝕刻終止層1202，以暴露第一背側接點128。在這類實施例中，第四開口1904比第三開口1902多延伸穿過一層；例如，在一些實施例中，第四開口1904延伸穿過第一蝕刻終止層1202，而第三開口1902不延伸穿過第一蝕刻終止層1202。在一些實施例中，第三開口1902和第四開口1904可通過根據使用微影和移除(例如蝕刻)製程的罩幕結構的選擇性圖案化製程來形成。在一些實施例中，第三開口1902和第四開口1904各自具有第二寬度w2。
如圖20的橫截面視圖2000中所繪示，在一些實施例中，第五開口2002形成在第三開口(圖19的第三開口1902)上方，且第六開口2004形成在第四開口(圖19的第四開口1904)上方。在這類實施例中，第五開口2002和第六開口2004可從接合介電層1810、第三介電層1808以及第三蝕刻終止層1806延伸。在一些實施例中，第五開口2002和第六開口2004還可部分地延伸到第二介電層1804中。在一些實施例中，第五開口2002和第六開口2004可分別直接上覆於第三開口(圖19的第三開口1902)和第四開口(圖19的第四開口1904)。在一些實施例中，第五開口2002和第六開口2004可通過根據使用微影和移除(例如蝕刻)製程的罩幕結構的選擇性圖案化製程來形成。在一些實施例中，第五開口2002和第六開口2004各自具有大於第二寬度w2的第三寬度w3。因此，在一些實施例中，第五開口2002和第六開口2004實質上加寬第三開口和第四開口(圖19的第三開口1902、第四開 口1904)的上部部分。在一些其它實施例中，為了減少製造步驟，且因此減少時間和成本，可省略圖20的步驟。因此，在一些實施例中，方法可從圖19進行到圖21，從而跳過圖20。
如圖21的橫截面視圖2100中所繪示，將第三導電材料沉積到第一蝕刻終止層1202、第二蝕刻終止層1802、第二介電層1804、第三蝕刻終止層1806、第三介電層1808以及接合介電層1810中的開口(例如圖19的開口1902、圖19的開口1904、圖20的開口2002、圖20的開口2004)中，從而形成耦合到TSV 132和第一背側接點128的接合穿孔123和接合線層122。在這類實施例中，嵌入在第一蝕刻終止層1202、第二蝕刻終止層1802、第二介電層1804、第三蝕刻終止層1806、第三介電層1808以及接合介電層1810內的接合穿孔123和接合線層122可形成配置在半導體基底108的背側108s上的額外接合結構126。另外，在一些實施例中，第一介電層802、第一蝕刻終止層1202、第二蝕刻終止層1802、第二介電層1804、第三蝕刻終止層1806、第三介電層1808以及接合介電層1810可統稱為額外接合結構126的接合介電結構。
在一些實施例中，第三導電材料以及(因此)接合穿孔123和接合線層122包括銅或某一其它合適的導電材料。在一些實施例中，額外接合結構126的接合穿孔123具有第二寬度w2，且額外接合結構126的接合線層122具有第三寬度w3。另外，在一些實施例中，額外接合結構126的接合線層122和接合穿孔123 通過借助於沉積製程(例如CVD、PVD、PE-CVD、ALD、濺鍍等)沉積第三導電材料且隨後借助於平坦化製程(例如化學機械平坦化(CMP))平坦化來形成。因此，在一些實施例中，圖19到圖21中的額外接合結構126中的接合穿孔123和接合線層122的形成可表示雙金屬鑲嵌製程。在一些實施例中，圖21的橫截面視圖2100示出配置成借助於額外接合結構126和接合結構120接合到其它IC晶粒的第二IC晶粒104。
如圖22的橫截面視圖2200中所繪示，在一些實施例中，可進行接合製程2202以形成3D IC堆疊(stack)，其中第二IC晶粒104通過額外接合結構126接合到第一IC晶粒102，且通過第二接合結構120b(圖21的第二接合結構120)接合到第三IC晶粒106。在一些實施例中，第一IC晶粒102包括第一基底108a、配置在第一基底108a上的第一半導體裝置110a、配置在第一基底108a上的第一內連線結構112a以及配置在第一內連線結構112a上的第一接合結構120a。在一些實施例中，第一IC晶粒102的第一接合結構120a可接合到第二IC晶粒104的額外接合結構126。另外，在一些實施例中，第二IC晶粒104可包括配置在額外接合結構126與第二內連線結構112b(圖21的第二內連線結構112)之間的第二基底108b(圖21的第二基底108)、配置在第二基底108b上的第二半導體裝置110b(圖21的第二半導體裝置110)以及配置在第二內連線結構112b上的第二接合結構120b。在一些實施例中，第二IC晶粒104的第二接合結構120b接合到第三IC晶 粒106的第三接合結構120c。在一些實施例中，第三IC晶粒106可包括第三基底108c、配置在第三基底108c上的第三半導體裝置110c、配置在第三基底108c上的第三內連線結構112c以及配置在第三內連線結構112c上的第三接合結構120c。在一些實施例中，接合製程2202可以是或包括熔融接合製程(fusion bonding process)、共晶接合製程(eutectic bonding process)、金屬接合製程和/或其組合。因此，在一些實施例中，接合製程2202可以是混成接合製程(hybrid bonding process)。
在一些實施例中，第一IC晶粒102和第三IC晶粒106的第一基底108a和第三基底108c可各自具有在大約750微米與大約800微米之間的範圍內的厚度。因此，在一些實施例中，第二IC晶粒104的第二基底108b可比第一基底108a和第三基底108c中的每一個更薄。在一些實施例中，TSV 132完全延伸穿過第二基底108b，且可將第一IC晶粒102電耦合到第二IC晶粒104。第一基底108a和第三基底108c可以分別限定3D IC堆疊的最底部表面和最上部表面。因此，在3D IC堆疊的操作期間，從半導體裝置(例如第一半導體裝置110a、第二半導體裝置110b、第三半導體裝置110c)產生的任何熱量可從半導體裝置(例如第一半導體裝置110a、第二半導體裝置110b、第三半導體裝置110c)耗散，且通過第一基底108a和第三基底108c離開3D IC堆疊。另外，由於第二IC晶粒104中的第一背側接點128，在第二基底108b中產生的熱量可通過第一背側接點128有效地耗散，且通過 接合結構(例如第一接合結構120a、第二接合結構120b、第三接合結構120c)、額外接合結構126和/或內連線結構(例如內連線結構112a、內連線結構112b、內連線結構112c)朝向第一基底108a和/或第三基底108c耗散，以減輕對半導體裝置(例如第一半導體裝置110a、第二半導體裝置110b、第三半導體裝置110c)的熱損壞，而不增加第二IC晶粒104的總高度，且因此，不增加圖22的整個3D IC堆疊。
圖23示出對應於圖7到圖22的方法2300的一些實施例的流程圖。
雖然方法2300在下文示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋這類動作或事件的所示出的排序。舉例來說，除本文中所示出和/或描述的動作或事件之外，一些動作可與其它動作或事件以不同次序和/或同時出現。另外，可能需要並非所有的所示出動作實施本文中的描述的一或多個方面或實施例。另外，本文中所描繪的動作中的一或多個可在一或多個單獨動作及/或階段進行。
在動作2302處，半導體裝置形成在半導體基底的前側上。圖7示出對應於動作2302的一些實施例的橫截面視圖700。
在動作2304處，第一介電層形成在半導體基底的背側上方。圖8示出對應於動作2304的一些實施例的橫截面視圖800。
在動作2306處，在第一介電層中形成第一開口以暴露半導體基底的背側的表面。圖9示出對應於動作2306的一些實施例 的橫截面視圖900。
在動作2308處，背側接點形成在第一開口內且包括第一材料，其中背側接點具有與第一介電層的上部表面實質上共面的上部表面。圖10和圖11分別示出對應於動作2308的一些實施例的橫截面視圖1000和橫截面視圖1100。
在動作2310處，第二介電層形成在第一介電層和背側接點上方。圖12示出對應於動作2310的一些實施例的橫截面視圖1200。
在動作2312處，形成完全延伸穿過第一介電層、第二介電層以及半導體基底的第二開口。圖13示出對應於動作2312的一些實施例的橫截面視圖1300。
在動作2314處，基底穿孔形成在第二開口中且包括第二材料。圖17示出對應於動作2314的一些實施例的橫截面視圖1700。
在動作2316處，將接合介電層、接合穿孔、接合線層沉積在第二介電層上方，其中背側接點耦合到接合穿孔和接合線層。圖18到圖21示出對應於動作2316的一些實施例的橫截面視圖1800到橫截面視圖2100。
因此，本文關於一種在基底穿孔之前在半導體基底的背側上形成背側接點的方法，使得背側接點可幫助從半導體基底進行的熱耗散而不增大包括基底穿孔和背側接點的整個3D IC堆疊的尺寸。
因此，在一些實施例中，本文關於一種三維(3D)積體電路(IC)堆疊，包括：第一IC晶粒，包括第一半導體基底、配置在第一半導體基底的前側上的第一內連線結構以及配置在第一內連線結構上方的第一接合結構；第二IC晶粒，包括第二半導體基底、配置在第二半導體基底的前側上的第二內連線結構以及配置在第二半導體基底的背側上的第二接合結構，其中第二接合結構面向第一接合結構；以及第一背側接點，從第二接合結構延伸到第二半導體基底的背側並熱耦合到第一內連線結構或第二內連線結構中的至少一個。
在一些其他實施例中，在所述的三維積體電路堆疊中，其中所述第二積體電路晶粒更包括：基底穿孔，從所述第二半導體基底的所述背側延伸穿過所述第二半導體基底到所述第二半導體基底的所述前側，其中所述基底穿孔與所述第一背側接點橫向間隔開。
在一些其他實施例中，在所述的三維積體電路堆疊中，其中所述基底穿孔並不電耦合到所述第一背側接點。
在一些其他實施例中，在所述的三維積體電路堆疊中，其中所述第一背側接點的最頂部表面配置在所述基底穿孔的最頂部表面下方，其中所述基底穿孔的最底部表面配置在所述第一背側接點的最底部表面下方。
在一些其他實施例中，在所述的三維積體電路堆疊中，其中所述第二積體電路晶粒包括配置在所述第二半導體基底上的 第二半導體裝置，且其中所述第一背側接點直接上覆於所述第二半導體裝置。
在一些其他實施例中，在所述的三維積體電路堆疊中，其中所述第一背側接點包括鎢，且其中所述第一內連線結構和所述第二內連線結構包括銅。
在一些其他實施例中，在所述的三維積體電路堆疊中，更包括：第三積體電路晶粒，包括第三半導體基底、配置在所述第三半導體基底的前側上的第三內連線結構以及配置在所述第三內連線結構上的第三接合結構，其中所述第三接合結構配置在所述第三半導體基底與所述第二半導體基底之間。
在其它實施例中，本文關於一種積體電路(IC)晶粒，包括：半導體基底；半導體裝置，整合在半導體基底的前側上；內連線結構，配置在半導體基底的前側上，耦合到半導體裝置，且包括嵌入在介電層內的內連線穿孔和內連線導線；第一接合結構，配置在內連線結構上；第二接合結構，配置在半導體基底的背側上且包括在接合介電結構內的接合線層和接合穿孔；背側接點，配置在第二接合結構內且耦合到第二接合結構的接合線層和接合穿孔，其中背側接點的最底部表面熱耦合到半導體基底的背側，其中背側接點的最頂部表面配置在半導體基底的最底部表面之上；以及基底穿孔(TSV)，穿過半導體基底且從第二接合結構延伸到內連線結構，其中TSV的最頂部表面在背側接點的最頂部表面之上。
在一些其他實施例中，在所述的積體電路晶粒中，其中所述基底穿孔橫向配置在所述半導體裝置旁邊，且其中所述背側接點直接配置在所述半導體裝置之上。
在一些其他實施例中，在所述的積體電路晶粒中，其中所述背側接點和所述基底穿孔耦合到接合墊，所述接合墊配置在接合到所述第二接合結構的第三接合結構內。
在一些其他實施例中，在所述的積體電路晶粒中，其中所述接合墊包括鋁。
在一些其他實施例中，在所述的積體電路晶粒中，其中所述背側接點具有比所述基底穿孔更高的熱導率。
在一些其他實施例中，在所述的積體電路晶粒中，其中所述基底穿孔包括銅，且所述背側接點包括鎢。
在一些其他實施例中，在所述的積體電路晶粒中，其中所述背側接點通過膠體層與所述半導體基底間隔開。
在一些其他實施例中，在所述的積體電路晶粒中，更包括：額外背側接點，配置在所述第二接合結構內，且耦合到所述第二接合結構的所述接合線層和所述接合穿孔，其中所述額外背側接點通過所述半導體基底與所述背側接點間隔開，且其中所述額外背側接點和所述背側接點直接配置在所述半導體裝置之上。
在另外其它實施例中，本文關於一種形成積體電路的方法，方法包括：在半導體基底的前側上形成半導體裝置；在半導體基底的背側上方沉積第一介電層；圖案化第一介電層以在第一 介電層中形成第一開口，其中第一開口暴露半導體基底的背側的表面；用第一材料填充第一開口；執行第一移除製程以移除配置在第一介電層上方的第一材料，以在第一介電層的第一開口中形成包括第一材料的背側接點；在第一介電層和背側接點上方沉積第二介電層；圖案化第二介電層和第一介電層以形成完全延伸穿過第一介電層、第二介電層以及半導體基底的第二開口；用第二材料填充第二開口；執行第二移除製程以在第二開口中形成包括第二材料的基底穿孔(TSV)；以及在第二介電層上方形成更多介電層、接合穿孔以及接合線層，以在半導體基底的背側上形成第二接合結構，其中背側接點耦合到接合穿孔和接合線層。
在一些其他實施例中，在所述的形成積體電路的方法中，其中所述背側接點的所述形成在所述基底穿孔的所述形成之前執行。
在一些其他實施例中，在所述的形成積體電路的方法中，其中所述第一材料具有比所述第二材料更高的熱導率。
在一些其他實施例中，在所述的形成積體電路的方法中，其中當所述半導體基底的所述背側在所述半導體基底的所述前側之上時，所述基底穿孔具有在所述背側接點的最頂部表面之上的最頂部表面。
在一些其他實施例中，在所述的形成積體電路的方法中，其中所述基底穿孔的所述最頂部表面以第一距離位於所述背側接點的所述最頂部表面之上，且其中所述第一距離等於所述第 二介電層的厚度。
前文概述數個實施例的特徵使得本領域的技術人員可更好地理解本文的各方面。本領域的技術人員應瞭解，其可以易於使用本文作為設計或修改用於進行本文中所介紹的實施例的相同目的和/或實現相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這類等效構造並不脫離本文的精神和範圍，且本領域的技術人員可在不脫離本文的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100:橫截面視圖
102:第一IC晶粒
104:第二IC晶粒
106:第三IC晶粒
108a:第一基底
108ab、108bs:背側
108bf:前側
108b:第二基底
108c:第三基底
110a:第一半導體裝置
110b:第二半導體裝置
110c:第三半導體裝置
112a:第一內連線結構
112b:第二內連線結構
112c:第三內連線結構
114:內連線導線
116:內連線穿孔
118:內連線介電結構
120a:第一接合結構
120b:第二接合結構
120c:第三接合結構
122:接合線層
123:接合穿孔
124:接合介電結構
126:額外接合結構
128:第一背側接點
130:第二背側接點
132:基底穿孔
132t:最頂部表面
134:熱耗散路徑
A:方框

Claims (10)

  1. 一種三維積體電路堆疊，包括：第一積體電路晶粒，包括第一半導體基底、配置在所述第一半導體基底的前側上的第一內連線結構以及配置在所述第一內連線結構上方的第一接合結構；第二積體電路晶粒，包括第二半導體基底、配置在所述第二半導體基底的前側上的第二內連線結構以及配置在所述第二半導體基底的背側上的第二接合結構，其中所述第二接合結構面向所述第一接合結構；第一背側接點，從所述第二接合結構延伸到所述第二半導體基底的所述背側，且熱耦合到所述第一內連線結構或所述第二內連線結構中的至少一個；以及基底穿孔，從所述第二半導體基底的所述背側延伸穿過所述第二半導體基底到所述第二半導體基底的所述前側，其中所述基底穿孔與所述第一背側接點橫向間隔開。
  2. 如請求項1所述的三維積體電路堆疊，其中所述基底穿孔並不電耦合到所述第一背側接點。
  3. 如請求項2所述的三維積體電路堆疊，其中所述第一背側接點的最頂部表面配置在所述基底穿孔的最頂部表面下方，其中所述基底穿孔的最底部表面配置在所述第一背側接點的最底部表面下方。
  4. 如請求項1所述的三維積體電路堆疊，其中所述第二積體電路晶粒包括配置在所述第二半導體基底上的第二半導體裝置，且其中所述第一背側接點直接上覆於所述第二半導體裝置。
  5. 如請求項1所述的三維積體電路堆疊，更包括：第三積體電路晶粒，包括第三半導體基底、配置在所述第三半導體基底的前側上的第三內連線結構以及配置在所述第三內連線結構上的第三接合結構，其中所述第三接合結構配置在所述第三半導體基底與所述第二半導體基底之間。
  6. 一種積體電路晶粒，包括：半導體基底；半導體裝置，整合在所述半導體基底的前側上；內連線結構，配置在所述半導體基底的所述前側上，耦合到所述半導體裝置，且包括嵌入在介電層內的內連線穿孔和內連線導線；第一接合結構，配置在所述內連線結構上；第二接合結構，配置在所述半導體基底的背側上且包括在接合介電結構內的接合線層和接合穿孔；背側接點，配置在所述第二接合結構內，且耦合到所述第二接合結構的所述接合線層和所述接合穿孔，其中所述背側接點的最底部表面熱耦合到所述半導體基底的所述背側，其中所述背側接點的最頂部表面配置在所述半導體基底的最底部表面之上；以及 基底穿孔，延伸穿過所述半導體基底且從所述第二接合結構延伸到所述內連線結構，其中所述基底穿孔的最頂部表面在所述背側接點的所述最頂部表面之上。
  7. 如請求項6所述的積體電路晶粒，其中所述基底穿孔橫向配置在所述半導體裝置旁邊，且其中所述背側接點直接配置在所述半導體裝置之上。
  8. 如請求項6所述的積體電路晶粒，更包括：額外背側接點，配置在所述第二接合結構內，且耦合到所述第二接合結構的所述接合線層和所述接合穿孔，其中所述額外背側接點通過所述半導體基底與所述背側接點間隔開，且其中所述額外背側接點和所述背側接點直接配置在所述半導體裝置之上。
  9. 一種形成積體電路的方法，所述方法包括：在半導體基底的前側上形成半導體裝置；在所述半導體基底的背側上方沉積第一介電層；圖案化所述第一介電層以在所述第一介電層中形成第一開口，其中所述第一開口暴露所述半導體基底的所述背側的表面；用第一材料填充所述第一開口；執行第一移除製程以移除配置在所述第一介電層上方的所述第一材料，以在所述第一介電層的所述第一開口中形成包括所述第一材料的背側接點；在所述第一介電層和所述背側接點上方沉積第二介電層；圖案化所述第二介電層和所述第一介電層以形成完全延伸穿 過所述第一介電層、所述第二介電層以及所述半導體基底的第二開口；用第二材料填充所述第二開口；執行第二移除製程以在所述第二開口中形成包括所述第二材料的基底穿孔；以及在所述第二介電層上方形成更多介電層、接合穿孔以及接合線層，以在所述半導體基底的所述背側上形成第二接合結構，其中所述背側接點耦合到所述接合穿孔和所述接合線層。
  10. 如請求項9所述的形成積體電路的方法，其中所述背側接點的所述形成在所述基底穿孔的所述形成之前執行。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit
US11594506B2 (en) * 2020-09-23 2023-02-28 Advanced Semiconductor Engineering, Inc. Semiconductor package
KR20220056668A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 집적 회로 반도체 소자
KR20220070145A (ko) * 2020-11-20 2022-05-30 삼성전자주식회사 반도체 패키지
US11869874B2 (en) * 2020-12-14 2024-01-09 Advanced Micro Devices, Inc. Stacked die circuit routing system and method
US11515271B2 (en) * 2021-01-27 2022-11-29 Innolux Corporation Electronic device including wire on side surface of substrate and manufacturing method thereof
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same
US11557572B2 (en) * 2021-05-13 2023-01-17 Nanya Technology Corporation Semiconductor device with stacked dies and method for fabricating the same
US11901363B2 (en) * 2021-05-14 2024-02-13 Samsung Electronics Co., Ltd. Resistance measuring structures of stacked devices
US11948920B2 (en) * 2021-08-30 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same, and semiconductor package
US20230197623A1 (en) * 2021-12-20 2023-06-22 Advanced Micro Devices, Inc. Electronic device including an integrated circuit die and a support structure
EP4287247A1 (en) * 2022-06-02 2023-12-06 Imec VZW A method for producing a semiconductor chip

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190115322A1 (en) * 2013-12-19 2019-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Apparatus and Method
US20190295989A1 (en) * 2015-01-07 2019-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. 3d integrated circuit (3dic) structure and method of making same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987923B2 (en) 2012-07-31 2015-03-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor seal ring
CN106057786B (zh) * 2015-04-13 2018-11-30 台湾积体电路制造股份有限公司 3d堆叠式芯片封装件
KR102548835B1 (ko) * 2016-08-26 2023-06-30 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
US10026883B2 (en) * 2016-12-20 2018-07-17 Globalfoundries Inc. Wafer bond interconnect structures
US10510603B2 (en) * 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
US10867891B2 (en) * 2018-10-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Ion through-substrate via
US10811390B2 (en) * 2019-01-21 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and method of fabricating the same and package
US10804202B2 (en) * 2019-02-18 2020-10-13 Sandisk Technologies Llc Bonded assembly including a semiconductor-on-insulator die and methods for making the same
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
US10840190B1 (en) * 2019-05-16 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11393789B2 (en) * 2019-05-31 2022-07-19 Qualcomm Incorporated Stacked circuits of III-V devices over silicon with high quality integrated passives with hybrid bonding
US11404534B2 (en) * 2019-06-28 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Backside capacitor techniques
KR102700523B1 (ko) * 2019-07-08 2024-08-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 nand를 위한 커패시터들을 형성하는 구조 및 방법
US11037908B2 (en) * 2019-07-25 2021-06-15 Sandisk Technologies Llc Bonded die assembly containing partially filled through-substrate via structures and methods for making the same
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit
US11676943B2 (en) * 2021-04-23 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190115322A1 (en) * 2013-12-19 2019-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Apparatus and Method
US20190295989A1 (en) * 2015-01-07 2019-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. 3d integrated circuit (3dic) structure and method of making same

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Publication number Publication date
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