CN112530899A - 半导体器件及其制造方法 - Google Patents

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CN112530899A
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CN
China
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semiconductor device
metallization layer
power grid
signal
layer
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CN202010974947.8A
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张丰愿
诺·穆罕默德·艾杜维蒂尔
黄博祥
詹森博
陈明发
刘钦洲
郑仪侃
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例提供了一种半导体器件以及制造方法，其中，金属化层位于衬底上方，电源网格线位于金属化层内。信号焊盘位于金属化层内，并且信号焊盘由电源网格线围绕。信号外部连接件电连接至信号焊盘。本发明的实施例另一方面提供一种制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体领域，具体地，涉及半导体器件及其制造方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)在集成密度方面的不断改进，半导体工业经历了快速增长。在大多数情况下，在集成密度方面的这种改进来自最小特征尺寸的不断减小(例如，缩小半导体工艺节点至20nm以下节点)，这允许将更多组件集成到给定区域中。随着近来对小型化、更高速度和更大带宽、以及更低功耗和等待时间的需求的增长，对半导体管芯的更小并且更具创造性的封装技术的需求日益增长。
随着半导体技术的进一步发展，已经出现了诸如3D集成电路(3DIC)的堆叠的半导体器件，其对于进一步减小半导体器件的物理尺寸是有效的。在堆叠的半导体器件中，将诸如逻辑电路、存储电路、处理器电路等的有源电路制造在不同的半导体晶圆上。可以将两个或者更多个半导体晶圆安装在彼此的顶部上，以进一步减小半导体器件的形状因数。然而，为了进一步减小尺寸并且改善器件的操作特性，需要进一步的改进。
发明内容
本申请的实施例提供一种半导体器件，包括：金属化层，位于衬底上方；电源网格线，位于金属化层内；第一信号焊盘，位于金属化层内并且由电源网格线围绕；以及信号外部连接件，电连接至第一信号焊盘。
本申请的实施例提供一种半导体器件，包括：第一半导体器件的信号连接件；第一半导体器件的通孔，物理地接触信号连接件和金属化层的第一导电部分；以及电源网格，位于金属化层内，其中，电源网格的第一单线围绕第一导电部分。
本申请的实施例提供一种制造半导体器件的方法，方法包括：在第一半导体衬底上方形成第一金属化层，第一金属化层包括具有第一线的电源网格和信号连接件器，第一线沿着第一方向具有第一宽度，信号连接件器与第一线的至少两侧相邻，信号连接件器沿着第一方向具有小于第一宽度的第二宽度；以及形成与信号连接件器电连接的接合焊盘金属迹线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的第一半导体器件；
图2是根据一些实施例的电源网格的俯视图；
图3示出了根据一些实施例的第一半导体器件到第二半导体器件的接合；
图4示出了根据一些实施例的可以实现的改进；
图5示出了根据一些实施例的偏移的电源网格金属迹线；
图6A-图6B示出了根据一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
现在将要关于将理念结合到三维集成电路(3DIC)结构中的具体实施例来描述实施例。然而，实施例不限于本文描述的精确实施例，并且可以结合到各种各样的应用中。
现在参考图1，示出了第一半导体器件100，该第一半导体器件100包括衬底101、延伸穿过衬底101的贯穿衬底通孔(TSV)102、衬底101上的有源器件103、有源器件103上方的层间介电(ILD)层105、以及ILD层105上方的金属化层107。在一个实施例中，第一半导体器件100可以是半导体晶圆的一部分(未完整示出是因为半导体晶圆的其余部分远离图1所示的结构延伸)，例如用于衬底上晶圆上芯片(CoWoS)的实施例。在其他实施例中，第一半导体器件100可以从半导体晶圆分离，例如已经形成并且被单独化。可以利用任何合适的实施例。
衬底101可以包括掺杂的或者未掺杂的块状硅，或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)、或其组合的半导体材料层。可以使用的其他衬底包括多层衬底、梯度衬底、或者混合取向衬底。另外，在工艺中的这一点上的衬底101可以是在随后的步骤中将要被单独化的半导体晶圆的一部分(图1未示出其完整晶圆)。
在衬底101内，TSV102可以形成为延伸穿过衬底101，以提供从衬底101的第一侧到衬底101的第二侧的数据信号的快速通道。在一个实施例中，可以通过首先在衬底101中形成贯穿硅通孔(TSV)开口来形成TSV102。可以通过施加和显影合适的光刻胶、并且去除衬底101的暴露至期望深度的部分，来形成TSV开口。TSV开口可以形成为延伸至衬底101中使得深度大于衬底101的最终期望高度。因此，尽管深度取决于整体设计，但是深度可以在约20μm和约200μm之间，例如约50μm的深度。
一旦在衬底101内形成了TSV开口，TSV开口就可以衬有衬垫。衬垫可以是例如通过原硅酸四乙酯(TEOS)或者氮化硅形成的氧化物，尽管可以使用任何合适的介电材料。可以使用等离子体增强化学气相沉积(PECVD)工艺形成衬垫，尽管可以使用诸如物理气相沉积或者热处理工艺的其他合适的工艺。另外，衬垫可以形成为在约0.1μm和约5μm之间的厚度，例如约1μm。
一旦沿着TSV开口的侧壁和底部形成了衬垫，就可以形成阻挡层，并且可以用第一导电材料填充TSV开口的其余部分。第一导电材料可以包括铜，尽管可以利用诸如铝、合金、掺杂的多晶硅、其组合等的其他合适的材料。可以通过将铜电镀到晶种层上、填充和过度填充TSV开口来形成第一导电材料。一旦填充了TSV开口，就可以通过诸如化学机械抛光(CMP)的平坦化工艺去除TSV开口的外部的多余的衬垫、阻挡层、晶种层、以及第一导电材料，尽管可以使用任何合适的去除工艺。
一旦填充了TSV开口，就使衬底101的第二侧减薄，从而暴露用于TSV 102的开口，并且通过延伸穿过衬底101的导电材料形成TSV102。在一个实施例中，衬底101的第二侧的减薄可以使TSV 102暴露。可以通过诸如CMP或者蚀刻的平坦化工艺来实施衬底101的第二侧的减薄。
有源器件103在图1中表示为单个晶体管。然而，如本领域技术人员将认识到的，可以使用诸如电容器、电阻器、电感器等的各种各样的有源器件，来生成用于第一半导体器件100的设计的期望的结构和功能要求。可以使用任何合适的方法在衬底101的表面内者或者表面上形成有源器件103。
ILD层105可以包括诸如硼磷硅酸盐玻璃(BPSG)的材料，尽管可以使用任何合适的电介质。可以使用诸如PECVD的工艺形成ILD层105，尽管可以使用诸如LPCVD的其他工艺。ILD层105可以形成为在约100埃和约3000埃之间的厚度。
在衬底101、有源器件103、以及ILD层105上方形成金属化层107，并且设计为连接各种有源器件103以形成功能电路。虽然在图1中示出为两层，但金属化层107是通过电介质和导电材料的交替层形成，并且可以通过任何适当的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在一个实施例中，可以通过ILD层105将十三层金属化层与衬底101分开，但是金属化层107的精确数量取决于第一半导体器件100的设计。
作为金属化层107的一部分，顶部金属层111形成为金属化层107内的最顶层。在一个实施例中，顶部金属层111是第十三金属化层，并且包括介电层109和形成于介电层109内的导电部件112。可以通过首先在金属化层107的下面的层的顶面上方(例如，在金属化层107的第十二金属化层上方)沉积介电层109来形成顶部金属层111。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)等来沉积介电层109。介电层可以包括诸如氧化硅、SiCOH等的介电材料，并且可以形成为在约2μm和约4μm之间的第一厚度T1，例如约3μm。不过，可以利用任何合适的材料、厚度和沉积方法。
一旦已经形成了介电层109，则随后可以蚀刻介电层109，以形成暴露金属化层107的下面的层的顶面的开口。在一个实施例中，可以使用例如通孔优先的双镶嵌工艺来蚀刻介电层109，由此利用第一掩膜和蚀刻工艺，图案化和蚀刻至少部分地进入介电层109的通孔图案。一旦蚀刻了通孔图案，就利用第二掩膜和蚀刻工艺，图案化和蚀刻沟槽图案到介电层109中，其中沟槽图案的蚀刻进一步使通孔图案延伸穿过介电层109，以暴露下面的层(例如，金属化层107的第十二金属化层)。
不过，尽管描述了通孔优先的双镶嵌结构，但这旨在仅是示例，而非旨在限制实施例。反而是，可以利用任何合适的一种工艺或者一些工艺来形成顶部金属层111的通孔开口和沟槽开口。例如，可以利用沟槽优先的双镶嵌工艺，或者甚至多个单镶嵌工艺。所有这样的工艺完全旨在包括在实施例的范围内。
一旦形成了通孔开口和沟槽开口，就可以通过使用例如镀敷工艺在通孔开口和沟槽开口中沉积导电材料来形成导电部件112。在一个实施例中，导电部件112可以包括导电沟槽，和将导电沟槽连接到下面的结构(例如，金属化层107的第十二金属化层)的导电通孔。在一个实施例中，导电材料可以是铜、铜合金、铝、铝合金、这些的组合等。不过，可以利用任何合适的材料和任何合适的形成工艺。
一旦由导电材料填充和/或过度填充了通孔开口和沟槽开口，就可以通过从通孔开口和沟槽开口的外部去除多余的材料来形成导电部件112。在一个实施例中，可以使用诸如化学机械抛光(CMP)工艺的平坦化工艺来实施去除。不过，可以利用任何合适的去除工艺。
在一个实施例中，形成在介电层109内的导电部件112形成为在顶部金属层111内产生多个导电结构，这些导电结构在第一半导体器件100和第二半导体器件300(图1中未示出，但以下关于图3进行进一步的说明和描述)的互连中执行单独的功能。在一个实施例中，导电部件112将在顶部金属层111内形成电源网格金属迹线119以及金属化接合焊盘121。在一个实施例中，金属化接合焊盘121用于帮助使电信号(不是电源和接地)从下面的金属化层107按路线发送到上面的接合焊盘金属迹线117(以下进行进一步描述)，从而可以使电信号按路线发送到第二半导体器件300，或者可以从第二半导体器件300接收电信号。
另外，电源网格金属迹线119形成电源网格的一部分，该电源网格将用于在第一半导体器件100和第二半导体器件300之间提供电源和接地连接。通过在第一半导体器件100和第二半导体器件300之间供电，使得路线不经由3DIC堆叠件(例如，第一半导体器件100的堆叠件、第二半导体器件、以及堆叠件内的任何其他半导体器件)的其他连接成为不必要的并且可以省略。这种省略可进一步减小堆叠件所需的表面积，从而实现更小的整体器件。
尽管示出了电源网格金属迹线119和金属化接合焊盘121，但这旨在示例而非旨在限制。反而是，任何合适数量的其他结构也可以位于金属化层107的顶部金属层111内。可以利用所有这样的结构和结构的组合，并且所有这样的组合完全旨在包括在实施例的范围内。
然而，通过堆叠第一半导体器件100和第二半导体器件300(或者甚至堆叠更多未单独示出的半导体器件)，总功耗至少是更传统的二维设计的两倍(例如，位于堆叠件内的半导体器件的数量的n倍)或者更多，因此排除了传统的二维电源网格设计。
考虑到增加的功耗，在一些实施例中，电源网格可以将各个电源网格金属迹线119布置成位于顶部金属层111内的一系列条带。从电源网格的角度来看，理想地，各个条带连续地延伸跨过第一半导体器件100的整个接合表面。然而，金属化接合焊盘121的存在以及将金属化接合焊盘121连接到接合焊盘金属迹线117(例如用于向第二半导体器件300传输信号，和从第二半导体器件300传输信号)的需要，阻止了理想情况的完全实现，因为用于信号的金属化接合焊盘121的引入会中断并且破坏电源网格金属迹线119，使其成为长度减小的个别化的段。如果对此处理不当(如以下关于图2进行的进一步描述)，则会增加电源网格金属迹线119的总电阻，并且导致整个电源网格中的更高的IR降。
图1还示出了在金属化层107上方形成介电接合层113。介电接合层113可以作为混合接合(以下关于图3进行进一步的描述)的一部分用于熔合接合(也称为氧化物间接合)。根据一些实施例，介电接合层113通过诸如氧化硅、氮化硅等的含硅介电材料形成。可以使用诸如CVD、高密度等离子体化学气相沉积(HDPCVD)、PVD、原子层沉积(ALD)等任何合适的方法来沉积介电接合层113，其厚度在约0.65μm和约6μm之间，例如约5.5μm。不过，可以利用任何合适的材料、沉积工艺和厚度。
一旦形成，就可以平坦化介电接合层113，以提供用于进一步处理的平坦表面。在一个实施例中，可以使用诸如CMP的平坦化工艺来平坦化介电接合层113。不过，也可以使用任何其他合适的平坦化工艺。
一旦形成了介电接合层113，就形成介电接合层113中的开口，以暴露金属化接合焊盘121(如图1所示)和电源网格金属迹线119(在图1中未单独示出)的导电部分，以准备形成接合焊盘通孔迹线(BPVT)115。在一个实施例中，在介电接合层113的顶面上方施加光刻胶，然后将光刻胶与一个或者多个蚀刻一起使用，以蚀刻介电接合层113，以形成开口。用于形成开口的蚀刻可以包括干蚀刻(例如，RIE或者NBE)、湿蚀刻等。根据本发明的一些实施例，蚀刻在金属化层107上停止，从而通过介电接合层113中的开口暴露金属化接合焊盘121和电源网格金属迹线119的导电部分。不过，可以利用任何合适的工艺。
还利用介电接合层113中的第二开口，用以加宽开口的部分，以准备用于形成接合焊盘金属迹线(BPMT)117。在一个实施例中，在介电接合层113的顶面上方施加另一种光刻胶。图案化光刻胶，然后用于蚀刻介电接合层113，以形成第二开口。可以通过干蚀刻(例如，RLE或者NBE)、湿蚀刻等来蚀刻介电接合层113。
一旦在介电接合层113内形成了开口和第二开口，就可以用晶种层和镀金属填充开口和第二开口，以形成接合焊盘通孔迹线115和接合焊盘金属迹线117(在图1中表示为单独的结构，但在最终结构中可能会或者可能不会物理上分开)。晶种层可以覆盖沉积在介电接合层113的顶面上方、金属化接合焊盘121和电源网格金属迹线119的暴露的导电部分、以及开口和第二开口的侧壁。晶种层可以包括铜层。取决于所期望的材料，可以使用诸如溅射、蒸发、或者等离子体增强化学气相沉积(PECVD)等工艺来沉积晶种层。可以通过诸如电镀或者化学镀的镀敷工艺在晶种层上方沉积镀金属。镀金属可以包括铜、铜合金等。镀金属可以是填充材料。在晶种层前面，阻挡层(未单独示出)可以覆盖沉积在介电接合层113的顶面、电源网格金属迹线119和金属化接合焊盘121的暴露的导电部分、以及开口和第二开口的侧壁上方。阻挡层可以包括钛、氮化钛、钽、氮化钽等。
在填充开口和第二开口之后，实施诸如CMP的平坦化工艺，以去除晶种层和镀金属的多余部分，从而形成接合焊盘通孔迹线115和接合焊盘金属迹线117。在一些实施例中，接合焊盘通孔迹线115用于将接合焊盘金属迹线117与下面的金属化接合焊盘121连接，并且通过下面的金属化接合焊盘121，将接合焊盘金属迹线117与下面的金属化层107以及有源器件103连接。
另外，接合焊盘金属迹线117用于将第一半导体器件100物理接合并且电连接到上面的第二半导体器件300(在图1中未示出，但以下关于图3进行进一步的说明和描述)。利用接合焊盘金属迹线117和第二半导体器件300之间的电连接，接合焊盘金属迹线117可以用于在第一半导体器件100和第二半导体器件300之间发送和/或接收电信号。
在一个实施例中，接合焊盘通孔迹线115的尺寸设置可以如同通孔，以在金属化接合焊盘121和接合焊盘金属迹线117之间传输电信号，以有利于在第一半导体器件100和第二半导体器件300之间的传输信号。在一些实施例中，接合焊盘通孔迹线115可以成形为圆形(在俯视图中)，所具有的第一距离D1的直径在约1.25μm和约2.5μm之间，例如约1.8μm。不过，可以利用任何合适的尺寸。
类似地，接合焊盘金属迹线117的尺寸设置可以不仅有利于第一半导体器件100和第二半导体器件300之间的信号传输，而且其尺寸还有利于第一半导体器件100和第二半导体器件300的接合。在特定实施例中，接合焊盘金属迹线117可以成形为圆形(在俯视图中)，所具有的第二距离D2的直径在约1.5μm和约2.5μm之间，例如约2.5μm。不过，可以利用任何合适的尺寸。
图2示出了第一半导体器件100的俯视图，其中图1是沿图2中的线1-1'截取的图2的截面图，图2示出了沿线2-2’(为清楚起见，从图2中去除了介电接合层113)的图1的俯视图。图2示出了两个电源网格金属迹线119，其成形为电源网格条带，其通过在各个电源网格金属迹线119内并入孔201来减小IR降。通过并入的孔201，用于信号的接合焊盘金属迹线117可以通过电源网格金属迹线119内的孔201定位，而不会导致电源网格金属迹线119分段成彼此分离的不同部分。这样，未使电源网格金属迹线119分离和分段，从而可以降低电源网格的总电阻，并且通过电源网格的IR降会更少。
在一个实施例中，电源网格金属迹线119可以包括多个平行的条带(例如，彼此平行的多个电源网格金属迹线119)。在特定实施例中，电源网格金属迹线119的尺寸设置足够大，以容纳用于接合焊盘金属迹线117、上面的接合焊盘通孔迹线115、和上面的金属化接合焊盘121的孔201。在一个实施例中，电源网格金属迹线119的尺寸设置为具有第一宽度W1，对于给定的第一半导体器件100的整体设计以及用于制造第一半导体器件100的特定技术节点所提供的最小和最大间距，该第一宽度W1尽可能地大。这样，尽管第一宽度W1至少部分地取决于半导体制造工艺的技术节点，但是在一个实施例中，第一宽度W1可以在约0.36μm和约10.8μm之间，例如约10.8μm。不过，可以利用任何合适的宽度。
另外，每个电源网格金属迹线119具有第一重叠长度L1(其中一个电源网格金属迹线119与第二个电源网格金属迹线119直接相邻的距离)，该第一重叠长度L1等于电源网格金属迹线119的长度，并且其中该长度足以提供电源和接地所期望的经由路径。在图2所示的实施例中，相邻的电源网格金属迹线119形成为具有相同的长度，并且定位成使得第一重叠长度L1可以约大于4.05μm，例如约50μm，尽管最小值将至少部分地跟随不同的处理节点而变化，而最大长度至少部分地取决于整体设计和芯片上的面积。另外，相邻的电源网格金属迹线119具有彼此毗连的端部，使得一个电源网格金属迹线119的整体长度与相邻一个电源网格金属迹线119重叠。不过，可以利用任何合适的长度。
为了确保金属化接合焊盘121和电源网格金属迹线119之间的适当分离，可以使金属化接合焊盘121离开电源网格金属迹线119(例如，通过介电层109)第三距离D3。在一些实施例中，第三距离D3至少部分地取决于电源网格金属迹线119的第一宽度W1和第一重叠长度L1。在一个实施例中，只要已经达到第一阈值，第三距离D3可以是第一宽度W1或者第一重叠长度L1中的较小者的分数，或者可以是第一阈值本身的分数。例如，第一分数可以是约三分之一，而第一阈值可以在约1.35μm和约4.05μm之间，例如约1.35μm。
另外，在一些实施例中，还可以利用多个阈值。例如，如果第一宽度W1和第一重叠长度L1都满足第一阈值，则也可以利用高于第一阈值的第二阈值。在这样的实施例中，如果第一宽度W1和第一重叠长度L1都满足第一阈值和第二阈值两者，则可以将第三距离D3设置为第一宽度W1、第一重叠长度L1、或者第二阈值中任一者的第一分数。
为了说明这些问题，在第一阈值是唯一阈值并且是1.35μm的特定实施例中，可以通过首先确定第一重叠长度L1和第一宽度W1是否都大于1.35μm的第一阈值来确定第三距离D3。如果两者都大于第一阈值，则可以通过将第一阈值乘以第一分数来确定第三距离D3。在第一分数是三分之一并且第一阈值是1.35μm的实施例中，第三距离D3可以是0.45μm。
在利用多个阈值的另一个实施例中，第一分数可以保持三分之一，而第一阈值可以设置为1.35μm，第二阈值可以设置为4.05μm。在该实施例中，如果第一宽度W1和第一重叠长度L1均大于第一阈值(例如，大于1.35μm)，并且还都大于第二阈值(例如，大于4.05μm)，则第三距离D3设置为4.05μm的第二阈值的三分之一。这样，第三距离D3为至少1.35μm。
在利用多个阈值的又一个实施例中，第一宽度W1和第一重叠长度L1可以都大于第一阈值，但是其中一个可以小于第二阈值。在这样的实施例中，由于未满足第二阈值的条件，因此第三距离D3可以设置为第一阈值而非第二阈值的第一分数。
另外，第一间隔S1分隔开第一个电源网格金属迹线119与第二个电源网格金属迹线119。在一个实施例中，可以根据上述模式确定第一间隔S1，并且可以与第三距离D3相同。例如，可以通过将第一宽度W1和第一重叠长度L1与第一阈值(在一些实施例中为第二阈值)进行比较，然后使用第一阈值、第二阈值、第一宽度W1、或者第一重叠长度L1的分数来确定所期望的间隔，来确定第一间隔S1。不过，可以利用任何合适的间隔。
在一个实施例中，金属化接合焊盘121还可以具有在约0.36μm和约10.8μm之间的第二宽度W2，例如约1.96μm。类似地，电源网格金属迹线119可以具有从孔201延伸到电源网格金属迹线119的侧壁的第三宽度W3。在一个实施例中，第三宽度W3可以是约3.97μm。不过，可以利用任何合适的宽度。
图3示出了第一半导体器件100至第二半导体器件300的接合。在一个实施例中，第二半导体器件300设计成与第一半导体器件100接合并且在功能上与其一起工作、以提供所期望的功能的半导体器件。在第一半导体器件100是例如逻辑管芯、中央处理单元(CPU)管芯、存储管芯(例如DRAM管芯)、其组合等的实施例中，第二半导体器件300可以设计为例如通过作为存储器件、电源管芯、传感器管芯、其组合等与逻辑管芯一起工作和/或支持该逻辑管芯的器件。不过，可以利用第一半导体器件100和第二半导体器件300之间的功能的任何合适的组合。
在一个实施例中，第二半导体器件300可以具有与第一半导体器件100相似的结构。例如，第二半导体器件300可以包括第二衬底302(类似于衬底101)、第二有源器件303(类似于有源器件103)、第二ILD层305(类似于ILD层105)、第二金属化层307(类似于金属化层107)、第二顶部金属层311(类似于顶部金属层111)、第二电源网格金属迹线319(类似于电源网格金属迹线119)、第二接合焊盘通孔迹线315(类似于接合焊盘通孔迹线115)、第二金属化接合焊盘321(类似于金属化接合焊盘121)、第二接合焊盘金属迹线317(类似于接合焊盘金属迹线117)、以及第二介电接合层313(类似于介电接合层113)。不过，也可以利用任何合适的结构。
在一些实施例中，第一半导体器件100通过例如混合接合而接合到第二半导体器件300。在平坦化第一半导体器件100和第二半导体器件300的顶面之后，可以激活第一半导体器件100和第二半导体器件300的顶面。作为示例，激活第一半导体器件100和第二半导体器件300的顶面可以包括干处理、湿处理、等离子体处理、暴露于惰性气体等离子体、暴露于H2、暴露于N2、暴露于O2、或其组合。在使用湿处理的实施例中，例如，可以使用RCA清洁。在另一个实施例中，激活工艺可以包括其他类型的处理。激活工艺有助于第一半导体器件100和第二半导体器件300的混合接合；有利地允许在随后的混合接合工艺中使用较低的压力和温度。
在激活工艺之后，可以将第一半导体器件100和第二半导体器件300放置为接触。在利用混合接合的特定实施例中，将接合焊盘金属迹线117放置为与第二接合焊盘金属迹线317物理接触，将介电接合层113放置为与第二介电接合层313物理接触。通过激活工艺对表面进行化学改性，材料之间的接合工艺开始于物理接触。
一旦物理接触开始了接合过程，则可以通过使组件经受热处理和接触压力来加强接合。在一个实施例中，第一半导体器件100和第二半导体器件300可以经受约200kPa或者更小的压力，以及在约200℃和约400℃之间的温度，以增强介电接合层113与第二介电接合层313之间的接合。然后，可以使第一半导体器件100和第二半导体器件300处于等于或者高于接合焊盘金属迹线117的材料的共晶点的温度，例如，在约150℃和约650℃之间，以将接合焊盘金属迹线117熔合到第二接合焊盘金属迹线317。以这种方式，第一半导体器件100和第二半导体器件300的熔合形成了混合接合器件。
另外，尽管已经描述了用于发起和加强第一半导体器件100与第二半导体器件300之间的混合接合的具体工艺，但是这些描述旨在示例，而非旨在限制实施例。反而是，可以使用烘烤、退火、压制、或其他接合工艺或者工艺组合的任何合适的组合。所有这样的工艺完全旨在包括在实施例的范围内。
另外，尽管描述了混合接合作为将第一半导体器件100接合到第二半导体器件300的一种方法，但是这也仅是旨在示例，而非旨在限制实施例。反而是，也可以利用任何合适的接合方法，例如熔融接合、铜-铜接合等，或者甚至使用例如球栅阵列的焊料接合。可以利用将第一半导体器件100接合到第二半导体器件300的任何合适的方法。
最后，还可以包括其他特征和工艺。例如，可以包括测试结构，以辅助3D封装或者3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或者衬底上的测试焊盘，其允许使用探针和/或探针卡等对3D封装或者3DIC进行测试。可以在中间结构以及最终结构上实施验证测试。另外，本文公开的结构和方法可以与结合了已知的良好管芯的中间验证的测试方法结合使用，以增加产量并且降低成本。
在操作期间，电源网格内的各个电源网格金属迹线119可以连接至电源或者接地。这样，可以利用电源网格在第一半导体器件100和第二半导体器件300之间提供功率。类似地，金属化接合焊盘121可以连接到有源器件或者其他结构，使得电信号(不是简单的电源或者接地)可以在第一半导体器件100和第二半导体器件300之间传输。
图4示出了IR降的比较，该IR降可以由通过电源网格金属迹线119定位用于电信号的接合焊盘金属迹线117来实现。特别地，图表中示出的是，Y轴表示静态IR降的百分比，而X轴表示作为信号的IO连接(与电源/接地IO连接相反)的百分比。可以看出，在使用严重分段的电源网格金属迹线119(在图4中由标记为401的线表示)的半导体器件中，随着用于信号的更多IO连接的增加(例如，线沿x轴向右移动)、以及电源网格金属迹线119的分段，最坏情况下的IR降大大增加。
然而，当IO连接位于电源网格金属迹线119的孔201内时(在图4中用标记为403的线表示)，随着用于信号的附加IO连接的增加，静态IR降显著降低，并且可能高达80％的IO信号网连接发生改善。另外，具有孔201的该实施例的IR降接近于IR降的完全实现的、未分段的理想情况方案，如通过标记为405的线所表示的。这样，通过利用孔201避免使电源网格金属迹线119分段，可以最小化或者甚至消除由IO连接的定位引起的总IR降，从而实现总体上更有效的操作。
图5示出了可以使用的另一实施例，用以帮助将第一个电源网格金属迹线119与第二个电源网格金属迹线119之间的间隔减小到第二间隔S2。在该实施例中，一个电源网格金属迹线119偏移相邻一个电源网格金属迹线119。通过偏移第一个电源网格金属迹线119和第二个电源网格金属迹线119，第一个电源网格金属迹线119和第二个电源网格金属迹线119之间的第二重叠长度L2(例如，其中一个电源网格金属迹线119与第二个电源网格金属迹线彼此直接相邻的的距离)减小。通过减小该距离，可以减小第一个电源网格金属迹线119和第二个电源网格金属迹线119之间的干扰。
另外，关于取决于第一宽度Wl以及重叠距离(如以上关于图2所描述)的第二间隔S2，通过偏移电源网格金属迹线119，可以减小第二重叠长度L2，而不会减小第一个电源网格金属迹线119或者第二个电源网格金属迹线119的总长度。通过在不减小实际长度的情况下减小第二重叠长度L2，在利用多个阈值(例如，第一阈值和第二阈值)的实施例中，第二重叠长度L2可以下降到一个阈值(例如，第二阈值)以下，这允许将第二间隔S2设置为第一阈值的第一分数(而不是设置为第二阈值的第一分数)。这样，第二间隔S2可以降低，从而允许将第一个电源网格金属迹线119相对于第二个电源网格金属迹线119更紧密地放置。通过将电源网格金属迹线119放置成彼此更靠近，可以获得其他经由路径选项，并且可以在同一区域中实现更多经由路径。
在具体实施例中，可以将第二重叠长度L2减小到允许减小第二间隔S2(例如，在第一个电源网格金属迹线119和第二个电源网格金属迹线119之间)的长度。在一些实施例中，第二重叠长度L2可以减小到在约1.35μm和约4.05μm之间，例如约3μm。不过，可以利用任何合适的重叠间隔。
通过减小第二重叠长度L2，第二间隔S2也可以减小，因为在第一个电源网格金属迹线119和第二个电源网格金属迹线119之间具有较小的干扰。在一些实施例中，第二间隔S2可以减小(在一些实施例中基于第一阈值和第二阈值)至在约0.45μm和约1.35μm之间，例如约0.45μm。不过，可以利用任何合适的间隔。
在图5所示的又一个实施例中，除了通过使第一个电源网格金属迹线119偏移第二个电源网格金属迹线119来减小第二重叠长度L2之外，每个电源网格金属迹线119内的各个孔201，在其各自电源网格金属迹线119内沿第一方向彼此对准的同时，与相邻一个电源网格金属迹线119内的孔201偏移或者未对准。通过使相邻的电源网格金属迹线119中的孔201偏移，相邻的电源网格金属迹线119中的接合焊盘通孔迹线115之间的距离增加至第四距离D4。在一个实施例中，第四距离D4可以在约6μm和约50μm之间，例如约9μm。不过，可以利用任何合适的距离，并且可以至少部分地取决于所利用的精确处理节点。
通过将金属化接合焊盘121放置在电源网格金属迹线119的线的孔201内，使得金属化接合焊盘121邻近于电源网格金属迹线119的至少两侧，可以放置用于在半导体器件之间发送和接收信号的金属化接合焊盘121，而不必分离和分段电源网格金属迹线119的线。通过保持电源网格金属迹线119连续并且不分段，可以减小经由电源网格金属迹线119的IR降。另外，通过使电源网格金属迹线119和孔201彼此偏移，可以将相邻的电源网格金属迹线119放置得更靠近在一起，从而允许实现额外的空间节省。所有这些优点允许更小和更有效的器件。
图6A示出了在第一阈值是所利用的唯一阈值的实施例中确定第三距离D3的流程图。在第一步骤601中，接收第一宽度W1、第一重叠长度L1、以及第一阈值T1。在步骤603中进行确定，以查看第一宽度W1和第一重叠长度L1是否都大于第一阈值T1。如果第一宽度W1和第一重叠长度L1都大于第一阈值T1，则在步骤605中将第三距离D3设置为第一宽度W1、第一重叠长度L1、或者第一阈值T1的最小者的第一分数。不过，可以利用以任何顺序的任何合适的步骤。
图6B示出了在将第一阈值与第二阈值一起使用的实施例中确定第三距离D3的另一流程图。在第一步骤607中，接收第一宽度W1、第一重叠长度L1、第一阈值T1、以及第二阈值T2。在第二步骤609中进行确定，以确定第一宽度W1和第一重叠长度L1是否都大于第一阈值T1和第二阈值T2两者。如果确定为是，则在第三步骤611中将第三距离D3设置为第一宽度W1、第一重叠长度L1、以及第二阈值T2的最小者的第一分数。如果确定为否，则在第四步骤613中进行确定，以查看第一宽度W1和第一重叠长度L1是否都大于第一阈值T1。如果是，则将第三距离D3设置为第一阈值T1的第一分数。不过，可以利用以任何顺序的任何合适的步骤。
根据一个实施例，一种半导体器件包括：金属化层，该金属化层位于衬底上方；电源网格线，该电源网格线位于金属化层内；第一信号焊盘，该第一信号焊盘位于金属化层内并且由电源网格线围绕；以及信号外部连接件，该信号外部连接件电连接至第一信号焊盘。在一个实施例中，半导体器件还包括接合焊盘通孔迹线，该接合焊盘通孔迹线物理地接触第一信号焊盘和信号外部连接件。在一个实施例中，所述半导体器件还包括半导体器件，该半导体器件接合至信号外部连接件。在一个实施例中，利用混合接合来接合半导体器件。在一个实施例中，半导体器件还包括第二信号焊盘，该第二信号焊盘位于金属化层内并且由电源网格线围绕。在一个实施例中，第一信号焊盘通过介电材料与电源网格线分开。在一个实施例中，介电材料具有约0.45μm的宽度。
根据另一实施例，一种半导体器件，包括：金属化层，位于衬底上方；电源网格线，位于金属化层内；第一信号焊盘，位于金属化层内并且由电源网格线围绕；以及信号外部连接件，电连接至第一信号焊盘。在一个实施例中，第一信号焊盘通过介电材料与电源网格线分开。在一个实施例中，介电材料具有在约0.45μm和约1.35μm之间的宽度。
根据另一实施例，一种半导体器件包括：第一半导体器件的信号连接件；第一半导体器件的通孔，该通孔物理地接触信号连接件和金属化层的第一导电部分；以及电源网格，该电源网格位于金属化层内，其中，电源网格的第一单线围绕第一导电部分。在一个实施例中，半导体器件还包括：金属化层的第二导电部分；电源网格的第二单线，该第二单线围绕第二导电部分，第二单线不同于第一单线；以及第一半导体器件的第二通孔，该第二通孔物理地接触金属化层的第二导电部分和第二外部连接件。在一个实施例中，第一导电部分和第二导电部分彼此对准。在一个实施例中，第一导电部分和第二导电部分彼此未对准。在一个实施例中，第一单线通过约0.45μm的距离与第二单线分开。在一个实施例中，第一单线具有约10.8μm的宽度。在一个实施例中，第一导电部分具有约1.96μm的宽度。
根据另一实施例，一种半导体器件，包括：第一半导体器件的信号连接件；第一半导体器件的通孔，物理地接触信号连接件和金属化层的第一导电部分；以及电源网格，位于金属化层内，其中，电源网格的第一单线围绕第一导电部分。在一个实施例中，第一单线具有在约0.36μm和约10.8μm之间的宽度。在一个实施例中，第一导电部分具有在约0.36μm和约10.8μm之间的宽度。
根据又一实施例，一种制造半导体器件的方法，该方法包括：在第一半导体衬底上方形成第一金属化层，该第一金属化层包括具有第一线的电源网格和信号连接件器，第一线沿着第一方向具有第一宽度，信号连接件器与第一线的至少两侧相邻，信号连接件器沿着第一方向具有小于第一宽度的第二宽度；以及形成与信号连接件器电连接的接合焊盘金属迹线。在一个实施例中，该方法还包括将半导体管芯混合接合至接合焊盘金属迹线。在一个实施例中，该方法还包括通过接合焊盘金属迹线发送电信号。在一个实施例中，该方法还包括将电源网格连接至电源。在一个实施例中，在俯视图中第一线围绕信号连接件器。在一个实施例中，第一线从第一点至第二点连续，该第一点与信号连接件器的第一侧相邻，该第二点与信号连接件器的第二侧相邻，信号连接件器的第二侧与信号连接件器的第一侧相对。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
金属化层，位于衬底上方；
电源网格线，位于所述金属化层内；
第一信号焊盘，位于所述金属化层内并且由所述电源网格线围绕；以及
信号外部连接件，电连接至所述第一信号焊盘。
2.根据权利要求1所述的半导体器件，还包括物理地接触所述第一信号焊盘和所述信号外部连接件的接合焊盘通孔迹线。
3.根据权利要求1所述的半导体器件，还包括接合至所述信号外部连接件的半导体器件。
4.根据权利要求3所述的半导体器件，其中，利用混合接合来接合所述半导体器件。
5.根据权利要求1所述的半导体器件，还包括位于所述金属化层内并且由所述电源网格线围绕的第二信号焊盘。
6.根据权利要求1所述的半导体器件，其中，所述第一信号焊盘通过介电材料与所述电源网格线分开。
7.根据权利要求6所述的半导体器件，其中，所述介电材料具有在0.45μm和1.35μm之间的宽度。
8.一种半导体器件，包括：
第一半导体器件的信号连接件；
所述第一半导体器件的通孔，物理地接触所述信号连接件和金属化层的第一导电部分；以及
电源网格，位于所述金属化层内，其中，所述电源网格的第一单线围绕所述第一导电部分。
9.根据权利要求8所述的半导体器件，还包括：
所述金属化层的第二导电部分；
所述电源网格的第二单线，围绕所述第二导电部分，所述第二单线不同于所述第一单线；以及
所述第一半导体器件的第二通孔，物理地接触所述金属化层的所述第二导电部分和第二外部连接件。
10.一种制造半导体器件的方法，该方法包括：
在第一半导体衬底上方形成第一金属化层，该第一金属化层包括具有第一线的电源网格和信号连接件器，所述第一线沿着第一方向具有第一宽度，所述信号连接件器与所述第一线的至少两侧相邻，所述信号连接件器沿着所述第一方向具有小于所述第一宽度的第二宽度；以及
形成与所述信号连接件器电连接的接合焊盘金属迹线。
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