KR20230086509A - 반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 기술적 사상은 반도체 기판; 상기 반도체 기판 상에 배치되는 층간 절연막; 상기 반도체 기판 및 상기 층간 절연막을 관통하고 제1 직경을 갖는 제1 비아 구조물; 및 상기 반도체 기판을 관통하고 동일 수직 레벨에서 상기 제1 비아 구조물의 상기 제1 직경보다 더 큰 제2 직경을 갖는 제2 비아 구조물;을 포함하고, 상기 제1 비아 구조물의 측벽은 상기 제1 비아 구조물의 중심 방향으로 돌출된 적어도 하나의 언더컷 영역을 포함하며, 상기 언더컷 영역보다 높은 수직 레벨에서 상기 제2 비아 구조물의 외측벽은 상기 반도체 기판 및 상기 층간 절연막과만 접하는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법 {Semiconductor device, semiconductor package, and method of fabricating semiconductor device}
본 발명은 반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법에 관한 것으로서, 더욱 구체적으로는 데이터 처리가 빠르면서 전력 소모가 적은 반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 적층하는 3D (3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV (through-silicon-via) 기술이 매우 중요하게 인식되고 있다. 3D 패키지의 성능을 향상시키기 위하여, 데이터 속도와 전력 소모의 관점에서 개선할 여지가 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 데이터 처리가 빠르면서 전력 소모가 적은 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 데이터 처리가 빠르면서 전력 소모가 적은 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 기판; 상기 반도체 기판 상에 배치되는 층간 절연막; 상기 반도체 기판 및 상기 층간 절연막을 관통하고 제1 직경을 갖는 제1 비아 구조물; 및 상기 반도체 기판을 관통하고 동일 수직 레벨에서 상기 제1 비아 구조물의 상기 제1 직경보다 더 큰 제2 직경을 갖는 제2 비아 구조물;을 포함하고, 상기 제1 비아 구조물의 측벽은 상기 제1 비아 구조물의 중심 방향으로 돌출된 적어도 하나의 언더컷 영역을 포함하며, 상기 언더컷 영역보다 높은 수직 레벨에서 상기 제2 비아 구조물의 외측벽은 상기 반도체 기판 및 상기 층간 절연막과만 접하는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 반도체 기판; 상기 반도체 기판 상에 제공된 층간 절연막; 상기 반도체 기판 및 상기 층간 절연막을 관통하는 신호용 비아 구조물; 및 상기 반도체 기판 및 상기 층간 절연막을 관통하는 전원용 비아 구조물; 을 포함하고, 상기 신호용 비아 구조물의 측벽은 상기 신호용 비아 구조물의 중심 방향으로 돌출된 적어도 하나의 언더컷 영역을 포함하며, 상기 신호용 비아 구조물의 높이와 상기 전원용 비아 구조물의 높이는 실질적으로 동일하고, 상기 신호용 비아 구조물은 제1 직경을 갖고 상기 전원용 비아 구조물은 동일한 수직 레벨에서 상기 신호용 비아 구조물의 상기 제1 직경보다 더 큰 제2 직경을 가지며, 상기 언더컷 영역보다 높은 수직 레벨에서 상기 전원용 비아 구조물의 외측벽은 상기 반도체 기판 및 상기 층간 절연막과만 접하는 것을 특징으로 하는 반도체 장치를 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 마스크 물질막을 형성하는 단계; 제1 직경을 갖는 제1 비아 구조물을 형성하기 위한 제1 위치와 제2 직경을 갖는 제2 비아 구조물을 형성하기 위한 제2 위치 각각의 상면 상에 마스크 물질막의 일부를 제거하는 단계; 상기 제1 위치의 상기 층간 절연막과 상기 반도체 기판을 일부 제거하여 제1 예비 리세스를 형성하는 단계; 상기 제2 위치의 상기 층간 절연막 또는 상기 반도체 기판을 일부 제거하여 제2 예비 리세스를 형성하는 단계; 상기 제1 및 제2 예비 리세스 각각의 위치의 상기 반도체 기판의 부분들을 동시에 식각하여 제1 비아홀 및 제2 비아홀을 각각 형성하는 단계; 상기 제1 비아홀 및 상기 제2 비아홀 내에 각각 상기 제1 비아 구조물 및 제2 비아 구조물을 각각 형성하는 단계; 및 상기 제1 비아 구조물 및 상기 제2 비아 구조물과 전기적으로 연결된 외부 접속 단자들을 형성하는 단계;를 포함하고, 상기 제1 예비 리세스의 깊이는 상기 제2 예비 리세스의 깊이보다 깊고, 상기 제1 예비 리세스의 직경은 상기 제2 예비 리세스의 직경보다 작으며, 상기 제2 위치의 마스크 물질막의 일부를 제거하는 단계는, 스캐터링 바(scattering bar)를 갖는 레티클(reticle)을 이용하여, 상기 마스크 물질막을 노광하되, 상기 스캐터링 바는 상기 제2 위치의 상면 상에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 기술적 사상에 의한 반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법은, 데이터 처리가 빠르면서 전력 소모가 적은 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치를 설명하기 위한 평면 배치도이다.
도 2는 도 1의 제1 TSV 단위 영역을 나타낸 확대도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에 있어서 도 2의 III-III’ 선을 따라 절개한 단면을 나타낸 측면도이다.
도 4a 및 도 4b는 도 3의 Ⅳ로 표시한 부분을 상세하게 나타낸 부분 확대도이다.
도 5은 본 발명의 다른 실시예에 따른 반도체 장치에 있어서 도 2의 III-III’ 선을 따라 절개한 단면을 나타낸 측면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면을 나타낸 측면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타낸 순서도이다. 도 8a 내지 도 8h는 상기 반도체 장치를 제조하기 위한 방법을 나타낸 측단면도들이다.
도 9는 도 7의 제1 및 제2 예비 리세스를 형성하는 단계를 보다 상세하게 나타낸 순서도이다.
도 10은 도 7의 제1 비아 구조물용 비아홀 및 제2 비아 구조물용 비아홀을 형성하는 단계를 보다 상세하게 나타낸 순서도이다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 반도체 장치를 제조하기 위한 방법을 나타낸 측단면도들이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 요부 구성을 보여주는 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치(100)를 설명하기 위한 평면 배치도이다.
도 1을 참조하면, 반도체 장치(100)는 복수의 셀 영역(14)을 포함할 수 있다. 상기 복수의 셀 영역(14)에는 복수의 메모리 셀이 배치될 수 있다. 상기 복수의 셀 영역(14)에는 복수의 워드 라인, 복수의 비트 라인, 센스 앰프 등이 다양한 방식으로 배치될 수 있다. 상기 복수의 셀 영역(14) 주변에는 주변 영역이 제공될 수 있으며, 상기 주변 영역은 복수의 컬럼 디코더(16)와, 복수의 로우(row) 디코더(18)와, TSV (through-silicon via) 영역(20)을 포함할 수 있다. 복수의 컬럼 디코더(16)는 어드레스를 입력받고 이를 디코딩하여 셀 영역(14)의 컬럼 라인을 선택할 수 있다. 복수의 로우 디코더(18)는 어드레스를 입력받고 이를 디코딩하여 셀 영역(14)의 로우 라인을 선택하기 위한 로우 어드레스를 출력할 수 있다. 상기 메모리 반도체 칩(12)은 라이트 드라이버, 입출력 센스 앰프, 및 입출력 버퍼를 더 구비할 수 있다.
상기 메모리 반도체 칩(12)의 대략 중앙부에는 TSV 영역(20)이 위치될 수 있다. 상기 TSV 영역(20)에는 복수의 TSV 구조(30)가 배치될 수 있다. 도 1에 예시한 복수의 TSV 구조(30)의 개수 및 형상은 단지 예시에 불과한 것으로, 본 발명의 기술적 사상이 도 1에 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 TSV 영역(20)에는 약 수백 내지 수천 개의 TSV 구조(30)가 배치될 수 있다.
상기 메모리 반도체 칩(12)에 포함된 입출력 버퍼는 TSV 구조(30)를 통하여 외부로부터 신호를 수신하거나, TSV 구조(30)를 통하여 외부로 신호를 전송할 수 있다.
상기 TSV 영역(20)은 복수의 제1 내지 제4 TSV 단위 영역(22, 24, 26, 28)을 포함할 수 있다. 상기 복수의 제1 내지 제4 TSV 단위 영역(22, 24, 26, 28)은 제1 TSV 단위 영역(22), 제2 TSV 단위 영역(24), 제3 TSV 단위 영역(26) 및 제4 TSV 단위 영역(28)을 포함할 수 있다. 도 1에는 TSV 영역(20)이 4 개의 제1 내지 제4 TSV 단위 영역(22, 24, 26, 28)을 포함하는 것으로 예시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 상기 TSV 영역(20)은 다양한 수의 TSV 단위 영역을 가질 수 있다.
도 2는 도 1의 제1 TSV 단위 영역(22)을 나타낸 확대도이다. 도 2에서는 제1 TSV 단위 영역(22)을 도시하였지만, 통상의 기술자는 제2 TSV 단위 영역(24), 제3 TSV 단위 영역(26) 및 제4 TSV 단위 영역(28)도 동일하게 도시될 수 있음을 이해할 것이다.
도 2를 참조하면, 제1 TSV 단위 영역(22)은 다수의 비아 구조물들(110, 120)이 배치될 수 있다. 상기 비아 구조물들(110, 120)은 상대적으로 더 작은 직경을 갖는 제1 비아 구조물(110) 및 상대적으로 더 큰 직경을 갖는 제2 비아 구조물(120)을 포함한다. 예를 들면, 제1 비아 구조물(110)은 신호용 비아 구조물이고, 제2 비아 구조물(120)은 전원용 비아 구조물일 수 있다.
상기 제2 비아 구조물(120)은 상대적으로 더 큰 직경을 갖기 때문에 더 낮은 저항을 가지며, 파워를 보다 효율적으로 공급할 수 있는 파워 전달의 통로가 될 수 있다. 상기 제1 비아 구조물(110)은 상대적으로 더 작은 직경을 갖기 때문에 더 낮은 커패시턴스를 가지며, 높은 데이터 전송 속도를 제공할 수 있는 신호 전달의 통로가 될 수 있다.
일부 실시예들에 있어서, 신호 전달의 통로가 되는 다수의 상기 제1 비아 구조물(110)들은 격자 형태로 배열될 수 있으며, 파워 전달의 통로가 되는 제2 비아 구조물(120)들은 일자 형태로 배열될 수 있다. 그러나 본 발명이 이러한 배열에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치(100)에 있어서 도 2의 III-III’ 선을 따라 절개한 단면을 나타낸 측면도이다.
도 3을 참조하면, 상기 반도체 장치(100)는 반도체 기판(101), 상기 반도체 기판(101) 상에 형성된 층간 절연막(134), 상기 반도체 기판(101) 및 상기 층간 절연막(134)을 관통하는 제1 비아 구조물(110), 및 상기 반도체 기판(101) 및 상기 층간 절연막(134)을 관통하는 제2 비아 구조물(120)을 포함한다.
상기 반도체 기판(101)은 Si (silicon), Ge (germanium)과 같은 반도체, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 반도체 기판(101)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판(101)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 반도체 기판(101)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 기판(101)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리막(미도시)을 가질 수 있다.
상기 층간 절연막(134)은 단일 물질층으로 구성될 수도 있고, 둘 이상의 물질층이 적층된 다중 물질층으로 구성될 수도 있다. 일부 실시예들에 있어서, 상기 층간 절연막(134)은 TEOS (tetraethylorthosilicate) 막, HDP (high density plasma) 막, BPSG (boro-phospho-silicate glass) 막, FCVD (flowable chemical vapor deposition) 산화막, 또는 약 2.2 내지 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막을 포함할 수 있다. 상기 ULK 막은 예를 들면 SiOC 막 또는 SiCOH 막을 포함할 수 있다. 일부 실시예들에 있어서, 상기 층간 절연막(134)은 SiN (silicon nitride) 또는 SiON (silicon oxynitride)으로 이루어지는 막을 포함할 수 있다.
상기 층간 절연막(134)과 상기 반도체 기판(101)에는 다양한 종류의 복수의 반도체 소자(132)가 제공될 수 있다. 상기 반도체 소자(132)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 반도체 소자(132)는 상기 반도체 기판(101)의 도전 영역에 전기적으로 연결될 수 있다. 다층 배선 구조를 형성하기에 앞서 형성되는 반도체 소자(132)와 층간 절연막(134)을 통칭하여 FEOL (front-end-of-line) 구조(130)라 할 수 있다. 또 다른 실시예에 따르면, 상기 반도체 소자(132)는 각각 소자 분리막에 의해 이웃하는 다른 반도체 소자(132)들과 전기적으로 분리될 수 있다.
상기 소자 분리막은 단일 물질층으로 구성될 수도 있고, 둘 이상의 물질층이 적층된 다중 물질층으로 구성될 수도 있다. 일부 실시예들에 있어서, 상기 소자 분리막은 STI (shallow trench isolation) 구조를 가질 수 있다. 일부 실시예들에 있어서, 상기 소자 분리막의 상부 표면은 상기 반도체 기판(101)의 상부 표면(101A)과 실질적으로 동일한 평면 상에 위치할 수 있다. 일부 실시예들에 있어서, 상기 소자 분리막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 구성될 수 있다.
제1 비아홀(110H)은 반도체 기판(101) 및 층간 절연막(134)을 관통하여 형성될 수 있다. 상기 제1 비아 구조물(110)은 제1 비아홀(110H)의 측벽을 피복하는 제1 비아 절연막(116), 상기 제1 비아 절연막(116)의 측벽을 피복하는 제1 배리어막(114), 및 상기 제1 배리어막(114)에 의해 정의되는 내부 공간을 매립하는 제1 비아 플러그(112)를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 비아 절연막(116)은 제1 비아홀(110H)의 측벽을 컨포멀(conformal)하게 덮을 수 있다. 예를 들면, 상기 제1 비아 절연막(116)은 제1 비아홀(110H)의 측벽을 따라 실질적으로 균일한 두께를 가지며 연장될 수 있다. 상기 제1 비아 절연막(116)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 비아 절연막(116)은 화학기상증착(chemical vapor deposition, CVD)에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 제1 비아 절연막(116)은 약 500 옹스트롬(Å) 내지 2500 옹스트롬의 두께를 가질 수 있다.
또한, 상기 제1 비아홀(110H)의 측벽은 적어도 하나의 언더컷 영역(UC)을 포함할 수 있다. 상기 언더컷 영역(UC)은 상기 제1 비아홀(110H)의 중심 방향으로 돌출된 상기 제1 비아홀(110H)의 측벽의 부분을 지칭한다. 상기 제1 비아홀(110H)은 뒤에서 설명하는 바와 같이 심도 반응성 이온 식각과 같은 방법에 의하여 형성될 수 있는데, 이 때 상기 제1 비아홀(110H)의 측벽에는 미세한 요철이 형성될 수 있으며, 상기 언더컷 영역(UC)은 이러한 미세한 요철에 비하여 현저하게 돌출될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 또는 제2 비아 구조물(110, 120)의 각각의 높이의 범위는 약 30 마이크로미터 내지 약 150 마이크로미터일 수 있다. 본 발명의 일 실시예에 따르면, 상기 언더컷 영역(UC)에서 상기 제1 비아 구조물(110)의 상면까지의 거리(Ha)는, 상기 언더컷 영역(UC)에서 상기 제1 비아 구조물(110)의 하면까지의 거리(Hb)보다 짧을 수 있다. 예를 들어, 상기 언더컷 영역(UC)에서 상기 제1 비아 구조물(110)의 상면까지의 거리(Ha)에 대비하여 상기 언더컷 영역(UC)에서 상기 제1 비아 구조물(110)의 하면까지의 거리(Hb)의 범위는 약 200 % 내지 약 500 %일 수 있다. 또한, 상기 층간 절연막(134)의 하면에서 상기 언더컷 영역(UC)까지의 거리(Hc)의 범위는 약 5 마이크로미터 내지 약 15 마이크로미터일 수 있다.
도 3에서 상기 제1 비아홀(110H)이 하나의 언더컷 영역(UC)을 포함하는 것으로 도시하였지만, 본 발명이 여기에 한정되는 것은 아니다. 상기 제1 비아홀(110H)은 하나보다 많은 수의 언더컷 영역들(UC), 예를 들면, 두 개 이상의 언더컷 영역들(UC)을 포함할 수도 있다.
일부 실시예들에 있어서, 상기 제1 배리어막(114)은 상기 제1 비아 절연막(116)의 측벽을 따라 실질적으로 균일한 두께를 가지며 연장될 수 있다. 상기 제1 배리어막(114)은 비교적 낮은 배선 저항을 가지는 도전층으로 이루어질 수 있다. 예를 들면, 상기 제1 배리어막(114)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막으로 이루어질 수 있다. 예를 들면, 상기 제1 배리어막(114)은 TaN/W, TiN/W, 또는 WN/W로 이루어지는 다중막으로 이루어질 수 있다. 상기 제1 배리어막(114)은 약 500 옹스트롬 내지 약 1000 옹스트롬의 두께를 가질 수 있다. 일부 실시예들에 있어서, 상기 제1 배리어막(114)은 물리기상증착(physical vapor deposition, PVD), CVD, 또는 원자층 증착(atomic layer deposition, ALD)에 의하여 형성될 수 있으나 본 발명이 이들에 한정되는 것은 아니다.
상기 제2 비아 구조물(120)은 제2 비아홀(120H)의 측벽을 피복하는 제2 비아 절연막(126), 상기 제2 비아 절연막(126)의 측벽을 피복하는 제2 배리어막(124), 및 상기 제2 배리어막(124)에 의해 정의되는 내부 공간을 매립하는 제2 비아 플러그(122)를 포함할 수 있다.
상기 제2 비아 절연막(126), 상기 제2 배리어막(124), 및 상기 제2 비아 플러그(122)는 각각 상기 제1 비아 절연막(116), 상기 제1 배리어막(114), 및 상기 제1 비아 플러그(112)와 실질적으로 동일할 수 있다. 상기 제1 비아 절연막(116), 상기 제1 배리어막(114), 및 상기 제1 비아 플러그(112)에 대하여 위에서 상세하게 설명하였으므로 여기서는 상기 제2 비아 절연막(126), 상기 제2 배리어막(124), 및 상기 제2 비아 플러그(122)에 관한 상세한 설명을 생략한다.
일부 실시예들에 있어서, 상기 제1 및 제2 비아 구조물(110, 120) 각각의 수평 단면은 예컨대 원, 다각형, 및 타원과 같은 형태의 평면 형태를 가질 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다. 상기 층간 절연막(134) 내에서 상기 제1 및 제2 비아 구조물(110, 120)은 수평 방향의 폭이 일정한 변화율을 가질 수 있다. 또한, 제1 및 제2 비아 구조물(110, 120)은 동일한 깊이를 가질 수 있다. 제1 또는 제2 비아 구조물(110, 120)의 깊이는 수직 방향(Z 방향) 길이를 의미할 수 있다.
제1 비아 구조물(110)은 제1 직경(D1)을 가질 수 있고, 제2 비아 구조물(120)은 동일 수직 레벨에서 상기 제1 직경(D1)보다 더 큰 제2 직경(D2)을 가질 수 있다. 상기 제1 직경(D1) 및 상기 제2 직경(D2)은 각각 제1 비아 절연막(116)과 제2 비아 절연막(126)의 외경에 대하여 측정된 직경일 수 있다. 예를 들어, 상기 제1 직경(D1)의 범위는 약 2 마이크로미터내지 약 4 마이크로미터 이고, 상기 제2 직경(D2)의 범위는 약 3 마이크로미터 내지 약 8 마이크로미터 일 수 있다. 일부 실시예들에 있어서, 상기 제2 직경(D2)은 상기 제1 직경(D1)에 비하여 약 1 마이크로미터 내지 약 5 마이크로미터 더 클 수 있다. 예를 들어, 상기 제1 직경(D1) 대비 상기 제2 직경(D2)의 비율의 범위는 약 110 % 내지 약 200 %일 수 있다.
상기 제1 비아 구조물(110)의 제1 배리어막(114)은 제1 배리어막(114)의 외경이 한정하는 제1 배리어폭(E1)을 가질 수 있고, 상기 제2 비아 구조물(120)의 제2 배리어막(124)은 제2 배리어막(124)의 외경이 한정하는 제2 배리어폭(E2)을 가질 수 있다. 일부 실시예들에 있어서, 상기 제2 배리어폭(E2)은 상기 제1 배리어폭(E1)보다 더 클 수 있다. 일부 실시예들에 있어서, 상기 제2 배리어폭(E2)은 상기 제1 배리어폭(E1)에 비하여 약 1 마이크로미터 내지 약 4 마이크로미터 더 클 수 있다.
상기 제1 비아 구조물(110) 및 제2 비아 구조물(120)의 각각의 일단은 복수의 금속 배선층(142) 및 복수의 콘택 플러그들(144)을 포함하는 다층 배선 구조(146)와 전기적으로 연결될 수 있다. 도 3에서는 이러한 다층 배선 구조(146)가 상기 제1 및 제2 비아 구조물(110, 120)과 직접 접촉하는 것으로 도시하였지만, 다른 도전체를 다층 배선 구조(146)와 제1 또는 제2 비아 구조물(110, 120)의 사이에 개재하여 다층 배선 구조(146)와 제1 또는 제2 비아 구조물(110, 120)이 서로 전기적으로 연결될 수 있다. 또한 복수의 상기 다층 배선 구조(146)들은 서로 금속층간 절연막(148)에 의하여 상호 절연될 수 있다.
일부 실시예들에 있어서, 상기 금속층간 절연막(148) 위에는 상부 절연막(150)이 형성되어 있다. 상기 상부 절연막(150)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 상기 상부 절연막(150)에는 다층 배선 구조(146)에 연결된 본딩 패드(152)를 노출시키는 홀(150H)이 형성되어 있다. 상기 본딩 패드(152)는 홀(150H)을 통해 상부 접속 단자(154)에 연결될 수 있다.
상기 제1 비아 구조물(110) 및 제2 비아 구조물(120)의 각각의 타단은 도전층(172)으로 피복될 수 있다. 연결 단자(174)는 상기 도전층(172)을 통해 상기 제1 비아 구조물(110) 및 제2 비아 구조물(120)에 전기적으로 연결될 수 있다.
상기 상부 접속 단자(154) 및 연결 단자(174)는 도 3에 예시된 형상에 제한되는 것은 아니다. 상기 상부 접속 단자(154) 및 연결 단자(174)는 각각 도전성 패드, 솔더 볼, 솔더 범프, 또는 재배선 도전층의 형태를 가질 수도 있다. 본 발명의 기술적 사상에 의한 반도체 장치(100)의 일부 실시예들에서, 상기 상부 접속 단자(154)는 생략 가능하다.
한편 본 실시예의 반도체 장치(100)는 식각 지연층을 포함하지 않을 수 있다. 따라서, 언더컷 영역(UC)보다 높은 수직 레벨에서 제1 및 제2 비아 구조물(110, 120) 각각의 외측벽은 반도체 기판(101) 또는 층간 절연막(134)과만 접할 수 있다. 식각 지연층은 그 호칭에 관계없이, 반도체 기판(101)의 내부, 층간 절연막(134)의 내부, 또는 반도체 기판(101)과 층간 절연막(134)의 사이에 배치되어, 제1 비아홀(110H)과 제2 비아홀(120H) 각각의 식각 속도의 차이를 형성하는 물질을 의미할 수 있다. 즉, 식각 지연층은 반도체 기판(101)에 대하여 식각 선택비를 갖거나, 또는 층간 절연막(134)에 대해 식각 선택비를 갖는 물질 층을 의미할 수 있다. 예를 들어, 식각 지연층은 SiN 계열 물질, Oxide 계열 물질, Si 계열 물질(예를 들어, SiGe), Metal 계열 물질, 또는 Carbon 계열 물질 중 적어도 하나를 포함할 수 있다.
일반적인 반도체 장치는 제1 및 제2 비아 구조물 각각의 직경 차이를 유도하기 위해, 반도체 기판의 내부 또는 층간 절연막의 내부에 식각 지연층을 포함하였다. 상기 식각 지연층이 존재하는 경우, 제1 및 제2 비아 구조물이 형성된 후, 식각 지연층이 제1 또는 제2 비아 구조물 각각의 외측벽과 접하여, 반도체 장치의 신뢰성이 상대적으로 낮을 수 있었다.
반면, 본 실시예의 반도체 장치(100)는 제1 및 제2 비아 구조물(110, 120)을 형성할 때, 식각 지연층을 포함하지 않아, 반도체 기판(101) 또는 층간 절연막(134) 각각의 내부에 오염물을 포함하지 않을 수 있다. 따라서, 반도체 장치(100)의 신뢰성이 상대적으로 높을 수 있다.
도 4a 및 도 4b는 도 3의 Ⅳ로 표시한 부분을 상세하게 나타낸 부분 확대도이다.
도 4a를 참조하면, 제1 비아홀(110H)에 제1 비아홀(110H)의 중심 방향으로 돌출된 언더컷 영역(UC)이 제공될 수 있다. 상기 언더컷 영역(UC)의 돌출된 형상으로 인하여 그 위에 순차 적층되는 제1 비아 절연막(116) 및 제1 배리어막(114)도 돌출된 형상을 가질 수 있다. 상기 제1 비아 절연막(116) 및 제1 배리어막(114)은 실질적으로 일정한 두께를 가지며 콘포말하게 형성되기 때문에, 상기 제1 비아 절연막(116) 및 제1 배리어막(114)은 제1 비아홀(110H)의 언더컷 영역(UC)의 돌출된 모양을 동일하게 또는 유사하게 전달받을 수 있다.
도 4b를 참조하면, 제1 비아홀(110H)에 다수의 스캘럽(scallop)들(SC) 및 돌출된 언더컷 영역(UC)이 제공될 수 있다. 상기 스캘럽들(SC)의 수평 폭은 상기 언더컷 영역(UC)의 수평 폭보다 작을 수 있다. 상기 제1 비아홀(110H)은 보쉬(Bosch) 공정에 의하여 형성될 수 있다. 예를 들면, 상기 반도체 기판(101)에 제1 비아홀(110H)을 형성하기 위하여 SF6 또는 O2 플라즈마를 이용한 ICP DRIE (inductive coupled plasma deep reactive ion etching) 공정과, C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션 (passivation) 공정을 수차례 반복할 수 있다. 그 결과, 도 6b에 예시한 바와 같이 다수의 스캘럽들(SC)을 가지는 제1 비아홀(110H)을 형성할 수 있다. 또 다른 실시예에 따르면, 제1 비아홀(110H)은 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical Vapor Deposition) 공정을 통해 형성될 수 있다.
상기 스캘럽들(SC) 및 언더컷 영역(UC)의 돌출된 형상으로 인하여 그 위에 순차 적층되는 제1 비아 절연막(116) 및 제1 배리어막(114)도 이러한 돌출된 형상들에 대응되는 모양을 가질 수 있다.
상기 제1 비아 절연막(116)과 상기 제1 배리어막(114) 사이의 계면은 상기 제1 비아홀(110H)의 측벽에 비하여 스캘럽들(SC)의 요철이 감소되어 있을 수 있다. 일부 실시예들에 있어서, 제1 비아 플러그(112)와 상기 제1 배리어막(114) 사이의 계면은 스캘럽들(SC)의 요철이 전달되지 않은 계면을 가질 수 있다.
도 5은 본 발명의 다른 실시예에 따른 반도체 장치(100a)에 있어서 도 2의 III-III’ 선을 따라 절개한 단면을 나타낸 측면도이다. 도 5의 실시예는 도 3의 실시예와 대비하면 상기 제1 비아 구조물(110)이 상기 언더컷 영역(UC)의 상부와 하부에서 상이한 직경을 갖는 점에서만 차이가 있고, 그 외에는 모두 동일하다. 따라서 이하에서는 이러한 차이점을 중심으로 상세하게 설명한다.
도 5을 참조하면, 상기 제1 비아 구조물(110)은 상기 언더컷 영역(UC)의 상부에서 제1 폭(W1)을 갖고, 상기 언더컷 영역(UC)의 하부에서 제2 폭(W2)을 가질 수 있다. 상기 제1 폭(W1)과 상기 제2 폭(W2)은 서로 다를 수 있다. 일부 실시예들에 있어서, 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 더 클 수 있다. 다른 실시예들에 있어서, 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 더 작을 수 있다. 상기 제1 폭(W1)과 상기 제2 폭(W2)은 모두 상기 제2 비아 구조물(120)의 직경(D2, 도 3 참조)보다 작을 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치(100b)의 단면을 나타낸 측면도이다. 도 6의 실시예는 도 3의 실시예와 대비하면 제2 직경(D2)보다 더 큰 제3 직경(D3)을 갖는 제3 비아 구조물(180)을 더 포함하는 점에서만 차이가 있고, 그 외에는 모두 동일하다. 따라서 이하에서는 이러한 차이점을 중심으로 상세하게 설명한다.
도 6을 참조하면, 제3 비아 구조물(180)은 제3 직경(D3)을 가지며, 제3 비아 플러그(182), 상기 제3 비아 플러그(182)의 표면에 실질적으로 균일한 두께를 가지며 형성된 제3 배리어막(184), 및 상기 제3 배리어막(184)의 표면에 실질적으로 균일한 두께를 가지며 형성된 제3 비아 절연막(186)을 포함할 수 있다.
상기 제3 비아 플러그(182), 제3 배리어막(184), 및 제3 비아 절연막(186)은 치수를 제외하면 각각 상기 제1 비아 플러그(112), 제1 배리어막(114), 및 제1 비아 절연막(116)과 실질적으로 동일하기 때문에 여기서는 상세한 설명을 생략한다.
제3 비아 구조물(180)은 제3 직경(D3)을 가질 수 있고, 상기 제3 직경(D3)은 제2 비아 구조물(120)의 제2 직경(D2)보다 더 클 수 있다. 일부 실시예들에 있어서, 상기 제3 직경(D3)은 상기 제2 직경(D2)에 비하여 약 1 마이크로미터 내지 약 5 마이크로미터 더 클 수 있다. 상기 제3 직경(D3) 제3 비아 절연막(186)의 외경에 대하여 측정된 직경일 수 있다.
상기 제3 비아 구조물(180)의 제3 배리어막(184)은 제3 배리어폭(E3)을 가질 수 있으며, 상기 제3 배리어폭(E3)은 제2 비아 구조물(120)의 제2 배리어폭(E2)에 비하여 더 클 수 있다. 상기 제3 배리어폭(E3)은 제2 배리어폭(E2)에 비하여 약 1 마이크로미터 내지 약 4 마이크로미터 더 클 수 있다.
이 때, 제1 비아 구조물(110)은 두 개 이상의 제1 언더컷 영역들(UC1, UC2)을 포함할 수 있다. 또한, 제2 비아 구조물(120)은 한 개 이상의 제2 언더컷 영역(UC3)을 포함할 수 있다. 상기 제2 언더컷 영역(UC3)은 상기 제2 비아홀(120H)의 중심 방향으로 돌출된 상기 제2 비아홀(120H)의 측벽의 부분을 지칭한다. 상기 제1 비아 구조물(110)은 상기 제2 비아 구조물(120)에 비하여 더 많은 언더컷 영역들(UC)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 제1 비아 구조물(110)은 두 개의 제1 언더컷 영역들(UC1, UC2)을 포함하고, 제2 비아 구조물(120)은 하나의 제2 언더컷 영역(UC3)을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 비아 구조물(120)의 제2 언더컷 영역(UC3)의 수직 레벨은 상기 제1 비아 구조물(110)의 제1 언더컷 영역들(UC1, UC2)의 최상단과 최하단 각각의 수직 레벨들의 사이에 있을 수 있다. 다시 말해, 상기 반도체 기판(101)의 하부 표면(101B)을 기준으로, 상기 제1 비아 구조물(110)의 제1 하부 언더컷 영역(UC2)이 갖는 수직 레벨이 가장 작고, 상기 제1 비아 구조물(110)의 제1 상부 언더컷 영역(UC1)이 갖는 수직 레벨이 가장 크며, 상기 제2 비아 구조물(120)의 제2 언더컷 영역(UC3)의 수직 레벨은 이들 둘 사이일 수 있다. 또 다른 실시예에서, 제1 언더컷 영역(UC1, UC2) 각각의 수직 레벨은 제2 언더컷 영역(UC3)의 수직 레벨과 모두 상이할 수 있다.
또 다른 실시예에서, 상기 제3 비아 구조물(180)의 주위에는 상기 제3 비아 구조물(180)의 측면과 접촉하면서 일부 높이에 걸쳐 상기 제3 비아 구조물(180)을 수평 방향에서 둘러싸는 소자 분리막이 제공될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치(100)를 제조하기 위한 방법을 나타낸 순서도이다. 도 8a 내지 도 8i는 상기 반도체 장치(100)를 제조하기 위한 방법을 나타낸 측단면도들이다.
도 7 및 도 8a를 참조하면, 반도체 기판(101) 상에 층간 절연막(134)을 형성할 수 있다(S110). 일부 실시예들에 있어서, 상기 층간 절연막(134)을 형성하기에 앞서 상기 반도체 기판(101) 상에 반도체 소자(132)를 형성할 수 있다. 상술한 바와 같이, 다층 배선 구조를 형성하기에 앞서 형성되는 반도체 소자(132)와 층간 절연막(134)을 통칭하여 FEOL 구조(도 3의 130)라 할 수 있다. 이어서 상기 층간 절연막(134) 위에 마스크 물질막(200)을 도포하여 형성할 수 있다.
도 7, 도 8b 및 도 9를 참조하면, 상기 제1 비아 구조물(110)을 형성하기 위한 위치(이하 “제1 위치”라 함)의 상면 상의 마스크 물질막(200)을 식각하고, 상기 제2 비아 구조물(120)을 형성하기 위한 위치(이하 “제2 위치”라 함)의 상면 상의 마스크 물질막(200)의 일부를 제거할 수 있다. 상기 마스크 물질막(200)의 일부가 제거되어, 마스크 패턴(201)이 형성될 수 있다. 상기 마스크 패턴(201)은 포토레지스트 패턴일 수 있으며, 마스크 물질막(200)의 도포, 노광, 및 현상에 의하여 형성될 수 있다. 도 9는 도 7의 제1 및 제2 예비 리세스(PRCS1, PRCS2)를 형성하는 단계를 보다 상세하게 나타낸 순서도이다. 상기 제2 위치의 상면 상에 스캐터링 바(scattering bar; SB)를 갖는 레티클(reticle, SR)을 배치하여 상기 제2 위치의 상면 상의 마스크 물질막(200)이 노광될 수 있다. 좀 더 자세하게, 상기 제2 위치의 상면 상에 스캐터링 바(SB)를 배치하고, 상기 제2 위치의 상면 상의 마스크 물질막(200)이 노광될 수 있다. 또한, 상기 제1 위치의 상면 상에 오픈된 레티클(SR)이 배치될 수 있다.
본 발명의 일 실시예에 따르면 상기 스캐터링 바(SB)는 라인 공간 패턴(line and space pattern) 또는 아일랜드 패턴(island pattern), 또는 이들의 조합으로 형성될 수 있다. 상기 레티클(SR)의 스캐터링 바(SB)를 통과한 노광에너지가 감소할 수 있다. 따라서, 상기 스캐터링 바(SB)에 대응되는 상기 제2 위치의 상면 상의 마스크 물질막(200)에 도달하는 노광에너지가 감소되게 된다. 도 9를 참조하면, 상기 레티클(SR)의 스캐터링 바(SB)는 제2 위치의 상면 상에 배치될 수 있다(S121). 이때, 상기 제2 위치의 상면 상에 대응되는 스캐터링 바(SB)의 밀도를 조절하여, 상기 제2 위치의 상면 상에 도달하는 노광에너지 양을 조절할 수 있다(S123). 따라서, 제1 및 제2 위치 각각의 상면 상의 마스크 물질막(200)은 일부 제거될 수 있다(S125). 또한, 제1 위치의 상면 상의 마스크 물질막(200)의 제거 정도는 제2 위치의 상면 상의 마스크 물질막(200)의 제거 정도보다 많을 수 있다. 상기 제1 및 제2 위치의 상면 상의 마스크 물질막(200)이 제거되어, 마스크 패턴(201)이 형성될 수 있다. 따라서, 후술하겠지만, 제1 예비 리세스(PRCS1)의 깊이는 제2 예비 리세스(PRCS2)의 깊이보다 깊을 수 있다.
도 7, 도 8c 및 도 9를 참조하면, 마스크 패턴(201)을 식각 마스크로 사용하여 제1 및 제2 위치의 층간 절연막(134) 또는 반도체 기판(101) 각각의 일부를 식각할 수 있다(S125). 따라서, 제1 위치의 반도체 기판(101)의 일부는 노출될 수 있다.
도 7, 도 8d 및 도 9을 참조하면, 노출된 상기 반도체 기판(101)을 제1 예비 리세스(PRCS1)를 형성할 수 있다(S120). 상기 제1 위치에 반도체 기판(101)의 상면에서부터 제1 깊이(H1)의 제1 예비 리세스(PRCS1)를 형성할 수 있다. 그 후, 제2 위치에 제2 예비 리세스(PRCS2)를 형성할 수 있다(S130). 제1 위치의 반도체 기판(101)이 식각되어 제1 예비 리세스(PRCS1)가 형성된 후, 제2 위치의 층간 절연막(134)의 일부가 식각되어 제2 예비 리세스(PRCS2)가 형성될 수 있다.
본 발명의 일 실시예에 따르면 제2 예비 리세스(PRCS2)는 제1 예비 리세스(PRCS1)의 개구부에 비하여 개구된 폭이 더 넓은 개구부를 갖도록 구성될 수 있다. 상기 제1 또는 제2 예비 리세스(PRCS1, PRCS2)는 예컨대 원, 다각형, 및 타원과 같은 형태의 평면 형태를 가질 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
일부 실시예들에 있어서, 상기 제1 또는 제2 위치의 제1 또는 제2 예비 리세스(PRCS1, PRCS2)를 형성하기 위하여 심도 반응성 이온 식각(deep reactive ion etching, DRIE)이 수행될 수 있다.
제1 위치의 상기 반도체 기판(101)과 제2 위치의 상기 층간 절연막(134)은 식각 선택성을 갖기 때문에, 제2 위치의 층간 절연막(134)이 식각되어 제거되는 동안 제1 위치의 제1 예비 리세스(PRCS1)는 식각되지 않거나 비교적 미미한 정도로만 식각될 수 있다.
도 7, 도 8e 및 도 10을 참조하면, 상기 제1 및 제2 예비 리세스(PRCS1, PRCS2)를 동시에 식각하여 상기 제1 깊이(H1)보다 더 큰 제2 깊이(H2)를 갖는 제1 비아 구조물용 비아홀(제1 비아홀이라고도 함)(110H) 및 제2 비아 구조물용 비아홀(제2 비아홀이라고도 함)(120H)을 형성할 수 있다(S140). 도 10은 도 7의 제1 비아 구조물용 비아홀(110H) 및 제2 비아 구조물용 비아홀(120H)을 형성하는 단계를 보다 상세하게 나타낸 순서도이다.
상기 제1 비아홀(110H) 및 제2 비아홀(120H)을 형성하기 위하여 위에서 설명한 DRIE 공정이 수행될 수 있다(S131). 상기 제1 비아홀(110H)은 제1 직경(D1)을 가질 수 있고, 제2 비아홀(120H)은 제2 직경(D2)을 가질 수 있다. 제2 직경(D2)은 제1 직경(D1)에 비하여 더 클 수 있다. 제2 직경(D2)이 제1 직경(D1)에 비하여 더 크기 때문에 제2 비아홀(120H)에서의 식각 속도가 제1 비아홀(110H)에서의 식각 속도보다 더 크다. 제1 비아홀(110H)에서는 반도체 기판(101)의 식각 속도가 제2 비아홀(120H)에서의 반도체 기판(101)의 식각 속도에 비하여 더 느리지만 미리 제1 예비 리세스(PRCS1)가 형성되어 있었기 때문에 식각이 종료되는 시점에서 제1 비아홀(110H)과 제2 비아홀(120H) 각각의 깊이는 서로 동일할 수 있다.
또, 제1 비아홀(101H)에서 DRIE를 이용하여 제1 예비 리세스(PRCS1)를 형성한 후, 제1 비아홀(101H)의 나머지 부분을 형성하기 위하여 DRIE를 이용하여 반도체 기판(101)을 식각하면 상기 두 차례의 DRIE에 의해 각각 식각되는 부분들의 계면에 언더컷 영역(UC)이 형성될 수 있다. 바꾸어 말하면, 제1 비아홀(101H)의 언더컷 영역(UC)의 수직 레벨은 제1 예비 리세스(PRCS1)의 하면의 수직 레벨에 대응될 수 있다.
도 8b 내지 도 8e에서 각 패턴의 측면은 수직이 아닌 경사진 면으로 표시되었는데, 본 발명이 여기에 한정되는 것은 아니다. 실제 제조 조건에 따라 각 패턴의 측면은 경사진 면이 아닌 수직면일 수도 있다.
그 후, 마스크 패턴(201)이 제거될 수 있다. 상기 마스크 패턴(201)은 용매를 이용한 용해, 또는 산화 분위기에서의 애싱(ashing)에 의하여 제거될 수 있다. (S135)
도 7 및 도 8f를 참조하면, 상기 제1 비아홀(110H) 및 제2 비아홀(120H)의 측벽 및 저면, 그리고 층간 절연막(134)의 노출된 표면 상에 비아 절연 물질막(116m) 및 배리어 물질막(114m)을 순차적으로 형성할 수 있다.
상기 비아 절연 물질막(116m) 및 배리어 물질막(114m)은, PVD, CVD, 또는 ALD에 의하여 형성될 수 있으며, 사용될 수 있는 물질은 도 3을 참조하여 설명하였으므로 여기서는 구체적인 설명을 생략한다.
또, 상기 배리어 물질막(114m) 위에 나머지 공간을 매립하는 플러그 물질막(112m)을 형성할 수 있다. 상기 플러그 물질막(112m)은 예를 들면 전기 도금에 의하여 형성될 수 있다. 구체적으로, 상기 배리어 물질막(114m)의 표면에 금속 씨드층(도시 생략)을 형성한 후, 전기도금 공정에 의해 상기 금속 씨드층으로부터 금속막을 성장시켜, 상기 배리어 물질막(114m) 위에 상기 나머지 공간을 채우는 플러그 물질막(112m)을 형성한다. 상기 금속 씨드층은 Cu, Cu 합금, Co, Ni, Ru, Co/Cu, 또는 Ru/Cu로 이루어질 수 있다. 상기 금속 씨드층을 형성하기 위하여 PVD 공정을 이용할 수 있다. 상기 플러그 물질막(112m)의 주재료는 Cu 또는 W로 이루어질 수 있다. 일부 실시예들에서, 상기 플러그 물질막(112m)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 상기 전기도금 공정은 각각 약 10 ℃ 내지 약 65 ℃의 온도 하에서 수행될 수 있다. 예를 들면, 상기 전기도금 공정은 각각 상온에서 행해질 수도 있다. 상기 플러그 물질막(112m)이 형성된 후, 필요에 따라, 상기 플러그 물질막(112m)이 형성된 결과물을 약 150 ℃ 내지 약 450 ℃ 의 온도 하에서 어닐링할 수 있다.
도 7 및 도 8g를 참조하면, 상기 플러그 물질막(112m), 배리어 물질막(114m), 및 비아 절연 물질막(116m)을 부분적으로 제거하여 제1 비아 구조물(110) 및 제2 비아 구조물(120)이 형성될 수 있다(S150).
상기 플러그 물질막(112m), 배리어 물질막(114m), 및 비아 절연 물질막(116m)의 부분적인 제거는, 예를 들면 화학적 기계적 연마(chemical mechanical polishing, CMP), 에치백 등의 방법에 의하여 수행될 수 있다.
도 7 및 도 8h를 참조하면, 상기 제1 비아 플러그(112)와 전기적으로 연결되는 복수의 금속 배선층(142), 복수의 콘택 플러그들(144) 및 본딩 패드(152)가 제1 위치에 형성될 수 있다. 또, 상기 제2 비아 플러그(122)와 전기적으로 연결되는 복수의 금속 배선층(142), 복수의 콘택 플러그들(144) 및 본딩 패드(152)가 제2 위치에 형성될 수 있다.
이어서 상기 본딩 패드들(152)을 적어도 부분적으로 노출시키는 상부 절연막(150)을 형성하고, 상기 본딩 패드(152) 상에 상부 접속 단자(154)가 형성될 수 있다.
도 7 및 도 8i를 참조하면, 상기 반도체 기판(101)을 일부 제거하여 상기 제1 비아 구조물(110) 및 상기 제2 비아 구조물(120)의 단부가 상기 반도체 기판(101)의 하부 표면(101B)을 통과하여 노출되도록 할 수 있다.
일부 실시예들에 있어서, 상기 반도체 기판(101)의 일부 제거는 예를 들면 CMP에 의하여 이루어질 수 있다.
또 상기 반도체 기판(101)의 하부 표면(101B)을 덮는 하부 절연막(160)이 형성될 수 있다. 상기 하부 절연막(160)은 반도체 기판(101)의 하부 표면(101B)으로부터 돌출된 제1 비아 절연막(116) 및 제2 비아 절연막(126)을 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 하부 절연막(160)은 CVD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 하부 절연막(160)은 실리콘 산화막, 실리콘 질화막, 또는 폴리머로 이루어질 수 있다.
이후, 도 3을 참조하면, 상기 반도체 기판(101)의 하부 표면(101B) 쪽에서 평탄화된 표면이 얻어질 때까지 하부 절연막(160)의 노출 표면으로부터 연마 공정을 수행할 수 있으며, 상기 반도체 기판(101)의 하부 표면(101B) 측에서 평탄화된 비아 구조물(110, 120)의 저면을 노출시킬 수 있다.
이어서, 상기 비아 구조물(110, 120)에 연결되는 도전층(172) 및 연결 단자(174)를 형성할 수 있다.
상기 도전층(172)은 UBM (Under Bump Metallization) 막을 구성하는 것으로서, 연결 단자(174)의 구성 물질에 따라 다양한 조성의 막들을 포함할 수 있다. 일부 실시예들에서, 상기 도전층(172)은 Ti, Cu, Ni, Au, NiV, NiP, TiNi, TiW, TaN, Al, Pd, CrCu, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층(172)은 Cr/Cu/Au 적층 구조, Cr/CrCu/Cu 적층 구조, TiWCu 화합물, TiWCu/Cu 적층 구조, Ni/Cu 적층 구조, NiV/Cu 적층 구조, Ti/Ni 적층 구조, Ti/NiP 적층 구조, TiWNiV 화합물, Al/Ni/Au 적층 구조, Al/NiP/Au 적층 구조, Ti/TiNi/CuNi 화합물의 적층 구조, Ti/Ni/Pd 적층 구조, Ni/Pd/Au 적층 구조, 또는 NiP/Pd/Au 적층 구조로 이루어질 수 있다.
상기 연결 단자(174)는 도전성 패드, 솔더 볼, 솔더 범프, 또는 재배선 도전층으로 이루어질 수 있다. 상기 연결 단자(174)는 상기 도전층(172)을 통해 비아 구조물(110, 120)의 저면에 연결될 수 있다. 상기 연결 단자(174)는 Ni, Cu, Al, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 반도체 장치(100b)를 제조하기 위한 방법을 나타낸 측단면도들이다.
도 6 및 도 11a를 참조하면, 반도체 기판(101) 상에 층간 절연막(134)을 형성할 수 있다. 일부 실시예들에 있어서, 상기 층간 절연막(134)을 형성하기에 앞서 상기 반도체 기판(101) 상에 반도체 소자(132)를 형성할 수 있다. 이어서, 상기 층간 절연막(134) 위에 마스크 물질막(200)을 형성할 수 있다.
이어서, 상기 제2 위치 및 제3 비아 구조물(180)을 형성하기 위한 위치(이하 "제3 위치"라 함) 각각의 상면 상에 레티클(SR)의 제1 및 제2 스캐터링 바(SB1, SB2)가 배치될 수 있다. 또한, 제1 위치의 상면 상에 오픈된 레티클(SR)이 배치될 수 있다. 제2 위치의 상면 상에 배치되는 제1 스캐터링 바(SB1)의 밀도는 제3 위치의 상면 상에 배치되는 제2 스캐터링 바(SB2)의 밀도보다 작을 수 있다. 따라서, 제3 위치의 상면 상의 마스크 물질막(200)의 제거 깊이는 제2 위치의 상면 상의 마스크 물질막(200)의 제거 깊이보다 얕을 수 있다. 그 후, 제1 내지 제3 위치 각각의 상면 상의 마스크 물질막(200)을 노광할 수 있다.
도 6 및 도 11b를 참조하면, 그리고, 제1 내지 제3 위치의 층간 절연막(134) 또는 반도체 기판(101) 각각의 일부를 식각할 수 있다. 따라서, 제1 위치의 반도체 기판(101)의 일부는 노출될 수 있다.
도 6 및 도 11c를 참조하면, 노출된 상기 반도체 기판(101)을 식각하여 반도체 기판(101)으로부터 제1 깊이(H1')를 갖는 제1 예비 리세스(PRCS1)를 형성할 수 있다. 따라서, 제1 위치의 반도체 기판(101)이 식각되어 제1 예비 리세스(PRCS1)가 형성되는 동안 제2 위치의 층간 절연막(134)에 제2 예비 리세스(PRCS2)가 형성되고, 제3 위치의 층간 절연막(134)에 제3 예비 리세스(PRCS3)가 형성될 수 있다. 본 발명의 일 실시예에 따르면 제3 예비 리세스(PRCS3)는 제1 및 제2 예비 리세스(PRCS1, PRCS2)의 개구부에 비하여 개구된 폭이 더 넓은 개구부를 갖도록 구성될 수 있다. 상기 제1 내지 제3 예비 리세스(PRCS1, PRCS2, PRCS3)는 예컨대 원, 다각형, 및 타원과 같은 형태의 평면 형태를 가질 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
도 6 및 도 11d를 참조하면, 제1 위치의 반도체 기판(101)이 식각되어 제4 예비 리세스(PRCS4)가 형성될 수 있고, 제2 위치의 반도체 기판(101)이 식각되어 제5 예비 리세스(PRCS5)가 형성될 수 있다. 상기 제4 예비 리세스의 반도체 기판(101)으로부터 제2 깊이(H2')는 제5 예비 리세스의 반도체 기판(101)으로부터 제3 깊이(H3')보다 클 수 있다. 또한, 제3 위치의 층간 절연막(134) 또는 반도체 기판(101) 각각의 일부가 식각되어, 제6 예비 리세스(PRCS6)가 형성될 수 있다. 제6 예비 리세스(PRCS6)의 깊이는 제4 및 제5 예비 리세스 각각의 깊이보다 얕을 수 있다. 한편, 제3 위치의 층간 절연막(134)의 일부를 제거하여 제3 위치에서의 반도체 기판(101)의 상부 표면을 노출시킬 수 있다.
추후, 제1 내지 제3 비아홀(110H, 120H, 130H)을 형성한 후, 상기 제1 내지 제3 비아홀(110H, 120H, 130H)을 채워 도 6의 반도체 장치(100b)를 제작할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(600)의 요부 구성을 보여주는 단면도이다.
도 12를 참조하면, 반도체 패키지(600)는 패키지 기판(610)상에 차례로 적층된 복수의 반도체 칩(620)을 포함한다. 상기 복수의 반도체 칩(620)상에 제어 칩(control chip, 630)이 연결되어 있다. 상기 복수의 반도체 칩(620)과 제어 칩(630)의 적층 구조는 패키지 기판(610)상에서 열경화성 수지와 같은 밀봉재 (encapsulant, 640)로 밀봉되어 있다. 도 16에는 6 개의 반도체 칩(620)이 수직으로 적층된 구조를 예시하였으나, 상기 반도체 칩(620)의 개수 및 적층 방향이 예시된 바에 제한되는 것은 아니다. 상기 반도체 칩(620)의 개수는 필요에 따라 6 개 보다 더 적거나 더 많게 결정될 수 있다. 상기 복수의 반도체 칩(620)은 패키지 기판(610)상에 수평 방향으로 배열될 수도 있고, 수직 방향 실장 및 수평 방향 실장을 조합한 연결 구조로 배열될 수도 있다. 일부 실시예들에서, 상기 제어 칩(630)은 생략 가능하다.
상기 패키지 기판(610)은 연성 인쇄회로기판 (flexible printed circuit board), 경성 인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 이루어질 수 있다. 상기 패키지 기판(610)은 기판 내부 배선(612) 및 접속 단자(614)를 구비한다. 상기 접속 단자(614)는 상기 패키지 기판(610)의 일면에 형성될 수 있다. 상기 패키지 기판(610)의 다른 면에는 솔더 볼(616)이 형성되어 있다. 상기 접속 단자(614)는 상기 기판 내부 배선(612)을 통하여 상기 솔더 볼(616)에 전기적으로 접속된다. 일부 실시예에서, 상기 솔더 볼(616)은 도전성 범프 또는 LGA (lead grid array)로 대체될 수 있다.
반도체 패키지(600)는 비아 구조물 유니트(622, 632)를 포함한다. 상기 비아 구조물 유니트(622, 632)는 범프와 같은 연결 부재(650)에 의해 상기 패키지 기판(610)의 접속 단자(614)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 상기 제어 칩(630)에서 비아 구조물 유니트(632)가 생략될 수 있다.
상기 복수의 반도체 칩(620) 및 제어 칩(630) 중 적어도 하나는 도 1 내지 도 11d을 참조하여 설명한 반도체 장치(100) 중 적어도 하나의 반도체 장치를 포함한다.
상기 복수의 반도체 칩(620)은 각각 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 상기 제어 칩(630)은 예컨대 SER/DES (serializer/deserializer) 회로와 같은 로직 회로들을 포함할 수 있다.
100, 100a, 100b: 반도체 장치, 101: 반도체 기판, 110: 제1 비아 구조물, 120: 제2 비아 구조물, 132: 반도체 소자, 134: 층간 절연막, PRCS1: 제1 예비 리세스, PRCS2: 제2 예비 리세스, SB: 스캐터링 바, SR: 레티클

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되는 층간 절연막;
    상기 반도체 기판 및 상기 층간 절연막을 관통하고 제1 직경을 갖는 제1 비아 구조물; 및
    상기 반도체 기판을 관통하고 동일 수직 레벨에서 상기 제1 비아 구조물의 상기 제1 직경보다 더 큰 제2 직경을 갖는 제2 비아 구조물;을 포함하고,
    상기 제1 비아 구조물의 측벽은 상기 제1 비아 구조물의 중심 방향으로 돌출된 적어도 하나의 언더컷 영역을 포함하며,
    상기 언더컷 영역보다 높은 수직 레벨에서 상기 제2 비아 구조물의 외측벽은 상기 반도체 기판 및 상기 층간 절연막과만 접하는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 비아 구조물은 제1 비아홀의 측벽을 따라 실질적으로 균일한 두께로 연장되는 제1 비아 절연막 및 상기 제1 비아 절연막의 측벽을 따라 실질적으로 균일한 두께로 연장되는 제1 배리어 막 및 상기 제1 배리어 막에 의해 정의되는 내부 공간을 매립하는 제1 비아 플러그를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 언더컷 영역에서,
    상기 제1 비아 절연막 및 상기 제1 배리어 막 각각의 측벽은 상기 제1 비아 구조물의 내측으로 돌출된 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 반도체 기판 및 상기 층간 절연막을 관통하고 동일 수직 레벨에서 상기 제2 비아 구조물의 상기 제2 직경보다 더 큰 제3 직경을 갖는 제3 비아 구조물을 더 포함하고,
    상기 제1 비아 구조물의 측벽은 상기 제1 비아 구조물의 내측으로 돌출된 적어도 두 개의 제1 언더컷 영역을 포함하고,
    상기 제2 비아 구조물의 측벽은 상기 제2 비아 구조물의 내측으로 돌출된 적어도 한 개의 제2 언더컷 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 언더컷 영역의 수직 레벨은, 상기 복수의 제1 언더컷 영역 중 최상단에 존재하는 언더컷 영역과 상기 복수의 제1 언더컷 영역 중 최하단에 존재하는 언더컷 영역 사이에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판;
    상기 반도체 기판 상에 제공된 층간 절연막;
    상기 반도체 기판 및 상기 층간 절연막을 관통하는 신호용 비아 구조물; 및
    상기 반도체 기판 및 상기 층간 절연막을 관통하는 전원용 비아 구조물;
    을 포함하고, 상기 신호용 비아 구조물의 측벽은 상기 신호용 비아 구조물의 중심 방향으로 돌출된 적어도 하나의 언더컷 영역을 포함하며,
    상기 신호용 비아 구조물의 높이와 상기 전원용 비아 구조물의 높이는 실질적으로 동일하고,
    상기 신호용 비아 구조물은 제1 직경을 갖고 상기 전원용 비아 구조물은 동일한 수직 레벨에서 상기 신호용 비아 구조물의 상기 제1 직경보다 더 큰 제2 직경을 가지며,
    상기 언더컷 영역보다 높은 수직 레벨에서 상기 전원용 비아 구조물의 외측벽은 상기 반도체 기판 및 상기 층간 절연막과만 접하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 마스크 물질막을 형성하는 단계;
    제1 직경을 갖는 제1 비아 구조물을 형성하기 위한 제1 위치와 제2 직경을 갖는 제2 비아 구조물을 형성하기 위한 제2 위치 각각의 상면 상에 마스크 물질막의 일부를 제거하는 단계;
    상기 제1 위치의 상기 층간 절연막과 상기 반도체 기판을 일부 제거하여 제1 예비 리세스를 형성하는 단계;
    상기 제2 위치의 상기 층간 절연막 또는 상기 반도체 기판을 일부 제거하여 제2 예비 리세스를 형성하는 단계;
    상기 제1 및 제2 예비 리세스 각각의 위치의 상기 반도체 기판의 부분들을 동시에 식각하여 제1 비아홀 및 제2 비아홀을 각각 형성하는 단계;
    상기 제1 비아홀 및 상기 제2 비아홀 내에 각각 상기 제1 비아 구조물 및 제2 비아 구조물을 각각 형성하는 단계; 및
    상기 제1 비아 구조물 및 상기 제2 비아 구조물과 전기적으로 연결된 외부 접속 단자들을 형성하는 단계;를 포함하고,
    상기 제1 예비 리세스의 깊이는 상기 제2 예비 리세스의 깊이보다 깊고,
    상기 제1 예비 리세스의 직경은 상기 제2 예비 리세스의 직경보다 작으며,
    상기 제2 위치의 마스크 물질막의 일부를 제거하는 단계는, 스캐터링 바(scattering bar)를 갖는 레티클(reticle)을 이용하여, 상기 마스크 물질막을 노광하되, 상기 스캐터링 바는 상기 제2 위치의 상면 상에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 예비 리세스의 하면보다 높은 수직 레벨에서 상기 제2 비아 구조물의 외측벽은 상기 반도체 기판 및 상기 층간 절연막과만 접하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 제1 예비 리세스의 하면은 상기 반도체 기판의 상면보다 낮은 수직 레벨에 위치하는 것을 특징으로 하고,
    상기 제2 예비 리세스의 하면은,
    상기 반도체 기판의 상면과 실질적으로 동일한 평면에 위치하거나 또는,
    상기 반도체 기판의 상면보다 낮은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 제1 비아 구조물의 측벽은 상기 제1 비아 구조물의 중심 방향으로 돌출된 적어도 하나의 언더컷 영역을 포함하며,
    상기 언더컷 영역중 적어도 하나의 위치는, 상기 제1 예비 리세스의 하면의 위치와 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
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