CN116247024A - 半导体装置和半导体封装件 - Google Patents

半导体装置和半导体封装件 Download PDF

Info

Publication number
CN116247024A
CN116247024A CN202210889870.3A CN202210889870A CN116247024A CN 116247024 A CN116247024 A CN 116247024A CN 202210889870 A CN202210889870 A CN 202210889870A CN 116247024 A CN116247024 A CN 116247024A
Authority
CN
China
Prior art keywords
via structure
insulating layer
semiconductor device
semiconductor substrate
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210889870.3A
Other languages
English (en)
Inventor
权民宁
朴光郁
李荣敏
李仁荣
赵星东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116247024A publication Critical patent/CN116247024A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了一种半导体装置和半导体封装件。所述半导体装置包括：半导体基底；层间绝缘层，位于半导体基底上；第一过孔结构，穿过半导体基底和层间绝缘层并且具有第一直径；以及第二过孔结构，穿过半导体基底和层间绝缘层，第二过孔结构具有在相同的竖直水平处比第一直径大的第二直径。第一过孔结构的侧壁可以包括朝向第一过孔结构的内部水平地突出的至少一个底切区域，并且在底切区域上方的区域处，第一过孔结构和第二过孔结构中的每个的外侧壁可以或者与半导体基底接触或者与层间绝缘层接触。

Description

半导体装置和半导体封装件
本申请基于2021年12月8日在韩国知识产权局提交的第10-2021-0175208号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及半导体装置、半导体封装件和/或制造半导体装置的方法，并且更具体地，涉及快速处理数据且具有低功耗的半导体装置、半导体封装件和/或制造半导体装置的方法。
背景技术
随着多个半导体芯片堆叠在一个半导体封装件中的三维(3D)封装件被积极地开发，经由基底或裸片来竖直地形成电连接的贯穿硅过孔(TSV，或称为硅通孔)技术正在被非常显著地认识到。为了增强3D封装件的性能，必须改善数据速度和功耗。
发明内容
发明构思提供了快速处理数据并且具有低功耗的半导体装置。
发明构思提供了快速处理数据并且具有低功耗的半导体封装件。
根据发明构思的一方面，半导体装置包括：半导体基底；层间绝缘层，位于半导体基底上；第一过孔结构，穿过半导体基底和层间绝缘层，第一过孔结构具有第一直径；以及第二过孔结构，穿过半导体基底和层间绝缘层，第二过孔结构具有第二直径，第二直径在相同的竖直水平处大于第一直径。第一过孔结构的侧壁包括朝向第一过孔结构的内部水平地突出的至少一个底切区域，并且在底切区域上方的区域处，第一过孔结构和第二过孔结构中的每个的外侧壁或者与半导体基底接触或者与层间绝缘层接触。
根据发明构思的另一方面，半导体装置包括：半导体基底；层间绝缘层，位于半导体基底上；信号过孔结构，穿过半导体基底和层间绝缘层；以及电力过孔结构，穿过半导体基底和层间绝缘层。信号过孔结构的侧壁包括朝向信号过孔结构的内部水平地突出的至少一个底切区域，信号过孔结构的高度与电力过孔结构的高度相同，信号过孔结构具有第一直径，并且电力过孔结构具有第二直径，第二直径在相同的竖直水平处大于第一直径，并且在底切区域上方的区域处，信号过孔结构和电力过孔结构中的每个的外侧壁与半导体基底或层间绝缘层接触。
根据发明构思的另一方面，一种半导体封装件包括：第一半导体装置，包括单元区域和外围区域；以及第二半导体装置，堆叠在第一半导体装置上并且电连接到第一半导体装置。第一半导体装置包括半导体基底和位于半导体基底上的层间绝缘层，第一半导体装置还包括设置在外围区域中的第一过孔结构和第二过孔结构，第一过孔结构穿过半导体基底和层间绝缘层并且具有第一直径，第二过孔结构穿过半导体基底和层间绝缘层并且具有比第一直径大的第二直径，第一过孔结构的侧壁包括朝向第一过孔结构的中心水平地突出的至少一个底切区域，并且第一过孔结构的高度与第二过孔结构的高度相同，并且在底切区域上方的区域处，第一过孔结构和第二过孔结构中的每个的外侧壁或者与半导体基底接触或者与层间绝缘层接触。
根据发明构思的另一方面，一种制造半导体装置的方法包括：在半导体基底上形成层间绝缘层；在层间绝缘层上形成掩模材料层；在掩模材料层的上表面上放置包括开口和分散条的掩模版，开口被放置在第一位置处，分散条被放置在第二位置处，第一位置用于形成具有第一直径的第一过孔结构，第二位置用于形成具有第二直径的第二过孔结构；对掩模材料层的在第一位置和第二位置处的部分执行曝光和显影以形成掩模图案；使用掩模图案作为蚀刻掩模在第一位置和第二位置处蚀刻层间绝缘层以暴露半导体基底的在第一位置处的部分；在半导体基底的被暴露的部分中形成第一初始凹部；在第二位置处去除层间绝缘层，以形成第二初始凹部；在第一初始凹部和第二初始凹部的位置处同时蚀刻半导体基底的部分，以形成第一通孔和第二通孔；分别在第一通孔和第二通孔中形成第一过孔结构和第二过孔结构；以及形成电连接到第一过孔结构和第二过孔结构的外部连接端子，其中，第一初始凹部的深度大于第二初始凹部的深度，并且第一初始凹部的直径小于第二初始凹部的直径。
附图说明
通过以下结合附图进行的详细描述，将更清楚地理解发明构思的一些示例实施例，在附图中：
图1是用于描述根据示例实施例的半导体装置的平面布置图；
图2是示出图1的第一贯穿硅过孔(TSV)单元区域的放大图；
图3是示出在根据示例实施例的半导体装置中沿着图2的线III-III'截取的剖面表面的侧视图；
图4A和图4B是详细示出由图3的IV所示的区域的局部放大图；
图5是示出在根据示例实施例的半导体装置中沿着图2的线III-III'截取的剖面表面的侧视图；
图6是示出根据示例实施例的半导体装置的剖面表面的侧视图；
图7是示出根据示例实施例的制造半导体装置的方法的流程图；
图8A至图8I是示出制造半导体装置的方法的侧剖视图；
图9是更详细地示出形成第一初始凹部和第二初始凹部的步骤的流程图；
图10是更详细地示出形成第一过孔结构通孔和第二过孔结构通孔的步骤的流程图；
图11A至图11D是示出根据示例实施例的制造半导体装置的方法的侧剖视图；并且
图12是示出根据示例实施例的半导体封装件的主要构造的剖视图。
具体实施方式
在下文中，将参照附图详细描述一些示例实施例。同样的附图标记表示同样的元件，并且省略了它们的重复描述。
虽然在示例实施例的描述中使用了术语“相同”、“相等”或“等同”，但是应当理解的是，可以存在一些不精确。因此，当一个元件被称为与另一元件相同时，应当理解的是，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件或值相同。
当术语“大约(约)”或“基本上(基本)”在本说明书中与数值结合使用时，旨在关联的数值包括在所陈述的数值附近的制造或操作公差(例如，±10％)。此外，当词语“大约(约)”或“基本上(基本)”与几何形状结合使用时，旨在不需要几何形状的精度，而是形状的范围在公开的范围内。此外，无论数值或形状是否被修饰为“大约(约)”或“基本上(基本)”，将理解的是，这些值和形状应被解释为包括所陈述的数值或形状附近的制造或操作公差(例如，±10％)。图1是用于描述根据示例实施例的半导体装置100的平面布置图。
参照图1，半导体装置100可以包括多个单元区域14。多个存储器单元可以布置在多个单元区域14中。多条字线、多条位线和感测放大器可以基于各种方案布置在多个单元区域14中。外围区域可以设置在多个单元区域14附近，并且外围区域可以包括多个列解码器16、多个行解码器18和贯穿硅过孔(TSV)区域20。多个列解码器16可以接收并解码地址以选择单元区域14的列线。多个行解码器18可以接收并解码地址以输出用于选择单元区域14的行线的行地址。存储器半导体芯片12可以包括写入驱动器、输入/输出(I/O)感测放大器和I/O缓冲器。
TSV区域20可以设置在存储器半导体芯片12的大致中心部分处。多个TSV结构30可以布置在TSV区域20中。图1中所示的TSV结构30的数量和形状可以仅是示例实施例，并且发明构思不限于图1的图示。例如，约数百或数千个TSV结构30可以布置在TSV区域20中。
包括在存储器半导体芯片12中的I/O缓冲器可以通过TSV结构30从外部接收信号，或者可以通过TSV结构30向外部发送信号。
TSV区域20可以包括第一TSV单元区域至第四TSV单元区域22、24、26和28。第一TSV单元区域至第四TSV单元区域22、24、26和28可以包括第一TSV单元区域22、第二TSV单元区域24、第三TSV单元区域26和第四TSV单元区域28。在图1中，TSV区域20被示出为包括四个TSV区域(例如，第一TSV单元区域至第四TSV单元区域22、24、26和28)，但是发明构思不限于图1的图示。TSV区域20可以包括不同数量的TSV单元区域。
图2是示出图1的第一TSV单元区域22的放大图。在图2中，示出了第一TSV单元区域22，但是可以理解的是，也等同地示出了第二TSV单元区域24、第三TSV单元区域26和第四TSV单元区域28。
参照图2，多个过孔结构110和220可以设置在第一TSV单元区域22中。过孔结构110和120可以包括具有相对较小直径的第一过孔结构110和具有相对较大直径的第二过孔结构120。例如，第一过孔结构110可以包括信号过孔结构，并且第二过孔结构120可以包括电力过孔结构。
第二过孔结构120由于具有相对较大的直径而可以具有相对较低的电阻，并且可以是用于更有效地供应电力的电力传输路径。第一过孔结构110由于具有相对较小的直径而可以具有相对较低的电容，并且可以是用于提供高数据传输速度的信号传输路径。
在一些示例实施例中，均对应于信号传输路径的多个第一过孔结构110可以以点阵形式布置，并且均对应于电力传输路径的多个第二过孔结构120可以以1状形式(例如，线形式)布置。然而，发明构思不限于这种布置。
图3是示出在根据示例实施例的半导体装置100中沿着图2的线III-III'截取的剖面表面的侧视图。
参照图3，半导体装置100可以包括半导体基底101、形成在半导体基底101上的层间绝缘层134、穿过半导体基底101和层间绝缘层134的第一过孔结构110以及穿过半导体基底101和层间绝缘层134的第二过孔结构120。
半导体基底101可以包括诸如硅(Si)或锗(Ge)的半导体或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体。在至少一个示例实施例中，半导体基底101可以具有绝缘体上硅(SOI)结构。例如，半导体基底101可以包括掩埋氧化物(BOX)层。在一些示例实施例中，半导体基底101可以包括导电区域(例如，杂质掺杂阱)或杂质掺杂结构。此外，半导体基底101可以包括诸如浅沟槽隔离(STI)结构的各种隔离层(未示出)。
层间绝缘层134可以被构造为单材料层，或者可以被构造为两个或更多个材料层堆叠的多材料层。在一些示例实施例中，层间绝缘层134可以包括原硅酸四乙酯(TEOS)膜、高密度等离子体(HDP)膜、硼磷硅酸盐玻璃(BPSG)膜、可流动化学气相沉积(FCVD)氧化物膜或者具有约2.2至约2.4的超低介电常数K的超低K(ULK)膜。ULK膜可以包括例如SiOC层或SiCOH层。在一些示例实施例中，层间绝缘层134可以包括包含氮化硅(SiN)或氮氧化硅(SiON)的层。
各种类型的多个半导体器件132可以设置在层间绝缘层134和半导体基底101中。半导体器件132可以包括微电子器件，并且例如可以是金属氧化物半导体场效应晶体管(MOSFET)图像传感器、系统大规模集成(LSI)或互补金属氧化物半导体(CMOS)成像传感器(CIS)、微机电系统(MEMS)、有源元件和/或无源元件。半导体器件132可以电连接到半导体基底101的导电区域。在形成多布线结构之前形成的半导体器件132和层间绝缘层134可以被称为前端制程(FEOL)结构130。根据其他示例实施例，半导体器件132可以通过隔离层同与其相邻的其他半导体器件132电断开。
隔离层可以被构造为单材料层，或者可以被构造为两个或更多个材料层堆叠的多材料层。在一些示例实施例中，隔离层可以具有STI结构。在一些示例实施例中，隔离层的上表面可以设置在与半导体基底101的上表面101A基本相同的平面上。在一些示例实施例中，隔离层可以包括氧化硅、氮化硅、氮氧化硅或其组合。
第一通孔110H可以形成为穿过半导体基底101和层间绝缘层134。第一过孔结构110可以包括覆盖第一通孔110H的侧壁的第一过孔绝缘层116、覆盖第一过孔绝缘层116的侧壁的第一阻挡层114以及填充由第一阻挡层114限定的内部空间的第一过孔插塞112。
在一些示例实施例中，第一过孔绝缘层116可以共形地覆盖第一通孔110H的侧壁。例如，第一过孔绝缘层116可以沿着第一通孔110H的侧壁延伸以具有基本均匀的厚度。第一过孔绝缘层116可以包括氧化物、氮化物、碳化物、聚合物或其组合。在一些示例实施例中，第一过孔绝缘层116可以通过化学气相沉积(CVD)工艺形成。在一些示例实施例中，第一过孔绝缘层116可以具有约
Figure BDA0003767104680000061
至约/>
Figure BDA0003767104680000062
的厚度。
此外，第一通孔110H的侧壁可以包括至少一个底切区域UC。底切区域UC可以表示第一通孔110H的侧壁的朝向第一通孔110H的内部(例如，朝向第一通孔110H的中心)水平地突出的部分。如下所述，可以通过诸如深反应离子蚀刻工艺的工艺来形成第一通孔110H，并且在这种情况下，可以在第一通孔110H的侧壁中形成细小的凹凸部分，并且与细小的凹凸部分相比，底切区域UC可以显著地突出。
此外，根据示例实施例，第一过孔结构110和第二过孔结构120中的每个的高度范围可以为约30μm至约150μm。根据示例实施例，从底切区域UC到第一过孔结构110的上表面的距离Ha可以小于从底切区域UC到第一过孔结构110的下表面的距离Hb。例如，从底切区域UC到第一过孔结构110的下表面的距离Hb的范围可以是从底切区域UC到第一过孔结构110的上表面的距离Ha的约200％至约500％。根据示例实施例，从底切区域UC到半导体基底101的上表面(或者从底切区域UC到层间绝缘层134的下表面)的距离Hc可以小于从底切区域UC到第一过孔结构110的下表面的距离Hb。此外，从层间绝缘层134的下表面到底切区域UC的距离Hc的范围可以为约5μm至约15μm。
在图3中，第一通孔110H被示出为包括一个底切区域UC，但是发明构思不限于此。第一通孔110H也可以包括多于一个的底切区域UC(例如，两个或更多个底切区域UC)。
在一些示例实施例中，第一阻挡层114可以沿着第一过孔绝缘层116的侧壁延伸以具有基本均匀的厚度。第一阻挡层114可以包括具有相对低的布线电阻的导电层。例如，第一阻挡层114可以包括单层或多层，所述单层或多层包括从钨(W)、氮化钨(WN)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钌(Ru)、钴(Co)、锰(Mn)、镍(Ni)和硼化镍(NiB)之中选择的至少一种材料。例如，第一阻挡层114可以包括包含TaN/W、TiN/W或WN/W的多层。第一阻挡层114可以具有约
Figure BDA0003767104680000071
至约/>
Figure BDA0003767104680000072
的厚度。在一些示例实施例中，第一阻挡层114可以通过物理气相沉积(PVD)工艺、CVD工艺或原子层沉积(ALD)工艺形成，但是发明构思不限于此。
第二过孔结构120可以包括覆盖第二通孔120H的侧壁的第二过孔绝缘层126、覆盖第二过孔绝缘层126的侧壁的第二阻挡层124以及填充由第二阻挡层124限定的内部空间的第二过孔插塞122。
第二过孔绝缘层126、第二阻挡层124和第二过孔插塞122可以分别与第一过孔绝缘层116、第一阻挡层114和第一过孔插塞112相同或基本相似。上面已经描述了第一过孔绝缘层116、第一阻挡层114和第一过孔插塞112，因此，省略了第二过孔绝缘层126、第二阻挡层124和第二过孔插塞122的详细描述。
在一些示例实施例中，第一过孔结构110和第二过孔结构120中的每个的水平剖面表面可以具有例如平面的圆形形状、多边形形状或椭圆形形状。然而，发明构思不限于此。第一过孔结构110和第二过孔结构120中的每个在层间绝缘层134中在水平方向上的宽度可以具有恒定的变化率。此外，第一过孔结构110和第二过孔结构120可以具有相同的高度。第一过孔结构110的高度或第二过孔结构120的高度可以表示竖直方向(Z方向)长度。
第一过孔结构110可以具有第一直径D1，并且第二过孔结构120可以具有第二直径D2，第二直径D2在相同的竖直水平处大于第一直径D1。第一直径D1和第二直径D2中的每个可以是在第一过孔绝缘层116和第二过孔绝缘层126中的对应一个的外径上测量的直径。例如，第一直径D1的范围可以为约2um至约4um，并且第二直径D2的范围可以为约3um至约8um。在一些示例实施例中，第二直径D2可以比第一直径D1大约1μm至约5μm。例如，第二直径D2与第一直径D1的比值的范围可以为约110％至约200％。
第一过孔结构110的第一阻挡层114可以具有由第一阻挡层114的外径限定的第一阻挡宽度E1，并且第二过孔结构120的第二阻挡层124可以具有由第二阻挡层124的外径限定的第二阻挡宽度E2。在一些示例实施例中，第二阻挡宽度E2可以大于第一阻挡宽度E1。在一些示例实施例中，第二阻挡宽度E2可以比第一阻挡宽度E1大约1μm至约4μm。
第一过孔结构110和第二过孔结构120中的每个的一端可以电连接到包括多个金属布线层142和多个接触插塞144的多层布线结构146。在图3中，示出了多层布线结构146直接接触第一过孔结构110和第二过孔结构120，但是可以在多层布线结构146与第一过孔结构110或第二过孔结构120之间设置另一导体，以将多层布线结构146电连接到第一过孔结构110或第二过孔结构120。此外，多个多层布线结构146可以通过金属层间绝缘层148彼此绝缘。
在一些示例实施例中，上绝缘层150可以形成在金属层间绝缘层148上。上绝缘层150可以包括氧化硅、氮化硅、聚合物或其组合。使连接到多层布线结构146的接合垫152暴露的孔150H可以形成在上绝缘层150上。接合垫152可以通过孔150H连接到上连接端子154。
第一过孔结构110和第二过孔结构120中的每个的另一端可以被导电层172覆盖。连接端子174可以通过导电层172电连接到第一过孔结构110和第二过孔结构120。
上连接端子154和连接端子174不限于图3中所示的形状。上连接端子154和连接端子174中的每个可以具有导电垫、焊球、焊块或再分布导电层的形式。在半导体装置100的一些示例实施例中，省略了上连接端子154。
此外，根据示例实施例的半导体装置100可以不包括蚀刻延迟层。因此，在底切区域UC上方的区域处，第一过孔结构110和第二过孔结构120中的每个的外侧壁可以要么与半导体基底101接触要么与层间绝缘层134接触。例如，第一过孔结构110和第二过孔结构120中的每个的外侧壁在同一竖直水平处可以与半导体基底101或者层间绝缘层134接触。例如，第一过孔结构110和第二过孔结构120中的每个的外侧壁可以仅与半导体基底101和层间绝缘层134接触而不与蚀刻延迟层接触。这里所述的蚀刻延迟层可以在一般的半导体装置中设置在半导体基底101内部、设置在层间绝缘层134内部或者设置在半导体基底101与层间绝缘层134之间，并且可以表示在第一通孔110H与第二通孔120H之间形成蚀刻速度差的材料，而不管其名称如何。也就是说，蚀刻延迟层可以表示相对于半导体基底101具有蚀刻选择性的材料层或者相对于层间绝缘层134具有蚀刻选择性的材料层。例如，蚀刻延迟层可以包括SiN基材料、氧化物基材料、Si基材料(例如，SiGe)、金属基材料和碳基材料中的至少一种。
一般的半导体装置包括设置在半导体基底内部或者层间绝缘层内部的蚀刻延迟层，以引起第一过孔结构与第二过孔结构之间的直径差异。在设置了蚀刻延迟层的情况下，在形成第一过孔结构和第二过孔结构之后，蚀刻延迟层会接触第一过孔结构的外壁或第二过孔结构的外壁，因此，半导体装置的可靠性会相对低。
另一方面，因为根据示例实施例的半导体装置100不包括蚀刻延迟层，所以在形成第一过孔结构110和第二过孔结构120时，在半导体基底101或层间绝缘层134中可以不包括污染物。因此，半导体装置100的可靠性可以相对高。
图4A和图4B是详细示出由图3的IV所示的区域的局部放大图。
参照图4A，朝向第一通孔110H的中心水平地突出的底切区域UC可以设置在第一通孔110H中。基于底切区域UC的突出形状，顺序地堆叠在其上的第一过孔绝缘层116和第一阻挡层114可以具有突出形状。因为第一过孔绝缘层116和第一阻挡层114共形地形成为具有基本恒定的厚度，所以第一通孔110H的底切区域UC的突出形状可以等同地或类似地转移到第一过孔绝缘层116和第一阻挡层114。
参照图4B，多个扇形部SC和底切区域UC可以设置在第一通孔110H中。每个扇形部SC的水平宽度可以小于底切区域UC的水平宽度。第一通孔110H可以通过Bosch工艺形成。例如，可以多次重复使用SF6或O2等离子体的电感耦合等离子体深反应离子蚀刻(ICP DRIE)工艺和使用CFx类材料中的一种(诸如C4F8)的侧壁钝化工艺，以在半导体基底101中形成第一通孔110H。结果，如图4B中所示，可以形成包括多个扇形部SC的第一通孔110H。根据另一示例实施例，第一通孔110H可以通过ALD工艺或CVD工艺形成。
基于底切区域UC和扇形部SC的突出形状，顺序地堆叠在其上的第一过孔绝缘层116和第一阻挡层114可以具有与突出形状对应的形状。
在第一过孔绝缘层116与第一阻挡层114之间的界面中，与第一通孔110H的侧壁相比，扇形部SC的凹凸部分可以减小。在一些示例实施例中，第一过孔绝缘层116与第一阻挡层114之间的界面可以包括扇形部SC的凹凸部分未转移到其的部分。
图5是示出在根据示例实施例的半导体装置100a中沿着图2的线III-III'截取的剖面表面的侧视图。将图5的示例实施例与图3的示例实施例进行比较，可以仅存在一处差异在于第一过孔结构110在底切区域UC的上部和下部中不同，并且其他特征可以相同。因此，在下文中，将主要描述这种差异。
参照图5，第一过孔结构110可以在底切区域UC的上部中具有第一宽度W1，并且可以在底切区域UC的下部中具有第二宽度W2。第一宽度W1可以与第二宽度W2不同。在一些示例实施例中，第一宽度W1可以大于第二宽度W2。在一些示例实施例中，第一宽度W1可以小于第二宽度W2。第一宽度W1和第二宽度W2中的每个可以小于第二过孔结构120的直径D2(见图3)。
图6是示出根据示例实施例的半导体装置100b的剖面表面的侧视图。将图6的示例实施例与图3的示例实施例进行比较，可以仅存在一处差异在于半导体装置100b还包括具有比第二直径D2大的第三直径D3的第三过孔结构180，并且其他特征可以相同。因此，在下文中，将主要描述这种差异。
参照图6，第三过孔结构180可以具有第三直径D3，并且可以包括第三过孔插塞182、形成在第三过孔插塞182的表面上以具有基本均匀的厚度的第三阻挡层184以及形成在第三阻挡层184的表面上以具有基本均匀的厚度的第三过孔绝缘层186。
除了尺寸之外，第三过孔插塞182、第三阻挡层184和第三过孔绝缘层186可以分别与第一过孔插塞112、第一阻挡层114和第一过孔绝缘层116相同或基本相似，因此省略了它们的详细描述。
第三过孔结构180可以具有第三直径D3，并且第三直径D3可以大于第二过孔结构120的第二直径D2。在一些示例实施例中，第三直径D3可以比第二直径D2大约1μm至约5μm。第三直径D3可以是在第三过孔绝缘层186的外径上测量的直径。
第三过孔结构180的第三阻挡层184可以具有第三阻挡宽度E3，并且第三阻挡宽度E3可以大于第二过孔结构120的第二阻挡宽度E2。第三阻挡宽度E3可以比第二阻挡宽度E2大约1μm至约4μm。
在这种情况下，第一过孔结构110可以包括两个或更多个第一底切区域UC1和UC2。此外，第二过孔结构120可以包括一个或更多个第二底切区域UC3。第二底切区域UC3可以表示第二通孔120H的侧壁的朝向第二通孔120H的内部(例如，朝向第二通孔120H的中心)水平地突出的部分。第一过孔结构110可以包括比第二过孔结构120多的底切区域。在一些示例实施例中，第一过孔结构110可以包括两个第一底切区域UC1和UC2，并且第二过孔结构120可以包括一个第二底切区域UC3。
在一些示例实施例中，第二过孔结构120的第二底切区域UC3的竖直水平可以在第一过孔结构110的第一底切区域UC1的竖直水平与第一过孔结构110的第一底切区域UC2的竖直水平之间。换言之，相对于半导体基底101的下表面101B，第一过孔结构110的第一下底切区域UC2的竖直水平可以最低，第一过孔结构110的第一上底切区域UC1的竖直水平可以最高，并且第二过孔结构120的第二底切区域UC3的竖直水平可以在第一下底切区域UC2的竖直水平与第一上底切区域UC1的竖直水平之间。在其他示例实施例中，第一底切区域UC1和UC2中的每个的竖直水平可以不同于第二底切区域UC3的竖直水平。
在其他示例实施例中，在水平方向上围绕第三过孔结构180的隔离层可以设置在一定高度之上，以接触第三过孔结构180的侧表面。
图7是示出根据示例实施例的制造半导体装置100的方法的流程图。图8A至图8I是示出制造半导体装置100的方法的侧剖视图。
参照图7和图8A，在步骤S110中，可以在半导体基底101上形成层间绝缘层134。在一些示例实施例中，可以在形成层间绝缘层134之前在半导体基底101上形成半导体器件132。如上所述，在形成多层布线结构之前形成的半导体器件132和层间绝缘层134可以被称为FEOL结构(图3的130)。随后，可以在层间绝缘层134上涂覆并形成掩模材料层200。
参照图7、图8B和图9，可以蚀刻在用于形成第一过孔结构110的位置(在下文中称为第一位置)处的层间绝缘层134的上表面上的掩模材料层200，并且可以去除在用于形成第二过孔结构120的位置(在下文中称为第二位置)处的层间绝缘层134的上表面上的掩模材料层200的一部分。随着掩模材料层200的一部分被去除，可以形成掩模图案201。掩模图案201可以是光致抗蚀剂图案，并且可以通过各自对掩模材料层200执行的涂覆工艺、曝光工艺和显影工艺形成。图9是更详细地示出形成如图8D中所示的第一初始凹部PRCS1的步骤S120的流程图。仍然参照图8B，可以将包括开口和分散条(scattering bar)SB的掩模版(reticle)SR设置在掩模材料层200上，因此，可以暴露第一位置和第二位置处的层间绝缘层134的上表面上的掩模材料层200。例如，可以将分散条SB设置在第二位置处的掩模材料层200的上表面上，并且可以暴露第二位置处的层间绝缘层134的上表面上的掩模材料层200。此外，可以将掩模版SR的开口设置在第一位置处的掩模材料层200的上表面上。
根据示例实施例，分散条SB可以包括线和间隔图案、岛图案或其组合。穿过掩模版SR的分散条SB的曝光能量可以减少。因此，到达与分散条SB对应的第二位置处的层间绝缘层134的上表面上的掩模材料层200的曝光能量可以减少。参照图9，在步骤S121中，可以将掩模版SR的分散条SB设置在第二位置处的掩模材料层200的上表面上。在这种情况下，在步骤S123中，可以通过调节与第二位置处的掩模材料层200的上表面对应的分散条SB的密度来调节到达第二位置处的掩模材料层200的上表面的曝光能量的量。因此，在步骤S123中，可以通过执行曝光工艺和显影工艺来去除在第一位置和第二位置中的每个处的层间绝缘层134的上表面上的掩模材料层200的至少一部分。此外，在第一位置处的层间绝缘层134的上表面上的掩模材料层200的去除程度可以大于在第二位置处的层间绝缘层134的上表面上的掩模材料层200的去除程度。可以完全去除第一位置处的层间绝缘层134的上表面上的掩模材料层200，并且可以去除第二位置处的层间绝缘层134的上表面上的掩模材料层200的一部分，因此，可以形成掩模图案201。因此，图8D中所示的第一初始凹部PRCS1的深度可以比第二初始凹部PRCS2的深度深，这将在下面进行描述。
参照图7、图8C和图9，在步骤S125中，可以通过使用掩模图案201作为蚀刻掩模来蚀刻层间绝缘层134的在第一位置和第二位置处的部分。因此，可以暴露半导体基底101的在第一位置处的部分。
参照图7、图8D和图9，在步骤S127中，可以在暴露的半导体基底101中形成第一初始凹部PRCS1。可以在第一位置处形成具有距半导体基底101的上表面的第一深度H1的第一初始凹部PRCS1。随后，在步骤S130中，可以在第二位置处形成第二初始凹部PRCS2。可以通过在第一位置处蚀刻半导体基底101来形成第一初始凹部PRCS1，然后可以通过蚀刻层间绝缘层134的在第二位置处的部分来形成第二初始凹部PRCS2。
根据示例实施例，第二初始凹部PRCS2可以被构造为包括开口部分，在该开口部分中，第二初始凹部PRCS2的开口宽度大于第一初始凹部PRCS1的开口部分的开口宽度。第一初始凹部PRCS1或第二初始凹部PRCS2可以具有例如平面的圆形形状、多边形形状或椭圆形形状。然而，发明构思不限于此。
在一些示例实施例中，可以执行深反应离子蚀刻(DRIE)工艺以在第一位置处形成第一初始凹部PRCS1或者在第二位置处形成第二初始凹部PRCS2。
因为第一位置处的半导体基底101和第二位置处的层间绝缘层134具有蚀刻选择性，所以在蚀刻和去除第二位置处的层间绝缘层134时，可以不蚀刻或者可以相对轻微地蚀刻第一位置处的第一初始凹部PRCS1。
参照图7、图8E和图9，可以通过同时蚀刻第一初始凹部PRCS1和第二初始凹部PRCS2来形成均具有比第一深度H1大的第二深度H2的第一过孔结构通孔(或称为第一通孔)110H和第二过孔结构通孔(或称为第二通孔)120H。图10是更详细地示出图7的形成第一过孔结构通孔110H和第二过孔结构通孔120H的步骤的流程图。
在步骤S141中，可以执行上述深反应离子蚀刻(DRIE)工艺以形成第一通孔110H和第二通孔120H。第一通孔110H可以具有第一直径D1，并且第二通孔120H可以具有第二直径D2。第二直径D2可以大于第一直径D1。因为第二直径D2大于第一直径D1，所以第二通孔120H中的蚀刻速度可以大于第一通孔110H中的蚀刻速度。因为半导体基底101在第一通孔110H中的蚀刻速度比半导体基底101在第二通孔120H中的蚀刻速度慢，所以在蚀刻结束时，第一通孔110H的深度可以与第二通孔120H的深度相同。
此外，在通过使用DRIE工艺形成作为第一通孔110H的一部分的第一初始凹部PRCS1之后，可以在第一初始凹部PRCS1与通过用于形成第一通孔110H的其余部分的另一DRIE工艺(例如，通过使用DRIE工艺进一步蚀刻半导体基底101)蚀刻的部分之间的界面中形成底切区域UC。换言之，第一通孔110H的底切区域UC的竖直水平可以对应于第一初始凹部PRCS1的下表面的竖直水平。
在图8B至图8E中，每个图案的侧表面被示出为倾斜表面而不是垂直表面，但是发明构思不限于此。基于实际的制造条件，每个图案的侧表面可以是垂直表面而不是倾斜表面。
随后，可以去除掩模图案201。在步骤S145中，可以通过使用溶剂的溶解工艺或在氧化气氛下的灰化工艺来去除掩模图案201。
参照图7和图8F，可以在第一通孔110H和第二通孔120H中的每个的侧壁和下表面以及层间绝缘层134的暴露的表面上顺序地形成过孔绝缘材料层116m和阻挡材料层114m。
可以通过PVD工艺、CVD工艺或ALD工艺形成过孔绝缘材料层116m和阻挡材料层114m，并且上面已经参照图3描述了由这些工艺可用的材料，因此省略了它们的详细描述。
此外，可以在阻挡材料层114m上形成填充由阻挡材料层114m限定的空间的插塞材料层112m。可以通过例如电镀工艺来形成插塞材料层112m。例如，可以在阻挡材料层114m的表面上形成金属种子层(未示出)，然后可以通过电镀工艺从金属种子层生长金属层，从而形成填充阻挡材料层114m上的空间的插塞材料层112m。金属种子层可以包括铜(Cu)、Cu合金、Co、Ni、Ru、Co/Cu或Ru/Cu。可以使用PVD工艺形成金属种子层。插塞材料层112m的主要材料可以使用Cu或W。在一些示例实施例中，插塞材料层112m可以包括Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuW、W或W合金，但不限于此。可以在约10℃至约65℃的温度下执行电镀工艺。例如，可以在室温下执行电镀工艺。在形成插塞材料层112m之后，可以在约150℃至约450℃的温度下使形成插塞材料层112m的所得材料退火。
参照图7和图8G，可以通过部分地去除插塞材料层112m、阻挡材料层114m和过孔绝缘材料层116m来形成第一过孔结构110和第二过孔结构120。
可以通过诸如以化学机械抛光(CMP)工艺或者回蚀工艺为例的工艺来执行部分地去除插塞材料层112m、阻挡材料层114m和过孔绝缘材料层116m的步骤。
参照图7和图8H，可以在第一位置处形成电连接到第一过孔插塞112的多个金属布线层142、多个接触插塞144和接合垫152。此外，可以在第二位置处形成电连接到第二过孔插塞122的多个金属布线层142、多个接触插塞144和接合垫152。此外，可以在层间绝缘层134上形成金属间绝缘层148以覆盖多个金属布线层142和多个接触插塞144。金属间绝缘层148可以暴露接合垫152的上表面。
随后，可以形成部分地暴露接合垫152的上绝缘层150，并且可以在接合垫152上形成上连接端子154。
参照图7和图8I，通过去除半导体基底101的一部分，第一过孔结构110和第二过孔结构120中的每个的端部可以穿过半导体基底101的下表面101B并且可以被暴露。
在一些示例实施例中，可以通过例如CMP工艺来执行去除半导体基底101的一部分的步骤。
此外，可以形成覆盖半导体基底101的下表面101B的下绝缘层160。下绝缘层160可以形成为覆盖各自从半导体基底101的下表面101B突出的第一过孔结构110和第二过孔结构120。在一些示例实施例中，可以通过CVD工艺形成下绝缘层160。在一些示例实施例中，下绝缘层160可以包括氧化硅、氮化硅或聚合物。
随后，参照图3，可以从下绝缘层160的暴露的表面执行抛光工艺，直到在半导体基底101的下表面101B处获得平坦化的表面，并且可以使在半导体基底101的下表面101B处被平坦化的第一过孔结构110和第二过孔结构120的下表面被暴露。
随后，可以形成连接到第一过孔结构110和第二过孔结构120的导电层172和连接端子174。
导电层172可以构造下凸块金属化(UBM)层，并且可以包括基于连接端子174的材料而具有各种组成的层。在一些示例实施例中，导电层172可以包括Ti、Cu、Ni、Au、NiV、NiP、TiNi、TiW、TaN、Al、Pd、CrCu或其组合。例如，导电层172可以具有Cr/Cu/Au的堆叠结构、Cr/CrCu/Cu的堆叠结构、TiWCu化合物、TiWCu/Cu的堆叠结构、Ni/Cu的堆叠结构、NiV/Cu的堆叠结构、Ti/Ni的堆叠结构、Ti/NiP的堆叠结构、TiWNiV化合物、Al/Ni/Au的堆叠结构、Al/NiP/Au的堆叠结构、Ti/TiNi/CuNi的堆叠结构、Ti/Ni/Pd的堆叠结构、Ni/Pd/Au的堆叠结构或NiP/Pd/Au的堆叠结构。
连接端子174可以包括导电垫、焊球、焊块或再分布导电层。连接端子174可以通过导电层172连接到第一过孔结构110和第二过孔结构120的下表面。连接端子174可以包括Ni、Cu、Al或其组合，但不限于此。
图11A至图11D是示出根据示例实施例的制造半导体装置100b的方法的侧剖视图。
参照图6和图11A，可以在半导体基底101上形成层间绝缘层134。在一些示例实施例中，可以在形成层间绝缘层134之前在半导体基底101上形成半导体器件132。随后，可以在层间绝缘层134上涂覆并形成掩模材料层200。
随后，可以将掩模版SR的第一分散条SB1和第二分散条SB2设置在第二位置和用于形成第三过孔结构180的位置(在下文中称为第三位置)中的每个处的掩模材料层200的上表面上。此外，可以将掩模版SR的开口设置在第一位置处的掩模材料层200的上表面上。设置在第二位置处的掩模材料层200的上表面上的第一分散条SB1的密度可以小于设置在第三位置处的掩模材料层200的上表面上的第二分散条SB2的密度。随后，可以对在第一位置至第三位置中的每个处的层间绝缘层134的上表面上的掩模材料层200执行曝光工艺和显影工艺。可以通过执行曝光工艺和显影工艺来去除在第一位置、第二位置和第三位置中的每个处的层间绝缘层134的上表面上的掩模材料层200的至少一部分。此外，在第三位置处的层间绝缘层134的上表面上的掩模材料层200的去除深度可以小于在第二位置处的层间绝缘层134的上表面上的掩模材料层200的去除深度。可以完全去除第一位置处的层间绝缘层134的上表面上的掩模材料层200，并且可以去除第二位置和第三位置处的层间绝缘层134的上表面上的掩模材料层200的一部分，因此，可以形成掩模图案202。
参照图6和图11B，可以通过使用掩模图案202作为蚀刻掩模来蚀刻层间绝缘层134的在第一位置至第三位置中的每个处的部分。因此，可以暴露半导体基底101的在第一位置处的部分。
参照图6和图11C，可以通过蚀刻暴露的半导体基底101来形成具有距半导体基底101的上表面的第一深度H1'的第一初始凹部PRCS1。因此，在通过在第一位置处蚀刻半导体基底101来形成第一初始凹部PRCS1之后，可以在第二位置处在层间绝缘层134中形成第二初始凹部PRCS2，并且可以在第三位置处在层间绝缘层134中形成第三初始凹部PRCS3。根据示例实施例，第三初始凹部PRCS3可以被构造为包括开口部分，其中，第三初始凹部PRCS3的开口宽度大于第一初始凹部PRCS1和第二初始凹部PRCS2中的每个的开口部分的开口宽度。第一初始凹部PRCS1至第三初始凹部PRCS3可以具有例如平面的圆形形状、多边形形状或椭圆形形状。然而，发明构思不限于此。
参照图6和图11D，可以通过在第一位置处蚀刻半导体基底101来形成第四初始凹部PRCS4，并且可以通过在第二位置处蚀刻半导体基底101来形成第五初始凹部PRCS5。第四初始凹部PRCS4的距半导体基底101的上表面的第二深度H2'可以大于第五初始凹部PRCS5的距半导体基底101的上表面的第三深度H3'。此外，可以蚀刻层间绝缘层134在第三位置处的部分，因此可以形成第六初始凹部PRCS6。第六初始凹部PRCS6的深度可以小于第四初始凹部PRCS4和第五初始凹部PRCS5中的每个的深度。此外，可以通过去除层间绝缘层134在第三位置处的部分来暴露第三位置处的半导体基底101的上表面。
随后，在形成第一通孔110H至第三通孔130H之后，可以通过填充第一通孔110H至第三通孔130H来制造图6的半导体装置100b。
图12是示出根据示例实施例的半导体封装件600的主要构造的剖视图。
参照图12，半导体封装件600可以包括顺序地堆叠在封装基底610上的多个半导体芯片620。控制芯片630可以连接到多个半导体芯片620。多个半导体芯片620和控制芯片630的堆叠结构可以由封装基底610上的诸如可热固化树脂的密封剂640密封。在图12中，示出了六个半导体芯片620竖直堆叠的结构，但是半导体芯片620的数量和堆叠方向不限于该图示。根据情况，半导体芯片620的数量可以被确定为多于或少于六个。多个半导体芯片620可以在水平方向上布置在封装基底610上，或者可以以竖直方向安装和水平方向安装组合的连接结构布置。在一些示例实施例中，可以省略控制芯片630。
封装基底610可以包括柔性印刷电路板、刚性印刷电路板或其组合。封装基底610可以包括基底内布线612和连接端子614。连接端子614可以形成在封装基底610的一个表面上。焊球616可以形成在封装基底610的另一表面上。连接端子614可以通过基底内布线612电连接到焊球616。在一些示例实施例中，焊球616可以用导电凸块或引线栅格阵列(LGA)代替。
半导体封装件600可以包括过孔结构单元622和632。过孔结构单元622和632可以通过诸如凸块的连接构件650电连接到封装基底610的连接端子614。在一些示例实施例中，可以在控制芯片630中省略过孔结构单元632。
多个半导体芯片620和控制芯片630中的至少一个可以包括上面参照图1至图11D描述的半导体装置100中的至少一个。
多个半导体芯片620中的每个可以包括系统LSI、闪存、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)或电阻随机存取存储器(RRAM)。控制芯片630可以包括诸如以串行器/解串器(SER/DES)电路为例的逻辑电路。
虽然已经参照发明构思的一些示例实施例具体地示出了和描述了发明构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
半导体基底；
层间绝缘层，位于半导体基底上；
第一过孔结构，穿过半导体基底和层间绝缘层，第一过孔结构具有第一直径；以及
第二过孔结构，穿过半导体基底和层间绝缘层，第二过孔结构具有第二直径，第二直径在相同的竖直水平处大于第一直径，
其中，第一过孔结构的侧壁包括朝向第一过孔结构的内部水平地突出的至少一个底切区域，并且
在底切区域上方的区域处，第一过孔结构和第二过孔结构中的每个的外侧壁或者与半导体基底接触或者与层间绝缘层接触。
2.根据权利要求1所述的半导体装置，其中，第一过孔结构包括：
第一过孔绝缘层，沿着第一通孔的侧壁延伸以具有均匀的厚度，第一通孔穿过半导体基底和层间绝缘层，
第一阻挡层，沿着第一过孔绝缘层的侧壁延伸以具有均匀的厚度，以及
第一过孔插塞，填充由第一阻挡层限定的内部空间。
3.根据权利要求2所述的半导体装置，其中，在底切区域中，第一过孔绝缘层和第一阻挡层中的每个的侧壁向第一过孔结构的内部水平地突出。
4.根据权利要求2所述的半导体装置，其中，第一过孔结构包括在第一通孔中的扇形区域。
5.根据权利要求4所述的半导体装置，其中，扇形区域的水平宽度小于底切区域的水平宽度。
6.根据权利要求1所述的半导体装置，其中，第一过孔结构包括信号过孔结构，并且第二过孔结构包括电力过孔结构。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第三过孔结构，穿过半导体基底和层间绝缘层，第三过孔结构具有第三直径，第三直径大于第二直径，第三过孔结构与第一过孔结构和第二过孔结构位于相同的竖直水平处，
其中，第一过孔结构的侧壁包括朝向第一过孔结构的内部水平地突出的至少两个第一底切区域，并且
第二过孔结构的侧壁包括朝向第二过孔结构的内部水平地突出的至少一个第二底切区域。
8.根据权利要求7所述的半导体装置，其中，第一底切区域的数量大于第二底切区域的数量。
9.根据权利要求7所述的半导体装置，其中，第二底切区域的竖直水平位于所述两个第一底切区域之间。
10.根据权利要求1所述的半导体装置，其中，第一过孔结构的高度与第二过孔结构的高度相同。
11.一种半导体装置，所述半导体装置包括：
半导体基底；
层间绝缘层，位于半导体基底上；
信号过孔结构，穿过半导体基底和层间绝缘层；以及
电力过孔结构，穿过半导体基底和层间绝缘层，
其中，信号过孔结构的侧壁包括朝向信号过孔结构的内部水平地突出的至少一个底切区域，
信号过孔结构的高度与电力过孔结构的高度相同，
信号过孔结构具有第一直径，并且电力过孔结构具有第二直径，第二直径在相同的竖直水平处大于第一直径，并且
在底切区域上方的区域处，信号过孔结构和电力过孔结构中的每个的外侧壁与半导体基底或层间绝缘层接触。
12.根据权利要求11所述的半导体装置，其中，
信号过孔结构包括信号过孔绝缘层和信号阻挡层，并且
信号过孔绝缘层和信号阻挡层中的每个的侧壁向信号过孔结构的内部水平地突出。
13.根据权利要求11所述的半导体装置，其中，第二直径与第一直径的比值的范围是110％至200％。
14.根据权利要求11所述的半导体装置，其中，信号过孔结构在底切区域的上部处和底切区域的下部处具有不同的直径。
15.根据权利要求11所述的半导体装置，其中，在信号过孔结构中，从底切区域到半导体基底的上表面的距离小于从底切区域到信号过孔结构的下表面的距离。
16.根据权利要求11所述的半导体装置，其中，在信号过孔结构中，从底切区域到信号过孔结构的上表面的距离小于从底切区域到信号过孔结构的下表面的距离。
17.根据权利要求11所述的半导体装置，其中从底切区域到信号过孔结构的下表面的距离与从底切区域到信号过孔结构的上表面的距离的比值的范围是200％至500％。
18.根据权利要求11所述的半导体装置，其中，信号过孔结构或电力过孔结构的高度的范围为30μm至150μm。
19.一种半导体封装件，所述半导体封装件包括：
第一半导体装置，包括单元区域和外围区域；以及
第二半导体装置，堆叠在第一半导体装置上并且电连接到第一半导体装置，
其中，第一半导体装置包括半导体基底和位于半导体基底上的层间绝缘层，
第一半导体装置还包括设置在外围区域中的第一过孔结构和第二过孔结构，第一过孔结构穿过半导体基底和层间绝缘层并且具有第一直径，第二过孔结构穿过半导体基底和层间绝缘层并且具有比第一直径大的第二直径，
第一过孔结构的侧壁包括朝向第一过孔结构的内部水平地突出的至少一个底切区域，
第一过孔结构的高度与第二过孔结构的高度相同，并且
在底切区域上方的区域处，第一过孔结构和第二过孔结构中的每个的外侧壁或者与半导体基底接触或者与层间绝缘层接触。
20.根据权利要求19所述的半导体封装件，其中，第一过孔结构包括信号过孔结构，并且第二过孔结构包括电力过孔结构。
CN202210889870.3A 2021-12-08 2022-07-27 半导体装置和半导体封装件 Pending CN116247024A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210175208A KR20230086509A (ko) 2021-12-08 2021-12-08 반도체 장치, 반도체 패키지, 및 반도체 장치의 제조 방법
KR10-2021-0175208 2021-12-08

Publications (1)

Publication Number Publication Date
CN116247024A true CN116247024A (zh) 2023-06-09

Family

ID=86608079

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210889870.3A Pending CN116247024A (zh) 2021-12-08 2022-07-27 半导体装置和半导体封装件

Country Status (3)

Country Link
US (1) US20230178434A1 (zh)
KR (1) KR20230086509A (zh)
CN (1) CN116247024A (zh)

Also Published As

Publication number Publication date
KR20230086509A (ko) 2023-06-15
US20230178434A1 (en) 2023-06-08

Similar Documents

Publication Publication Date Title
US9379042B2 (en) Integrated circuit devices having through silicon via structures and methods of manufacturing the same
KR102094473B1 (ko) Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US8884440B2 (en) Integrated circuit device including through-silicon via structure having offset interface
CN108140559B (zh) 传导阻障直接混合型接合
US9824973B2 (en) Integrated circuit devices having through-silicon via structures and methods of manufacturing the same
TWI731782B (zh) 半導體結構及其形成方法
TWI768208B (zh) 半導體晶片及其製造方法
CN109285825B (zh) 芯片堆叠结构及管芯堆叠结构的制造方法
US20170025384A1 (en) Semiconductor chip and semiconductor package having the same
US11798866B2 (en) Semiconductor device including via structures with undercut portions and semiconductor package including the same
KR102493464B1 (ko) 집적회로 장치 및 이의 제조 방법
EP2255386A1 (en) Method for fabricating through-substrate vias
US20230178434A1 (en) Semiconductor device, semiconductor package, and method of manufacturing the semiconductor device
CN115346949A (zh) 集成电路器件以及包括该集成电路器件的半导体封装
KR102607594B1 (ko) Tsv를 포함하는 반도체 장치
TW202412211A (zh) 半導體裝置及製造所述半導體裝置的方法
CN112530899A (zh) 半导体器件及其制造方法
CN112687659B (zh) 半导体结构和用于形成半导体结构的方法
US20230163087A1 (en) Semiconductor package
CN115881688A (zh) 封装件及其形成方法
CN118039562A (zh) 多层堆叠晶片接合结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication