KR20220133013A - 관통 비아 구조물을 갖는 반도체 장치 - Google Patents

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semiconductor substrate
integrated circuit
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김태성
나훈주
문광진
전형준
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Abstract

본 발명의 반도체 장치는 반도체 기판; 상기 반도체 기판 상에 형성된 집적 회로층; 상기 반도체 기판 및 상기 집적 회로층의 상부에 순차적으로 형성된 제1 내지 제n 금속 배선층들(n은 양의 정수); 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제1 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 반도체 기판을 관통하는 제1 관통 비아 구조물; 및 상기 제1 관통 비아 구조물과 떨어져 위치하고, 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제2 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 반도체 기판을 관통하는 제2 관통 비아 구조물을 포함한다.

Description

관통 비아 구조물을 갖는 반도체 장치{semiconductor device having through via structure}
본 발명의 기술적 사상은 반도체 장치(semiconductor device)에 관한 것으로서, 보다 상세하게는 관통 비아 구조물(through via structure)을 갖는 반도체 장치 관한 것이다.
전자 장치들이 처리해야 하는 데이터의 양이 증가함에 따라 고용량 및 고대역폭의 반도체 장치가 요구된다. 이를 위해 반도체 장치에 미세한 구멍을 뚫어 형성되는 관통 비아 구조물(through via structure), 예컨대 TSV 구조물(Through-Silicon-Via structure)을 관통 전극으로 이용하는 기술이 제안되어 있다.
관통 비아 구조물을 전극으로 이용할 경우, 관통 비아 구조물은 저항을 조절하는 것이 필요하다. 또한, 관통 비아 구조물의 주변에 집적 회로층, 예컨대 트랜지스터들이 위치할 경우, 관통 비아 구조물은 집적 회로층, 예컨대 트랜지스터들의 전기적 성능 저하를 막을 수 있어야 한다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 저항을 조절할 수 있으며, 주변의 집적 회로층의 전기적 성능 저하를 막을 수 있는 관통 비아 구조물을 갖는 반도체 장치를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치는 반도체 기판; 상기 반도체 기판 상에 형성된 집적 회로층; 상기 반도체 기판 및 상기 집적 회로층의 상부에 순차적으로 형성된 제1 내지 제n 금속 배선층들(n은 양의 정수); 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제1 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 반도체 기판을 관통하는 제1 관통 비아 구조물; 및 상기 제1 관통 비아 구조물과 떨어져 위치하고, 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제2 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 반도체 기판을 관통하는 제2 관통 비아 구조물을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치는 제1 면 및 상기 제1 면과 반대의 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 제1 면에 형성된 집적 회로층을 포함하는 프론트 엔드 레벨층; 상기 프론트 엔드 레벨층 상에 상기 집적 회로층과 순차적으로 및 전기적으로 연결된 제1 내지 제n 금속 배선층들(n은 양의 정수)을 포함하는 백 엔드 레벨층; 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제1 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 백 엔드 레벨층, 상기 프론트 엔드 레벨층, 및 상기 반도체 기판의 상기 제1 면 및 상기 제2 면 사이를 모두 관통하는 제1 관통 비아 구조물; 및 상기 제1 관통 비아 구조물과 떨어져 위치하고, 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제2 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 백 엔드 레벨층, 상기 프론트 엔드 레벨층, 및 상기 반도체 기판의 상기 제1 면 및 상기 제2 면 사이를 모두 관통하는 제2 관통 비아 구조물을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치는 반도체 기판; 상기 반도체 기판 상에 형성된 집적 회로층, 상기 집적 회로층을 절연하는 층간 절연층 및 상기 층간 절연층 내에 상기 집적 회로층과 전기적으로 연결된 콘택 플러그층을 포함하는 프론트 엔드 레벨층; 상기 프론트 엔드 레벨층 상에 상기 콘택 플러그층과 순차적으로 및 전기적으로 연결된 제1 내지 제n 금속 배선층들(n은 양의 정수), 상기 제1 내지 제n 금속 배선층들 사이를 절연하는 배선 절연층들, 및 상기 배선 절연층들 내에 상기 제1 내지 제n 금속 배선층들 사이를 연결하는 배선 비아층들을 포함하는 백 엔드 레벨층; 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제1 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 배선 절연층들, 상기 층간 절연층 및 상기 반도체 기판을 모두 관통하는 제1 관통 비아 구조물; 및 상기 제1 관통 비아 구조물과 떨어져 위치하고, 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제2 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 배선 절연층들, 상기 층간 절연층 및 상기 반도체 기판을 모두 관통하는 제2 관통 비아 구조물을 포함하되, 상기 제1 관통 비아 구조물은 상기 집적 회로층의 일측에 위치하는 제1 킵-아웃 영역(first Keep Out Zone)에 형성되고, 상기 제2 관통 비아 구조물은 상기 집적 회로층의 타측에 위치하는 제2 킵-아웃 영역(second Keep Out Zone)에 형성된다.
본 발명의 반도체 장치는 백 엔드 레벨층(BEOL)의 중간 부분에 연결된 제1 관통 비아 구조물과 제2 관통 비아 구조물을 이용하여 저항을 낮추거나 용이하게 조절할 수 있다. 반도체 장치는 제1 관통 비아 구조물과 제2 관통 비아 구조물의 직경들을 조절함으로써 제1 관통 비아 구조물과 제2 관통 비아 구조물의 저항을 용이하게 조절할 수 있다. 더하여, 반도체 장치는 제1 및 제2 관통 비아 구조물들과 집적 회로층간의 제2 이격 거리들을 조절함으로써 집적 회로층의 전기적 성능 저하를 막을 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이다.
도 2는 도 1의 일부(EN1)의 확대도이다.
도 3은 도 1의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이다.
도 6은 도 5의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이다.
도 8은 도 7의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이다.
도 10은 도 9의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이다.
도 12는 도 11의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
도 13 내지 도 16은 도 1의 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 18은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 19는 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지의 구성을 보여주는 블록도이다.
도 20은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치에 포함된 SRAM 셀의 등가 회로도이다.
도 21은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 보여주는 단면도이다.
도 22 및 도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 보여주는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이고, 도 2는 도 1의 일부(EN1)의 확대도이고, 도 3은 도 1의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
구체적으로, 반도체 장치(1)는 반도체 기판(10)을 포함할 수 있다. 반도체 기판(10)은 기판 레벨층(SUL)을 구성할 수 있다. 반도체 기판(10)은 반도체 웨이퍼로 구성될 수 있다. 반도체 기판(10)은 IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 반도체 기판(10)은 단결정 웨이퍼, 예컨대 실리콘 단결정 웨이퍼로 구성될 수 있다.
반도체 기판(10)은 단결정 웨이퍼에 한정되지 않고, 에피(epi) 또는 에피택셜(epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(annealed) 웨이퍼, SOI(silicon on insulator) 웨이퍼 등 다양한 웨이퍼들일 수 있다. 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다. 반도체 기판(10)은 실리콘 기판일 수 있다. 반도체 기판(10)은 제1 면(10a), 및 제1 면(10a)과 반대의 제2 면(10b)을 포함할 수 있다.
반도체 장치(1)는 집적 회로층(14)을 포함할 수 있다. 반도체 기판(10)의 제1 면(10a) 상에 집적 회로층(14)이 형성될 수 있다. 집적 회로층(14)은 회로 소자들, 예컨대 트랜지스터들, 커패시터들 및/또는 레지스터들을 포함할 수 있다. 집적 회로층(14)의 구조에 따라서, 반도체 장치(1)는 메모리 소자 또는 로직 소자로 기능할 수 있다. 예를 들어, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM) 등을 포함할 수 있다. 집적 회로층(14)의 구조는 통상적으로 알려져 있고, 본 발명의 범위를 제한하지 않는다.
집적 회로층(14)이 형성된 반도체 기판(10)의 제1 면(10a) 아래 부분은 활성 영역(active region)일 수 있으며, 집적 회로층(14)이 형성되지 않는 반도체 기판(10)의 제1 면(10a) 아래 부분은 비활성 영역(non-active region)일 수 있다. 반도체 기판(10)의 제1 면(10a) 아래에 형성되는 불순물 도핑 영역, 예컨대 소스 및 드레인 영역, 웰 영역은 도 1에서 편의상 도시하지 않는다. 반도체 기판(10)의 제1 면(10a) 아래에 형성되는 소자 분리 영역도 도 1에서는 편의상 도시하지 않는다.
반도체 기판(10) 및 집적 회로층(14) 상에 층간 절연층(12)이 형성되어 있다. 층간 절연층(12)은 실리콘 산화층으로 구성할 수 있다. 층간 절연층(12) 내에는 집적 회로층(14)과 전기적으로 연결되는 콘택 플러그층(16)이 형성되어 있다. 콘택 플러그층(16)은 금속층, 예컨대 텅스텐층으로 형성될 수 있다.
반도체 기판(10) 상에 형성된 집적 회로층(14), 층간 절연층(12), 및 콘택 플러그층(16)은 프론트 엔드 레벨층(FEOL)을 구성할 수 있다. 프론트 엔드 레벨층(FEOL)은 제조 공정 관점에서 프론트 엔드 오브 라인(front end of line)이라고 명명될 수도 있다.
반도체 장치(1)는 금속 배선층들(20)을 포함할 수 있다. 금속 배선층들(20)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성될 수 있다. 반도체 기판(10) 및 집적 회로층(14)의 상부에 순차적으로 및 전기적으로 연결된 금속 배선층들(20)이 형성될 수 있다. 금속 배선층들(20)은 제1 금속 배선층(20a), 제2 금속 배선층(20b), 제3 금속 배선층(20c), 제4 금속 배선층(20d), 제5 금속 배선층(20e), 및 제6 금속 배선층(20f)을 포함할 수 있다. 제6 금속 배선층(20f)은 최상부 금속 배선층일 수 있다.
본 실시예에서는 편의상 제1 내지 제6 금속 배선층들(20)만을 도시하였으나, 반도체 기판(10) 및 집적 회로층(14)의 상부에 순차적으로 제1 내지 제n 금속 배선층들(n은 양의 정수)이 형성될 수 있다. 여기서, 제n 금속 배선층은 최상부 금속 배선층일 수 있다. 일부 실시예에서, 제1 내지 제n 금속 배선층들에서 n은 30 이하의 양의 정수일 수 있다.
반도체 장치(1)는 배선 절연층들(18)을 포함할 수 있다. 배선 절연층들(18)은 제1 내지 제6 금속 배선층들(20) 사이를 절연할 수 있다. 배선 절연층들(18)은 실리콘 산화층으로 형성할 수 있다. 배선 절연층들(18)은 제1 배선 절연층(18a), 제2 배선 절연층(18b), 제3 배선 절연층(18c), 제4 배선 절연층(18d), 제5 배선 절연층(18e), 및 제6 배선 절연층(18f)을 포함할 수 있다.
반도체 장치(1)는 배선 비아층들(22)을 포함할 수 있다. 배선 비아층들(22)은 배선 절연층들(18) 내에 금속 배선층들(20) 사이를 전기적으로 연결할 수 있다. 배선 비아층들(22)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성할 수 있다. 배선 비아층들(22)은 제1 배선 비아층(22a), 제2 배선 비아층(22b), 제3 배선 비아층(22c), 제4 배선 비아층(22d), 제5 배선 비아층(22e), 및 제6 배선 비아층(22f)을 포함할 수 있다.
프론트 엔드 레벨층(FEOL) 상에 형성된 금속 배선층들(20), 배선 절연층들(18), 및 배선 비아층들(22)은 백 엔드 레벨층(BEOL)을 구성할 수 있다. 백 엔드 레벨층(BEOL)은 제조 공정 관점에서 백 엔드 오브 라인(back end of line)이라고 명명될 수도 있다.
반도체 장치(1)는 제1 관통 비아 구조물(31)을 포함할 수 있다. 제1 관통 비아 구조물(31)은 제1 TSV 구조물(first Through-Silicon-Via structure)일 수 있다. 제1 관통 비아 구조물(31)은 신호 전달용 비아 구조물 또는 전력 전달용 비아 구조물일 수 있다. 제1 관통 비아 구조물(31)은 집적 회로층(14)의 일측에서 제1 이격 거리(sp1)만큼 떨어져 위치할 수 있다. 일부 실시예에서, 제1 이격 거리(sp1)는 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제1 이격 거리(sp1)는 1um 내지 20um일 수 있다.
제1 관통 비아 구조물(31)은 제1 직경(d1)을 가질 수 있다. 제1 직경(d1)은 제1 임계 치수(first critical dimension, CD1)일 수 있다. 일부 실시예에서, 제1 직경(d1)은 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제1 직경(d1)은 1um 내지 15um일 수 있다.
제1 관통 비아 구조물(31)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나인 제1 비아 연결 금속 배선층(VL1)에서 반도체 기판(10)을 향하여 수직 방향으로 연장됨과 아울러 반도체 기판(10)을 관통할 수 있다. 제1 비아 연결 금속 배선층(VL1)은 제4 금속 배선층(20d)일 수 있다.
제1 비아 연결 금속 배선층(VL1)은 제4 금속 배선층(20d)을 이용하지만 제1 비아 연결 금속 배선층(VL1)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나라도 무방하다. 제1 비아 연결 금속 배선층(VL1)은 제2 내지 제6 금속 배선층들(20b-20f)의 중간 부분에 마련될 수 있다.
제1 비아 연결 금속 배선층(VL1)을 제2 내지 제6 금속 배선층들(20b-20f)로 이용하는 경우는 제1 비아 연결 금속 배선층(VL1)으로 제1 금속 배선층(20a)을 이용하는 것에 비해 제1 관통 비아 구조물(31)의 저항을 낮출 수 있다. 아울러서, 제1 비아 연결 금속 배선층(VL1)을 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나로 이용할 경우, 제1 관통 비아 구조물(31)의 저항을 용이하게 조절할 수 있다.
제1 관통 비아 구조물(31)은 백 엔드 레벨층(BEOL)을 구성하는 일부의 제1 내지 제3 배선 절연층들(18a, 18b, 18c), 및 프론트 엔드 레벨층(FEOL)을 구성하는 층간 절연층(12), 및 반도체 기판(10)을 모두 관통할 수 있다. 제1 관통 비아 구조물(31)은 제1 높이(h1)를 가질 수 있다. 일부 실시예에서, 제1 높이(h1)는 수십 um일 수 있다. 일부 실시예에서, 제1 높이(h1)는 50 um 내지 90um일 수 있다.
제1 관통 비아 구조물(31)은 도 1 및 도 2에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 및 반도체 기판(10) 모두에 형성된 제1 비아홀(24), 제1 비아홀(24)의 내측벽에 형성된 제1 비아 절연층(28), 및 제1 비아 절연층(28) 상에서 제1 비아홀(24)을 매립하는 제1 비아 전극(30)을 포함할 수 있다.
다시 말해, 제1 관통 비아 구조물(31)은 도 1 및 도 2에 도시한 바와 같이 제1 내지 제3 배선 절연층들(18a, 18b, 18c), 층간 절연층(12), 및 반도체 기판(10)을 모두 관통하는 제1 비아홀(24), 제1 비아홀(24)의 내측벽에 형성된 제1 비아 절연층(28), 및 제1 비아 절연층(28) 상에서 제1 비아홀(24)을 매립하는 제1 비아 전극(30)을 포함할 수 있다. 제1 비아 절연층(28)은 실리콘 산화층이나 실리콘 질화층으로 구성한다. 제1 비아 전극(30)은 제1 비아 배리어층(30a) 및 제1 비아 금속층(30b)을 포함할 수 있다. 제1 비아 전극(30)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 구성할 수 있다. 제1 비아 배리어층(30a)은 배리어 금속층, 예컨대 Ta나 TiN으로 구성할 수 있다.
반도체 장치(1)는 제2 관통 비아 구조물(35)을 포함할 수 있다. 제2 관통 비아 구조물(35)은 제2 TSV 구조물(second Through-Silicon-Via structure)일 수 있다. 제2 관통 비아 구조물(35)은 신호 전달용 비아 구조물 또는 전력 전달용 비아 구조물일 수 있다. 제2 관통 비아 구조물(35)은 제1 관통 비아 구조물(31)과 떨어져 위치할 수 있다. 제2 관통 비아 구조물(35)은 집적 회로층(14)의 타측에서 제1 이격 거리(sp1)보다 작은 제2 이격 거리(sp2)만큼 떨어져 위치할 수 있다. 일부 실시예에서, 제2 이격 거리(sp2)는 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제2 이격 거리(sp2)는 1um 내지 20um일 수 있다.
제2 관통 비아 구조물(35)은 제1 직경(d1)보다 큰 제2 직경(d2)을 가질 수 있다. 제2 직경(d2)은 제2 임계 치수(second critical dimension, CD2)일 수 있다. 일부 실시예에서, 제2 직경(d2)은 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제2 직경(d2)은 1um 내지 15um일 수 있다. 제2 관통 비아 구조물(35)의 제2 직경(d2)이 제1 관통 비아 구조물(31)의 제1 직경(d1)보다 클 경우, 제2 관통 비아 구조물(35)은 제1 관통 비아 구조물(31)보다 낮은 저항을 가질 수 있다.
일부 실시예에서, 제2 관통 비아 구조물(35)의 제2 직경(d2)이 제1 관통 비아 구조물(31)의 제1 직경(d1)보다 클 경우, 제2 관통 비아 구조물(35)은 전력 전달용 비아 구조물로 구성하고, 제1 관통 비아 구조물(31)은 신호 전달용 비아 구조물로 구성할 수 있다.
제2 관통 비아 구조물(35)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나인 제2 비아 연결 금속 배선층(VL2)에서 반도체 기판(10)을 향하여 수직 방향으로 연장됨과 아울러 반도체 기판(10)을 관통할 수 있다. 제2 비아 연결 금속 배선층(VL2)은 제6 금속 배선층(20f)일 수 있다. 제2 비아 연결 금속 배선층(VL2)은 최상부의 제6 금속 배선층(20f)일 수 있다.
제2 비아 연결 금속 배선층(VL2)은 제6 금속 배선층(20f)을 이용하지만, 제2 비아 연결 금속 배선층(VL2)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나라도 무방하다. 제2 비아 연결 금속 배선층(VL2)은 제2 내지 제6 금속 배선층들(20b-20f)의 중간 부분에 마련될 수 있다.
제2 비아 연결 금속 배선층(VL2)을 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나로 이용하는 경우는 제2 비아 연결 금속 배선층(VL2)으로 제1 금속 배선층(20a)을 이용하는 것에 비해 제2 관통 비아 구조물(35)의 저항을 낮출 수 있다. 아울러서, 제2 비아 연결 금속 배선층(VL2)을 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나로 이용할 경우, 제2 관통 비아 구조물(35)의 저항을 용이하게 조절할 수 있다.
제2 관통 비아 구조물(35)은 제1 높이(h1)보다 큰 제2 높이(h2)를 가질 수 있다. 일부 실시예에서, 제2 높이(h2)는 수십 um일 수 있다. 일부 실시예에서, 제2 높이(h2)는 50um 내지 90um일 수 있다.
제2 비아 연결 금속 배선층(VL2)은 반도체 기판(10)의 상부에서 제1 비아 연결 금속 배선층(VL1)과 다른 수평 레벨에 위치할 수 있다. 다시 말해, 제1 관통 비아 구조물(31) 및 제2 관통 비아 구조물(35)은 수평 레벨이 다를 수 있다.
일부 실시예에서, 제2 비아 연결 금속 배선층(VL2)은 반도체 기판(10)의 상부에서 제1 비아 연결 금속 배선층(VL)보다 높은 수평 레벨에 위치할 수 있다. 다시 말해, 제2 관통 비아 구조물(35)의 수평 레벨이 제1 관통 비아 구조물(31)은 수평 레벨보다 높은 수평 레벨일 수 있다.
제2 비아 연결 금속 배선층(VL2)이 제1 비아 연결 금속 배선층(VL1)보다 높은 수평 레벨에 위치할 경우, 제2 관통 비아 구조물(35)은 제1 관통 비아 구조물(31)보다 낮은 저항을 가질 수 있다. 다시 말해, 제2 관통 비아 구조물(35)의 제2 높이(h2)를 제1 관통 비아 구조물(31)의 제1 높이(h1)보다 크게 할 경우, 제2 관통 비아 구조물(35)은 제1 관통 비아 구조물(31)보다 낮은 저항을 가질 수 있다.
제2 관통 비아 구조물(35)은 백 엔드 레벨층(BEOL)을 구성하는 일부의 제1 내지 제5 배선 절연층들(18a, 18b, 18c, 18d, 18e), 프론트 엔드 레벨층(FEOL)을 구성하는 층간 절연층(12), 및 반도체 기판(10)을 모두 관통할 수 있다.
제2 관통 비아 구조물(35)은 도 1에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 및 반도체 기판(10) 모두에 형성된 제2 비아홀(26), 제2 비아홀(26)의 내측벽에 형성된 제2 비아 절연층(32), 및 제2 비아 절연층(32) 상에서 제2 비아홀(26)을 매립하는 제2 비아 전극(34)을 포함할 수 있다.
다시 말해, 제2 관통 비아 구조물(35)은 도 1에 도시한 바와 같이 제1 내지 제5 배선 절연층들(18a, 18b, 18c, 18d, 18e), 층간 절연층(12), 및 반도체 기판(10)을 모두 관통하는 제2 비아홀(26), 제2 비아홀(26)의 내측벽에 형성된 제2 비아 절연층(32), 및 제2 비아 절연층(32) 상에서 제2 비아홀(26)을 매립하는 제2 비아 전극(34)을 포함할 수 있다. 제2 비아 전극(34)은 도 2와 비슷하게 비아 배리어층을 포함할 수 있다.
여기서, 도 3을 참조하여 집적 회로층(14), 제1 관통 비아 구조물(31) 및 제2 관통 비아 구조물(35)의 배치 관계를 설명한다.
도 3에 도시한 바와 같이 제1 관통 비아 구조물(31)은 집적 회로층(14)의 일측에 위치하는 제1 킵-아웃 영역(first Keep Out Zone, KOZ1)에 형성될 수 있다. 제1 킵-아웃 영역(KOZ1)은 집적 회로층(14)이 형성되지 않는 영역일 수 있다. 제1 킵-아웃 영역(KOZ1)의 주위에는 집적 회로층(14)이 형성될 수 있다. 앞서 설명한 바와 같이 제1 관통 비아 구조물(31)은 제1 직경(d1)을 가질 수 있다. 제1 관통 비아 구조물(31)은 집적 회로층(14)의 일측에서 제1 이격 거리(sp1)로 떨어져 위치할 수 있다.
제2 관통 비아 구조물(35)은 집적 회로층(14)의 타측에 위치하는 제2 킵-아웃 영역(second Keep Out Zone, KOZ2)에 형성될 수 있다. 제2 킵-아웃 영역(KOZ2)은 제1 킵-아웃 영역(KOZ1)의 면적과 동일할 수 있다. 제2 킵-아웃 영역(KOZ2)은 집적 회로층(14)이 형성되지 않는 영역일 수 있다.
제2 킵-아웃 영역(KOZ2)의 주위에는 집적 회로층(14)이 형성될 수 있다. 앞서 설명한 바와 같이 제2 관통 비아 구조물(35)은 제1 직경(d1)보다 큰 제2 직경(d2)을 가질 수 있다. 제2 관통 비아 구조물(35)은 집적 회로층(14)의 타측에서 제2 이격 거리(sp2)로 떨어져 위치할 수 있다.
더하여, 반도체 장치(1)는 상부 패드(33)를 포함할 수 있다. 상부 패드(33)는 백 엔드 레벨층(BEOL) 상에 형성될 수 있다. 상부 패드(33)는 제1 내지 제6 금속 배선층들(20)중 최상부의 제6 금속 배선층(20f)과 전기적으로 연결될 수 있다.
다시 말해, 상부 패드(33)는 제1 내지 제6 금속 배선층들(20)중 최상부의 제6 금속 배선층(20f)과 제6 배선 비아층(22f)을 통해 전기적으로 연결될 수 있다. 상부 패드(33) 상에는 필요에 따라서 외부 연결 단자인 솔더 범프가 더 형성될 수 있다.
상부 패드(33) 상에는 필요에 따라서 또 다른 반도체 장치(미도시)가 적층 및 접합될 수 있다. 이렇게 될 경우, 상부 패드(33)는 제6 배선 절연층(18f) 상에 형성된 상부 보호 절연층(미도시)에 절연될 수 있다.
반도체 장치(1)는 필요에 따라서 하부 패드(48)를 포함할 수 있다. 하부 패드(48)는 반도체 기판(10)의 하면측의 제1 관통 비아 구조물(31) 및 제2 관통 비아 구조물(35)과 전기적으로 연결될 수 있다. 하부 패드(48)는 반도체 기판(10)의 제2 면(10b) 상에 위치하는 하부 보호 절연층(46)에 의해 반도체 기판(10)과 절연될 수 있다. 하부 보호 절연층(46)은 실리콘 산화층이나 실리콘 질화층으로 형성될 수 있다.
하부 보호 절연층(46)은 반도체 기판(10)의 제2 면(10b) 상에서 절연 레벨층(INL)을 구성할 수 있다. 제1 관통 비아 구조물(31)은 하부 패드(48)의 하면으로부터 제1 비아 연결 금속 배선층(VL1)까지 제1 높이(h1)를 가질 수 있다. 제2 관통 비아 구조물(35)은 하부 패드(48)의 하면으로부터 제2 비아 연결 금속 배선층(VL2)까지 제1 높이(h1)보다 큰 제2 높이(h2)를 가질 수 있다.
하부 패드(48) 상에는 필요에 따라서 외부 연결 단자인 솔더 범프가 더 형성될 수 있다. 하부 패드(48) 상에는 필요에 따라서 또 다른 반도체 장치가 적층 및 접합될 수 있다.
이상과 같은 반도체 장치(1)는 백 엔드 레벨층(BEOL)의 중간 부분에 마련된 제1 비아 연결 금속 배선층(VL1)에 제1 관통 비아 구조물(31)이 연결되고, 백 엔드 레벨층(BEOL)의 중간 부분에 마련된 제2 비아 연결 금속 배선층(VL2)에 제2 관통 비아 구조물(35)이 연결될 수 있다. 제1 관통 비아 구조물(31)은 제2 관통 비아 구조물(35)과 수평 레벨이 다를 수 있다.
이에 따라, 반도체 장치(1)는 백 엔드 레벨층(BEOL)의 중간 부분에 연결된 제1 관통 비아 구조물(31)과 제2 관통 비아 구조물(35)을 이용하여 저항을 낮추거나 용이하게 조절할 수 있다. 반도체 장치(1)는 제1 관통 비아 구조물(31)의 제1 직경(d1)과 제2 관통 비아 구조물(35)의 제2 직경(d2)을 조절함으로써 제1 관통 비아 구조물(31)과 제2 관통 비아 구조물(35)의 저항을 용이하게 조절할 수 있다.
더하여, 반도체 장치(1)는 제1 관통 비아 구조물(31)과 제2 관통 비아 구조물(35)과 집적 회로층(14)간의 제1 및 제2 이격 거리들(sp1, sp2)을 조절함으로써 집적 회로층(14)의 전기적 성능 저하를 막을 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위한 단면도이다.
구체적으로, 반도체 장치(2)는 도 1 내지 도 3의 반도체 장치(1)와 비교할 때 재배선층(36), 범프 패드(42) 및 솔더 범프(44)가 더 형성된 것을 제외하고는 동일할 수 있다. 도 4에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 4에서, 도 1 내지 도 3에서 설명한 내용은 간단히 설명하거나 생략한다.
반도체 장치(2)는 반도체 기판(10) 상부의 백 엔드 레벨층(BEOL) 상에 재배선 레벨층(RDL)이 더 형성될 수 있다. 재배선 레벨층(RDL)은 필요에 따라 형성되지 않을 수 있다. 재배선 레벨층(RDL)은 제6 금속 배선층(20f) 및 제6 배선 비아층(22f)과 전기적으로 연결된 재배선층(36), 재배선층(36) 상에 형성된 재배선 절연층(38)을 포함할 수 있다.
재배선층(36)은 금속층, 예컨대 텅스텐층, 구리층, 알루미늄층으로 형성할 수 있다. 재배선 절연층(38)은 실리콘 산화층으로 형성할 수 있다. 반도체 장치(2)는 재배선 절연층(38) 내에서 재배선층(36)을 노출하는 재배선 노출홀(40)에 범프 패드(42)가 형성될 수 있다. 범프 패드(42) 상에는 외부 연결 단자인 솔더 범프(44)가 형성될 수 있다.
이상과 같은 반도체 장치(2)는 제1 관통 비아 구조물(31)과 제2 관통 비아 구조물(35)의 저항을 낮추거나 조절함과 아울러 재배선 레벨층(RDL)을 이용하여 배선 자유도를 더욱 좋게 할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이고, 도 6은 도 5의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
구체적으로, 반도체 장치(3)는 도 1 내지 도 3의 반도체 장치(1), 및 도 4의 반도체 장치(2)와 비교할 때, 제2 관통 비아 구조물(35-1)의 크기 및 배치가 다른 것을 제외하고는 동일할 수 있다. 도 5 및 도 6에서, 도 1 내지 도 3, 및 도 4와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5 및 도 6에서, 도 1 내지 도 3, 및 도 4에서 설명한 내용은 간단히 설명하거나 생략한다.
반도체 장치(3)는 제1 관통 비아 구조물(31) 및 제2 관통 비아 구조물(35-1)을 포함한다. 제2 관통 비아 구조물(35-1)은 도 5에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 및 반도체 기판(10) 모두에 형성된 제2 비아홀(26-1), 제2 비아홀(26-1)의 내측벽에 형성된 제2 비아 절연층(32-1), 및 제2 비아 절연층(32-1) 상에서 제2 비아홀(26-1)을 매립하는 제2 비아 전극(34-1)을 포함할 수 있다.
제2 관통 비아 구조물(35-1)의 제2 직경(d3)은 제1 관통 비아 구조물(31)의 제1 직경(d1)과 동일할 수 있다. 일부 실시예에서, 제1 직경(d1) 및 제2 직경(d3)은 수um 내지 수십 um일 수 있다.
도 6에 도시한 바와 같이 제1 관통 비아 구조물(31)은 집적 회로층(14)의 일측에 위치하는 제1 킵-아웃 영역(KOZ1)에 형성될 수 있다. 제2 관통 비아 구조물(35)은 집적 회로층(14)의 타측에 위치하는 제2 킵-아웃 영역(KOZ2)에 형성될 수 있다.
도 5 및 도 6에 도시한 바와 같이, 제1 관통 비아 구조물(31)은 집적 회로층(14)의 일측에서 제1 이격 거리(sp1)로 떨어져 위치할 수 있다. 또한, 제2 관통 비아 구조물(35-1)은 집적 회로층(14)의 타측에서 제1 이격 거리(sp1)와 동일한 제2 이격 거리(sp3)로 떨어져 위치할 수 있다.
이상과 같이 반도체 장치(3)는 제2 관통 비아 구조물(35-1)의 제2 직경(d3)을 조절하여 제2 관통 비아 구조물(35-1)의 저항을 낮추거나 용이하게 조절할 수 있다. 또한, 반도체 장치(3)는 제2 킵-아웃 영역(KOZ2) 내에서 집적 회로층(14)과 제2 관통 비아 구조물(35-1)의 제2 이격 거리(sp3)를 조절하여 집적 회로층(14)의 성능 저하를 방지할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이고, 도 8은 도 7의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
구체적으로, 반도체 장치(4)는 도 1 내지 도 3의 반도체 장치(1), 및 도 4의 반도체 장치(2)와 비교할 때, 제1 관통 비아 구조물(31-1) 및 제2 관통 비아 구조물(35-2)의 수평 레벨이 같은 것을 제외하고는 동일할 수 있다. 도 7 및 도 8에서, 도 1 내지 도 3, 및 도 4와 동일한 참조번호는 동일한 부재를 나타낸다. 도 7 및 도 8에서, 도 1 내지 도 3, 및 도 4에서 설명한 내용은 간단히 설명하거나 생략한다.
반도체 장치(4)는 제1 관통 비아 구조물(31-1) 및 제2 관통 비아 구조물(35-2)을 포함한다. 제1 관통 비아 구조물(31-1)은 집적 회로층(14)의 일측에서 제1 이격 거리(sp4)만큼 떨어져 위치할 수 있다. 일부 실시예에서, 제1 이격 거리(sp4)는 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제1 이격 거리(sp4)는 1um 내지 20um일 수 있다.
제1 관통 비아 구조물(31-1)은 제1 직경(d4)을 가질 수 있다. 제1 직경(d4)은 제1 임계 치수(first critical dimension, CD1)일 수 있다. 일부 실시예에서, 제1 직경(d4)은 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제1 직경(d4)은 1um 내지 15um일 수 있다.
제1 관통 비아 구조물(31-1)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나인 제1 비아 연결 금속 배선층(VL3)에서 반도체 기판(10)을 향하여 수직 방향으로 연장됨과 아울러 반도체 기판(10)을 관통할 수 있다. 제1 비아 연결 금속 배선층(VL3)은 제5 금속 배선층(20e)일 수 있다.
제1 비아 연결 금속 배선층(VL3)은 제5 금속 배선층(20e)을 이용하지만, 제1 비아 연결 금속 배선층(VL3)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나라도 무방하다. 제1 비아 연결 금속 배선층(VL3)은 제2 내지 제6 금속 배선층들(20b-20f)의 중간 부분에 마련될 수 있다.
제1 관통 비아 구조물(31-1)은 백 엔드 레벨층(BEOL)을 구성하는 일부의 제1 내지 제4 배선 절연층들(18a, 18b, 18c, 18d), 및 프론트 엔드 레벨층(FEOL)을 구성하는 층간 절연층(12), 및 반도체 기판(10)을 모두 관통할 수 있다. 제1 관통 비아 구조물(31-1)은 제1 높이(h3)를 가질 수 있다. 일부 실시예에서, 제1 높이(h3)는 수십 um일 수 있다. 일부 실시예에서, 제1 높이(h3)는 50 um 내지 90um일 수 있다.
제1 관통 비아 구조물(31-1)은 도 7에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 및 반도체 기판(10) 모두에 형성된 제1 비아홀(24-1), 제1 비아홀(24-1)의 내측벽에 형성된 제1 비아 절연층(28-1), 및 제1 비아 절연층(28-1) 상에서 제1 비아홀(24-1)을 매립하는 제1 비아 전극(30-1)을 포함할 수 있다.
다시 말해, 제1 관통 비아 구조물(31-1)은 도 7에 도시한 바와 같이 제1 내지 제4 배선 절연층들(18a, 18b, 18c, 18d), 층간 절연층(12), 및 반도체 기판(10)을 모두 관통하는 제1 비아홀(24-1), 제1 비아홀(24-1)의 내측벽에 형성된 제1 비아 절연층(28-1), 및 제1 비아 절연층(28-1) 상에서 제1 비아홀(24-1)을 매립하는 제1 비아 전극(30-1)을 포함할 수 있다. 제1 비아 전극(30-1)은 제1 비아 배리어층(미도시) 및 제1 비아 금속층(미도시)을 포함할 수 있다.
반도체 장치(4)는 제2 관통 비아 구조물(35-2)을 포함할 수 있다. 제2 관통 비아 구조물(35-2)은 제1 관통 비아 구조물(31-1)과 떨어져 위치할 수 있다. 제2 관통 비아 구조물(35-2)은 집적 회로층(14)의 타측에서 제1 이격 거리(sp4)보다 작은 제2 이격 거리(sp5)만큼 떨어져 위치할 수 있다. 일부 실시예에서, 제2 이격 거리(sp5)는 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제2 이격 거리(sp5)는 1um 내지 20um일 수 있다.
제2 관통 비아 구조물(35-1)은 제1 직경(d4)보다 큰 제2 직경(d5)을 가질 수 있다. 제2 직경(d5)은 제2 임계 치수(second critical dimension, CD2)일 수 있다. 일부 실시예에서, 제2 직경(d5)은 수um 내지 수십 um일 수 있다. 일부 실시예에서, 제2 직경(d5)은 1um 내지 15um일 수 있다. 제2 관통 비아 구조물(35-1)의 제2 직경(d5)이 제1 관통 비아 구조물(31-1)의 제1 직경(d4)보다 클 경우, 제2 관통 비아 구조물(35-2)은 제1 관통 비아 구조물(31-1)보다 낮은 저항을 가질 수 있다.
일부 실시예에서, 제2 관통 비아 구조물(35-2)의 제2 직경(d5)이 제1 관통 비아 구조물(31-1)의 제1 직경(d4)보다 클 경우, 제2 관통 비아 구조물(35-2)은 전력 전달용 비아 구조물로 구성하고, 제1 관통 비아 구조물(31-1)은 신호 전달용 비아 구조물로 구성할 수 있다.
제2 관통 비아 구조물(35-2)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나인 제2 비아 연결 금속 배선층(VL4)에서 반도체 기판(10)을 향하여 수직 방향으로 연장됨과 아울러 반도체 기판(10)을 관통할 수 있다. 제2 비아 연결 금속 배선층(VL4)은 제5 금속 배선층(20e)일 수 있다. 제2 비아 연결 금속 배선층(VL4)은 중간부의 제5 금속 배선층(20e)일 수 있다.
제2 비아 연결 금속 배선층(VL4)은 제5 금속 배선층(20e)을 이용하지만, 제2 비아 연결 금속 배선층(VL4)은 제2 내지 제6 금속 배선층들(20b-20f)중 어느 하나라도 무방하다. 제2 비아 연결 금속 배선층(VL4)은 제2 내지 제6 금속 배선층들(20b-20f)의 중간 부분에 마련될 수 있다.
제2 관통 비아 구조물(35-2)은 제1 높이(h3)와 동일한 제2 높이(h4)를 가질 수 있다. 일부 실시예에서, 제2 높이(h4)는 수십 um일 수 있다. 일부 실시예에서, 제2 높이(h4)는 50um 내지 90um일 수 있다.
제2 비아 연결 금속 배선층(VL4)은 제1 비아 연결 금속 배선층(VL3)과 동일 수평 레벨에 위치할 수 있다. 다시 말해, 제1 관통 비아 구조물(31-1) 및 제2 관통 비아 구조물(35-2)은 수평 레벨이 같을 수 있다.
제2 관통 비아 구조물(35-2)은 백 엔드 레벨층(BEOL)을 구성하는 일부의 제1 내지 제4 배선 절연층들(18a, 18b, 18c, 18d), 프론트 엔드 레벨층(FEOL)을 구성하는 층간 절연층(12), 및 반도체 기판(10)을 모두 관통할 수 있다. 제2 관통 비아 구조물(35-2)은 도 7에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 및 반도체 기판(10) 모두에 형성된 제2 비아홀(26-2), 제2 비아홀(26-2)의 내측벽에 형성된 제2 비아 절연층(32-2), 및 제2 비아 절연층(32-2) 상에서 제2 비아홀(26-2)을 매립하는 제2 비아 전극(34-2)을 포함할 수 있다.
다시 말해, 제2 관통 비아 구조물(35-2)은 도 7에 도시한 바와 같이 제1 내지 제4 배선 절연층들(18a, 18b, 18c, 18d), 층간 절연층(12), 및 반도체 기판(10)을 모두 관통하는 제2 비아홀(26-2), 제2 비아홀(26-2)의 내측벽에 형성된 제2 비아 절연층(32-2), 및 제2 비아 절연층(32-2) 상에서 제2 비아홀(26-2)을 매립하는 제2 비아 전극(34-2)을 포함할 수 있다. 제2 비아 전극(34-2)은 비아 배리어층을 포함할 수 있다.
여기서, 도 8을 참조하여 집적 회로층(14), 제1 관통 비아 구조물(31-1) 및 제2 관통 비아 구조물(35-2)의 배치 관계를 설명한다.
도 8에 도시한 바와 같이 제1 관통 비아 구조물(31-1)은 집적 회로층(14)의 일측에 위치하는 제1 킵-아웃 영역(KOZ1)에 형성될 수 있다. 제1 킵-아웃 영역(KOZ1)의 주위에는 집적 회로층(14)이 형성될 수 있다. 앞서 설명한 바와 같이 제1 관통 비아 구조물(31-1)은 제1 직경(d4)을 가질 수 있다. 제1 관통 비아 구조물(31-1)은 집적 회로층(14)의 일측에서 제1 이격 거리(sp4)로 떨어져 위치할 수 있다.
제2 관통 비아 구조물(35-2)은 집적 회로층(14)의 타측에 위치하는 제2 킵-아웃 영역(KOZ2)에 형성될 수 있다. 제2 킵-아웃 영역(KOZ2)은 제1 킵-아웃 영역(KOZ1)의 면적과 동일할 수 있다. 제2 킵-아웃 영역(KOZ2)의 주위에는 집적 회로층(14)이 형성될 수 있다. 앞서 설명한 바와 같이 제2 관통 비아 구조물(35-2)은 제1 직경(d4)보다 큰 제2 직경(d5)을 가질 수 있다. 제2 관통 비아 구조물(35-2)은 집적 회로층(14)의 타측에서 제2 이격 거리(sp5)로 떨어져 위치할 수 있다.
제1 관통 비아 구조물(31-1)은 하부 패드(48)의 하면으로부터 제1 비아 연결 금속 배선층(VL3)까지 제1 높이(h3)를 가질 수 있다. 제2 관통 비아 구조물(35-2)은 하부 패드(48)의 하면으로부터 제2 비아 연결 금속 배선층(VL4)까지 제1 높이(h3)와 동일한 제2 높이(h4)를 가질 수 있다.
이상과 같이 반도체 장치(4)는 백 엔드 레벨층(BEOL)의 중간 부분에 마련된 제1 비아 연결 금속 배선층(VL3)에 제1 관통 비아 구조물(31-1)이 연결되고, 백 엔드 레벨층(BEOL)의 중간 부분에 마련된 제2 비아 연결 금속 배선층(VL4)에 제2 관통 비아 구조물(35-2)이 연결될 수 있다. 제1 관통 비아 구조물(31-1)은 제2 관통 비아 구조물(35-2)과 수평 레벨이 동일할 수 있다.
이에 따라, 반도체 장치(4)는 백 엔드 레벨층(BEOL)의 중간 부분에 연결된 제1 관통 비아 구조물(31-1)과 제2 관통 비아 구조물(35-2)을 이용하여 저항을 낮추거나 용이하게 조절할 수 있다. 반도체 장치(4)는 제1 관통 비아 구조물(31-1)과 제2 관통 비아 구조물(35-2)의 직경을 조절함으로써 제1 관통 비아 구조물(31-1)과 제2 관통 비아 구조물(35-2)의 저항을 용이하게 조절할 수 있다.
더하여, 반도체 장치(4)는 제1 관통 비아 구조물(31-1)과 제2 관통 비아 구조물(35-2)과 집적 회로층(14)간의 제1 및 제2 이격 거리들(sp4, sp5)을 조절함으로써 집적 회로층(14)의 전기적 성능 저하를 막을 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이고, 도 10은 도 9의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
구체적으로, 반도체 장치(5)는 도 7 및 도 8의 반도체 장치(4)와 비교할 때, 제2 관통 비아 구조물(35-3)의 크기 및 배치가 다른 것을 제외하고는 동일할 수 있다. 도 9 및 도 10에서, 도 7 및 도 8과 동일한 참조번호는 동일한 부재를 나타낸다. 도 9 및 도 10에서, 도 7 및 도 8에서 설명한 내용은 간단히 설명하거나 생략한다.
반도체 장치(5)는 제1 관통 비아 구조물(31-1) 및 제2 관통 비아 구조물(35-2)을 포함한다. 제2 관통 비아 구조물(35-2)은 도 9에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 및 반도체 기판(10) 모두에 형성된 제2 비아홀(26-3), 제2 비아홀(26-3)의 내측벽에 형성된 제2 비아 절연층(32-3), 및 제2 비아 절연층(32-3) 상에서 제2 비아홀(26-3)을 매립하는 제2 비아 전극(34-3)을 포함할 수 있다.
제2 관통 비아 구조물(35-3)의 제2 직경(d6)은 제1 관통 비아 구조물(31-1)의 제1 직경(d4)과 동일할 수 있다. 일부 실시예에서, 제1 직경(d4) 및 제2 직경(d6)은 수um 내지 수십 um일 수 있다.
도 10에 도시한 바와 같이 제1 관통 비아 구조물(31-1)은 집적 회로층(14)의 일측에 위치하는 제1 킵-아웃 영역(KOZ1)에 형성될 수 있다. 제2 관통 비아 구조물(35-3)은 집적 회로층(14)의 타측에 위치하는 제2 킵-아웃 영역(KOZ2)에 형성될 수 있다.
도 9 및 도 10에 도시한 바와 같이, 제1 관통 비아 구조물(31-1)은 집적 회로층(14)의 일측에서 제1 이격 거리(sp4)로 떨어져 위치할 수 있다. 또한, 제2 관통 비아 구조물(35-3)은 집적 회로층(14)의 타측에서 제1 이격 거리(sp4)와 동일한 제2 이격 거리(sp6)로 떨어져 위치할 수 있다.
이상과 같이 반도체 장치(5)는 제2 관통 비아 구조물(35-3)의 제2 직경(d6)을 조절하여 제2 관통 비아 구조물(35-3)의 저항을 낮추거나 용이하게 조절할 수 있다. 또한, 반도체 장치(5)는 제2 킵-아웃 영역(KOZ2) 내에서 집적 회로층(14)과 제2 관통 비아 구조물(35-3)의 제2 이격 거리(sp6)를 조절하여 집적 회로층(14)의 성능 저하를 방지할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 장치를 설명하기 위하여 도시한 단면도이고, 도 12는 도 11의 집적 회로층 및 관통 비아 구조물들의 배치 관계를 설명하기 위한 평면도이다.
구체적으로, 반도체 장치(6)는 도 1 내지 도 3의 반도체 장치(1), 및 도 4의 반도체 장치(2)와 비교할 때, 집적 회로층(14)을 구성하는 제1 및 제2 트랜지스터들(TR1, TR2)을 포함하는 것을 제외하고는 동일할 수 있다. 도 11 및 도 12에서, 도 1 내지 도 3, 및 도 4와 동일한 참조번호는 동일한 부재를 나타낸다. 도 11 및 도 12에서, 도 1 내지 도 3, 및 도 4에서 설명한 내용은 간단히 설명하거나 생략한다.
반도체 장치(6)는 집적 회로층(14)을 구성하는 제1 및 제2 트랜지스터들(TR1, TR2)을 포함할 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)은 핀형 트랜지스터(Fin type transistor)일 수 있다. 제1 트랜지스터(TR1)는 N형 트랜지스터(N type transistor)일 수 있다. 제2 트랜지스터(TR2)는 P형 트랜지스터(P type transistor)일 수 있다.
제1 트랜지스터(TR1)는 소자 분리 영역(FD)에 의해 한정된 반도체 기판(10)의 제1 부분에 형성될 수 있다. 소자 분리 영역(FD)은 트랜치 소자 분리 영역일 수 있다. 소자 분리 영역(FD)은 절연층으로 이루어질 수 있다. 제1 트랜지스터(TR1)는 제1 핀(F1), 제1 핀(F1)의 양측에 위치한 제1 소스/드레인 영역(SD1), 및 제1 핀(F1) 상에 형성된 제1 게이트(GP1)를 포함할 수 있다. 제1 소스/드레인 영역(SD1) 및 제1 게이트(GP1)는 콘택 플러그층(16)을 통해 제1 금속 배선층(20a)과 전기적으로 연결될 수 있다.
제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 떨어져서 위치할 수 있다. 제2 트랜지스터(TR2)는 소자 분리 영역(FD)에 의해 한정된 반도체 기판(10)의 제2 부분에 형성될 수 있다. 제2 트랜지스터(TR2)는 제2 핀(F2), 제2 핀(F2)의 양측에 위치한 제2 소스/드레인 영역(SD2), 및 제2 핀(F2) 상에 형성된 제2 게이트(GP2)를 포함할 수 있다. 제2 소스/드레인 영역(SD2) 및 제2 게이트(GP1)는 콘택 플러그층(16)을 통해 제1 금속 배선층(20a)과 전기적으로 연결될 수 있다.
반도체 장치(6)는 제1 관통 비아 구조물(31) 및 제2 관통 비아 구조물(35)을 포함한다. 도 11 및 도 12에 도시한 바와 같이 제1 관통 비아 구조물(31)은 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 사이에 형성될 수 있다. 제2 관통 비아 구조물(35)은 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 사이에 형성될 수 있다.
제1 관통 비아 구조물(31)은 도 11에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 소자 분리 영역(FD), 및 반도체 기판(10) 모두에 형성된 제1 비아홀(24), 제1 비아홀(24)의 내측벽에 형성된 제1 비아 절연층(28), 및 제1 비아 절연층(28) 상에서 제1 비아홀(24)을 매립하는 제1 비아 전극(30)을 포함할 수 있다.
제2 관통 비아 구조물(35-1)은 도 11에 도시한 바와 같이 백 엔드 레벨층(BEOL), 프론트 엔드 레벨층(FEOL), 소자 분리 영역(FD), 및 반도체 기판(10) 모두에 형성된 제2 비아홀(26), 제2 비아홀(26)의 내측벽에 형성된 제2 비아 절연층(32), 및 제2 비아 절연층(32) 상에서 제2 비아홀(26)을 매립하는 제2 비아 전극(34)을 포함할 수 있다.
도 12에 도시한 바와 같이 제1 관통 비아 구조물(31)은 집적 회로층(14), 예컨대 제2 트랜지스터(TR2)의 일측에 위치하는 제1 킵-아웃 영역(KOZ1)에 형성될 수 있다. 제1 관통 비아 구조물(31)은 집적 회로층(14), 예컨대 제1 트랜지스터(TR1)의 일측에 위치하는 제1 킵-아웃 영역(KOZ1)에 형성될 수 있다. 제2 관통 비아 구조물(35)은 집적 회로층(14), 예컨대 제2 트랜지스터(TR2)의 타측에 위치하는 제2 킵-아웃 영역(KOZ2)에 형성될 수 있다.
도 11 및 도 12에 도시한 바와 같이, 제1 관통 비아 구조물(31)은 집적 회로층(14), 예컨대 제2 트랜지스터(TR2)의 일측에서 제1 이격 거리(sp1)로 떨어져 위치할 수 있다. 또한, 제2 관통 비아 구조물(35)은 집적 회로층(14), 예컨대 제2 트랜지스터(TR2)의 타측에서 제1 이격 거리(sp1)보다 작은 제2 이격 거리(sp2)로 떨어져 위치할 수 있다.
이상과 같이 반도체 장치(5)는 반도체 기판(10) 상에 집적 회로층(14)을 구성하는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 형성하고, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 사이에 제1 관통 비아 구조물(31) 및 제2 관통 비아 구조물(35)을 용이하게 형성할 수 있다.
반도체 장치(5)는 백 엔드 레벨층(BEOL)의 중간 부분에 연결된 제1 관통 비아 구조물(31)과 제2 관통 비아 구조물(35)을 이용하여 저항을 낮추거나 용이하게 조절할 수 있다.
더하여, 반도체 장치(1)는 제1 관통 비아 구조물들(31, 35)과 집적 회로층(14)을 구성하는 트랜지스터들(TR1, TR2) 간의 제1 및 제2 이격 거리들(sp1, sp2)을 조절함으로써 트랜지스터들(TR1, TR2)의 전기적 성능 저하를 막을 수 있다.
도 13 내지 도 16은 도 1의 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 제1 면(10a), 및 제1 면(10a)과 반대의 제2 면(10b)을 갖는 반도체 기판(10)을 준비한다. 반도체 기판(10)은 기판 레벨층(SUL)을 구성할 수 있다. 반도체 기판(10)의 제1 면(10a)에 집적 회로층(14)을 형성한다. 집적 회로층(14)은 회로 소자들, 예컨대 트랜지스터들, 커패시터들 및/또는 레지스터들을 포함할 수 있다.
반도체 기판(10) 및 집적 회로층(14) 상에 층간 절연층(12)을 형성한다. 층간 절연층(12)은 실리콘 산화층으로 형성한다. 층간 절연층(12) 내에 집적 회로층(14)과 전기적으로 연결되는 콘택 플러그층(16)을 형성한다. 콘택 플러그층(16)은 금속층, 예컨대 텅스텐층으로 형성한다. 반도체 기판(10) 상에 형성된 집적 회로층(14), 층간 절연층(12), 및 콘택 플러그층(16)은 프론트 엔드 레벨층(FEOL)을 구성할 수 있다.
프론트 엔드 레벨층(FEOL) 상에 제1 백 엔드 레벨층(BEOL1)을 형성한다. 제1 백 엔드 레벨층(BEOL1)은 제1 내지 제3 금속 배선층들(20a, 20b, 20c), 제1 내지 제3 배선 절연층들(18a, 18b, 18c) 및 제1 내지 제3 배선 비아층들(22a, 22b, 22c)을 포함할 수 있다. 제1 및 제3 배선 비아층들(22a, 22b)은 제1 내지 제3 금속 배선층들(20a, 20b, 20c) 사이를 전기적으로 연결할 수 있다. 제1 금속 배선층(20a)은 콘택 플러그층(16)과 전기적으로 연결된다.
제1 내지 제3 금속 배선층들(20a, 20b, 20c)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성한다. 제1 내지 제3 배선 절연층들(18a, 18b, 18c)은 실리콘 산화층으로 형성한다. 제1 내지 제3 배선 비아층들(22a, 22b, 22c)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성할 수 있다.
계속하여, 제1 내지 제3 배선 절연층들(18a, 18b, 18c), 층간 절연층(12) 및 반도체 기판(10)을 선택적으로 식각하여 제1 비아홀(24)을 형성한다. 제1 내지 제3 배선 절연층들(18a, 18b, 18c), 층간 절연층(12) 및 반도체 기판(10) 내에 제1 비아홀(24)을 형성한다. 제1 비아홀(24)은 사진식각공정을 이용하여 형성한다. 제1 비아홀(24)은 제1 직경(d1)을 가지도록 형성한다. 제1 비아홀(24)은 집적 회로층(14)의 일측에서 제1 이격 거리(sp1)를 두고 형성한다. 제1 비아홀(24)는 제1 비아 트랜치라고 명명될 수 있다.
도 14를 참조하면, 제1 비아홀(24)의 내측벽에 제1 비아 절연층(28)을 형성한다. 제1 비아 절연층(28)은 실리콘 산화층이나 실리콘 질화층으로 형성한다. 계속하여, 제1 비아 절연층(28) 상에서 제1 비아홀(24)을 매립하는 제1 비아 전극(30)을 형성한다.
제1 비아 전극(30)은 앞서 도 2에서 설명한 바와 같이 제1 비아 배리어층(도 2의 30a) 및 제1 비아 금속층(도 2의 30b)을 포함할 수 있다. 제1 비아 전극(30)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성한다. 이와 같은 제조 공정을 통하여 제1 비아 절연층(28) 및 제1 비아 전극(30)을 포함하는 제1 관통 비아 구조물(31)을 형성한다.
도 15를 참조하면, 제1 백 엔드 레벨층(BEOL1) 상에 제2 백 엔드 레벨층(BEOL2)을 형성한다. 제2 백 엔드 레벨층(BEOL2)은 제4 및 제5 금속 배선층들(20d, 20e), 제4 및 제5 배선 절연층들(18d, 18e) 및 제4 및 제5 배선 비아층들(22d, 22e)을 포함할 수 있다. 제4 배선 비아층(22d)은 제4 및 제5 금속 배선층들(20d, 20e) 사이를 전기적으로 연결한다. 제4 금속 배선층(20d)은 제3 배선 비아층(22c)과 전기적으로 연결된다.
제4 및 제5 금속 배선층들(20d, 20e)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성한다. 제4 및 제5 배선 절연층들(18d, 18e)은 실리콘 산화층으로 형성한다. 제4 및 제5 배선 비아층들(22d, 22e)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성할 수 있다.
제2 백 엔드 레벨층(BEOL2)을 구성하는 제4 및 제5 금속 배선층들(20d, 20e)중 제1 관통 비아 구조물(31) 상에 형성된 제4 금속 배선층(20d)은 제1 비아 연결 금속 배선층(VL1)이 될 수 있다. 제1 비아 연결 금속 배선층(VL1)은 제1 관통 비아 구조물(31)과 전기적으로 연결될 수 있다.
계속하여, 제1 내지 제5 배선 절연층들(18a, 18b, 18c, 18d, 18e), 층간 절연층(12) 및 반도체 기판(10)을 선택적으로 식각하여 제2 비아홀(26)을 형성한다. 제1 내지 제5 배선 절연층들(18a, 18b, 18c, 18d, 18e), 층간 절연층(12) 및 반도체 기판(10) 내에 제2 비아홀(26)을 형성한다. 제2 비아홀(26)은 사진식각공정을 이용하여 형성한다. 제2 비아홀(26)은 제1 직경(d1)보다 큰 제2 직경(d2)을 가지도록 형성한다. 제2 비아홀(26)은 집적 회로층(14)의 타측에서 제2 이격 거리(sp2)를 두고 형성한다. 제2 비아홀(26)은 제2 비아 트랜치라고 명명될 수 있다.
도 16을 참조하면, 제2 비아홀(26)의 내측벽에 제2 비아 절연층(32)을 형성한다. 제2 비아 절연층(32)은 실리콘 산화층이나 실리콘 질화층으로 형성한다. 계속하여, 제2 비아 절연층(32) 상에서 제2 비아홀(26)을 매립하는 제2 비아 전극(34)을 형성한다.
제2 비아 전극(34)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성한다. 이와 같은 제조 공정을 통하여 제2 비아 절연층(32) 및 제2 비아 전극(34)을 포함하는 제2 관통 비아 구조물(35)을 형성한다.
계속하여, 제2 백 엔드 레벨층(BEOL2) 상에 제3 백 엔드 레벨층(BEOL3)을 형성한다. 제3 백 엔드 레벨층(BEOL3)은 제6 금속 배선층(20f), 제6 배선 절연층(18f), 및 제6 배선 비아층(22f)을 포함할 수 있다. 제6 금속 배선층(20f)은 제5 배선 비아층(22e)과 전기적으로 연결될 수 있다.
제6 금속 배선층(20f)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성한다. 제6 배선 절연층(18f)은 실리콘 산화층으로 형성한다. 제6 배선 비아층(22f)은 금속층, 예컨대 구리층, 알루미늄층 또는 텅스텐층으로 형성할 수 있다.
제2 관통 비아 구조물(35) 상에 형성된 제6 금속 배선층(20f)은 제2 비아 연결 금속 배선층(VL2)이 될 수 있다. 제2 비아 연결 금속 배선층(VL2)은 제2 관통 비아 구조물(35)과 전기적으로 연결될 수 있다.
이와 같은 제조 공정을 통하여 백 엔드 레벨층(BEOL)은 제1 백 엔드 레벨층(BEOL1), 제2 백 엔드 레벨층(BEOL2) 및 제3 백 엔드 레벨층(BEOL3)을 포함할 수 있다. 백 엔드 레벨층(BEOL)은 금속 배선층들(20), 배선 절연층들(18), 및 배선 비아층들(22)을 포함할 수 있다. 금속 배선층들(20)은 제1 내지 제6 금속 배선층들(20a-20f)을 포함할 수 있다. 배선 절연층들(18)은 제1 내지 제6 배선 절연층들(18a-18f)을 포함할 수 있다. 배선 비아층들(22)은 제1 내지 제6 배선 비아층들(22a-22f)을 포함할 수 있다
계속하여, 도 1에 도시한 바와 같이 제6 배선 비아층(22f) 상에는 상부 패드(도 1의 33)가 형성될 수 있다. 아울러서, 필요에 따라서 도 1에 도시한 바와 같이 반도체 기판(10)의 제2 면(10b)은 화학기계적연마되어 제1 관통 비아 구조물(31) 및 제2 관통 비아 구조물(35)을 노출시키고, 하부 보호 절연층(46) 및 하부 패드(48)를 형성할 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(200)은 로직 영역(202), SRAM 영역(204) 및 입출력 영역(206)을 포함할 수 있다. 반도체 칩(200)은 본 발명의 일 실시예들에 따른 반도체 장치들(1-6)을 포함할 수 있다. 로직 영역(202)은 로직 셀 영역(203)을 포함할 수 있다. SRAM 영역(204)은 SRAM 셀 영역(205) 및 SRAM 주변 회로 영역(208)을 포함할 수 있다.
로직 셀 영역(203)에는 제1 트랜지스터(210)가 배치되고, SRAM 셀 영역(205)에는 제2 트랜지스터(212)가 배치될수 있다. SRAM 주변 회로 영역(208)에는 제3 트랜지스터(214)가 형성될 수 있고, 입출력 영역(206)에는 제4 트랜지스터(216)가 배치될 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(250)은 로직 영역(252)을 포함할 수 있다. 반도체 칩(250)은 본 발명의 일 실시예들에 따른 반도체 장치들(1-6)을 포함할 수 있다. 로직 영역(252)은 로직 셀 영역(254) 및 입출력 영역(256)을 포함할 수 있다. 로직 셀 영역(254)에는 제1 트랜지스터(258) 및 제2 트랜지스터(260)가 배치될 수 있다. 제1 트랜지스터(258) 및 제2 트랜지스터(260)는 도전형이 다른 트랜지스터일 수 있다. 입출력 영역(256)에는 제3 트랜지스터(262)가 배치될수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지의 구성을 보여주는 블록도이고, 도 20은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치에 포함된 SRAM 셀의 등가 회로도이다.
도 19를 참조하면, 반도체 패키지(300)는 시스템 온 칩(310)을 포함할 수 있다. 시스템 온 칩(310)은 프로세서(Processor; 311), 임베디드 메모리(Embedded Memory; 313) 및 캐쉬 메모리(Cache Memory; 315)를 포함할 수 있다. 프로세서(311)는 하나 이상의 프로세서 코어들(Processor Core; C1-CN)을 포함할 수 있다. 프로세서 코어들(C1-CN)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-CN)은 본 발명의 실시예들에 따른 반도체 장치(1-6)를 포함할 수 있다.
반도체 패키지(300)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(311)는 어플리케이션 프로세서(Application Processor)일 수 있다. 임베디드 메모리(313)는 프로세서(311)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 프로세서 코어들(C1-CN)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(313)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(313)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 임베디드 메모리(313)는 프로세서(311)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
임베디드 메모리(313)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 시스템 온 칩(310)에 임베디드되면 작은 크기를 갖고 빠른 속도로 작동하는 반도체 패키지(300)가 구현될 수 있다. 나아가, SRAM이 시스템 온 칩(310)에 임베디드되면, 반도체 패키지(300)의 작동 전력(Active Power)의 소모량이 감소할 수 있다.
일 예로, SRAM은 본 발명의 실시예들에 따른 반도체 장치들(1-6)을 포함할 수 있다. 캐쉬 메모리(315)는 프로세서 코어들(C1 내지 CN)과 함께 시스템 온 칩(310) 위에 실장될 수 있다. 캐쉬 메모리(315)는 캐쉬 데이터(DATc)를 저장할 수 있다. 캐쉬 데이터(DATc)는 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐쉬 메모리(315)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다.
일 예로, 캐쉬 메모리(315)는 본 발명의 실시예들에 따른 반도체 장치들(1-6)을 구비하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐쉬 메모리(315)가 이용되는 경우 프로세서(311)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐쉬 메모리(315)가 이용되는 경우, 반도체 패키지(300)의 작동 속도가 빨라질 수 있다. 이해를 돕기 위해, 캐쉬 메모리(315)는 프로세서(311)와 별개의 구성 요소로 도시되었다. 그러나, 캐쉬 메모리(315)는 프로세서(311)에 포함되도록 구성될 수 있다.
도 20을 참조하면, SRAM 셀은 본 발명의 실시예들에 따른 반도체 장치들(1-6)을 통해 구현될 수 있다. 일 예로, SRAM 셀은 앞서 도 19에서 설명한 임베디드 메모리(313) 및/또는 캐쉬 메모리(315)에 적용될 수 있다. SRAM 셀은 제1 풀업 트랜지스터(PU1, first pull-up transistor), 제1 풀다운 트랜지스터(PD1, first pull-down transistor), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제1 액세스 트랜지스터(PA1, first access transistor) 및 제2 액세스 트랜지스터(PA2)를 포함할 수 있다.
제1 및 제2 풀업 트랜지스터들(PU1, PU2)은 P형 모스 트랜지스터들인 반면에 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)과 제1 및 제2 액세스 트랜지스터들(PA1, PA2)은 N형 모스 트랜지스터들일 수 있다. 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 서로 연결된 게이트 전극들(게이트들)은 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 제1 인버터의 출력단에 해당할 수 있다.
제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)는 제2 인버터를 구성할 수 있다. 제2 풀업 및 제2 풀-다운 트랜지스터들(PU2, PD2)의 서로 연결된 게이트 전극들(게이트들)은 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 제2 인버터의 출력단에 해당할 수 있다.
제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 게이트 전극들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀업 및 제2 풀다운 트랜지스터들(PU2, PD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다.
제1 액세스 트랜지스터(PA1)의 제1 소오스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(PA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 제2 액세스 트랜지스터(PA2)의 제1 소오스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(PA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다.
제1 및 제2 액세스 트랜지스터들(PA1, PA2)의 게이트 전극들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 반도체 장치(1-6)를 이용하여 SRAM 셀을 구현할 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 보여주는 단면도이다.
구체적으로, 반도체 패키지(400)는 패키지 기판(401) 상에 적층된 적층 반도체 칩(440)을 포함할 수 있다. 패키지 기판(401)은 인쇄 회로 기판일 수 있다. 패키지 기판(401)의 하면에는 외부 연결 단자인 솔더 범프(403)가 형성될 수 있다.
적층 반도체 칩(440)은 제1 반도체 칩(410) 및 제1 반도체 칩(410) 상에 탑재된 복수개의 제2 반도체 칩들(420)을 포함할 수 있다. 제2 반도체 칩들(420)은 제1 반도체 칩(410) 상에 수직 방향(Z 방향)으로 순차 적층될 수 있다. 제1 반도체 칩(410)의 폭은 제2 반도체 칩들(420) 각각의 폭보다 클 수 있다.
도면에서는 적층 반도체 칩(440)이 4개의 제2 반도체 칩들(420)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 적층 반도체 칩(440)은 2 이상의 제2 반도체 칩들(420)을 포함할 수 있다. 제1 반도체 칩(410) 및 제2 반도체 칩들(420)은 본 발명의 일 실시예들에 따른 반도체 장치들(1-6)을 포함할 수 있다.
예컨대, 제1 반도체 칩(410)은 제1 반도체 기판(411)의 양면 상에 제1 패드(412a) 및 제2 패드(412b)를 포함할 수 있다. 제1 패드(412a) 및 제2 패드(412b) 사이는 제1 관통 비아 구조물(413a), 제1 비아 연결 금속 배선층(VL5), 제2 관통 비아 구조물(413b)) 및 제2 비아 연결 금속 배선층(VL6)을 이용하여 전기적으로 연결될 수 있다.
제1 관통 비아 구조물(413a)은 제1 비아 연결 금속 배선층(VL5)과 전기적으로 연결될 수 있다. 제2 관통 비아 구조물(413b)은 제2 비아 연결 금속 배선층(VL6)과 전기적으로 연결될 수 있다. 도면에서는 편의상 제1 비아 연결 금속 배선층(VL5) 및 제2 비아 연결 금속 배선층(VL6)의 수평 레벨이 동일한 것으로 표시한다.
제1 패드(412a)는 외부 연결 단자인 솔더 범프(405)를 이용하여 패키지 기판(401)과 전기적으로 연결될 수 있다. 제1 반도체 칩(410)은 활성면(411a)이 아래에 위치할 수 있다. 제1 패드(412a)는 상면 패드일 수 있다. 제2 패드(412b)는 하면 패드일 수 있다.
제2 반도체 칩들(420) 각각은 제2 반도체 기판(411)의 양면 상에 제3 패드(422a) 및 제4 패드(422b)를 포함할 수 있다. 제3 패드(422a) 및 제4 패드(422b) 사이는 제3 관통 비아 구조물(423a), 제3 비아 연결 금속 배선층(VL7), 제4 관통 비아 구조물(423b)) 및 제4 비아 연결 금속 배선층(VL8)을 이용하여 전기적으로 연결될 수 있다.
제3 관통 비아 구조물(423a)은 제3 비아 연결 금속 배선층(VL7)과 전기적으로 연결될 수 있다. 제4 관통 비아 구조물(423b)은 제4 비아 연결 금속 배선층(VL8)과 전기적으로 연결될 수 있다. 도면에서는 편의상 제3 비아 연결 금속 배선층(VL7) 및 제4 비아 연결 금속 배선층(VL8)의 수평 레벨이 동일한 것으로 표시한다.
제3 패드(422a)는 내부 연결 단자(424)를 이용하여 제2 반도체 칩들(420)을 전기적으로 연결한다. 내부 연결 단자(424)는 내부 연결 패드(424a) 및 내부 범프(424b)를 포함할 수 있다.
제2 반도체 칩들(420) 각각은 활성면(421a)이 아래에 위치할 수 있다. 제3 패드(422a)는 상면 패드일 수 있다. 제4 패드(422b)는 하면 패드일 수 있다. 적층 반도체 칩(440)은 제2 반도체 칩들(420) 사이는 접착층(435)에 의해 접착될 수 있다. 제2 반도체 칩들(420)은 제1 반도체 칩(410) 상에서 몰딩층(430)에 의해 몰딩될 수 있다.
도 22 및 도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 보여주는 도면들이다.
도 22를 참조하면, 반도체 패키지(500)는 복수의 적층형 메모리 장치들(510) 및 시스템 온 칩(520)을 포함할 수 있다. 적층형 메모리 장치들(510)과 시스템 온 칩(520)은 인터포저(530) 상에 적층되고, 인터포저(530)는 패키지 기판(540) 상에 적층될 수 있다. 반도체 패키지(500)는 패키지 기판(540) 하부에 부착된 솔더볼(501)을 통해 외부의 다른 패키지 또는 전자 장치들과 신호들을 송수신할 수 있다.
적층형 메모리 장치들(510) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(510) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다. 적층형 메모리 장치들(510) 각각은 본 발명의 일 실시예들에 의한 반도체 장치들(1-6)을 포함할 수 있다.
시스템 온 칩(520)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(5100)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(520)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다.
도 23을 참조하면, 반도체 패키지(600)는 적층형 메모리 장치(610), 시스템 온 칩(620), 인터포저(630), 및 패키지 기판(640)을 포함할 수 있다. 적층형 메모리 장치(6100)는 버퍼 다이(611) 및 코어 다이들(612-615)을 포함할 수 있다.
코어 다이들(612~615) 각각은 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다. 버퍼 다이(611)는 물리 계층(606, PHYsical layer) 및 직접 접근 영역(DAB, 608)을 포함할 수 있다. 물리 계층(606)은 시스템 온 칩(620)의 물리 계층(621)과 인터포저(630)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(610)는 물리 계층(606)을 통해 시스템 온 칩(620)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(620)으로 신호들을 전송할 수 있다.
직접 접근 영역(608)은 시스템 온 칩(620)을 통하지 않고 적층형 메모리 장치(610)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(608)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(608)을 통해 수신된 테스트 신호는 관통 비아 구조물들을 통해 코어 다이들(612~615)로 전송될 수 있다. 코어 다이들(612~615)의 테스트를 위해 코어 다이들(612~615)로부터 독출된 데이터는 관통 비아 구조물들 및 직접 접근 영역(608)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(612~615)에 대한 직접 접근 테스트가 수행될 수 있다.
버퍼 다이(611)와 코어 다이들(612~615)은 관통 비아 구조물들(631a, 631b, 633a, 633b) 및 범프들(635)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(611)와 코어 다이들(612~615)은 본 발명의 실시예들에 따른 반도체 장치들(1-6)을 포함할 수 있다.
예컨대, 버퍼 다이(611)는 제1 관통 비아 구조물(631a), 제1 비아 연결 금속 배선층(VL9), 제2 관통 비아 구조물(631b)) 및 제2 비아 연결 금속 배선층(VL10)을 포함할 수 있다. 제1 관통 비아 구조물(631a)은 제1 비아 연결 금속 배선층(VL9)과 전기적으로 연결될 수 있다. 제2 관통 비아 구조물(631b)은 제2 비아 연결 금속 배선층(VL10)과 전기적으로 연결될 수 있다. 도면에서는 편의상 제1 비아 연결 금속 배선층(VL9) 및 제2 비아 연결 금속 배선층(VL10)의 수평 레벨이 동일한 것으로 표시한다.
코어 다이들(612~615) 각각은 제3 관통 비아 구조물(633a), 제3 비아 연결 금속 배선층(VL11), 제4 관통 비아 구조물(633b)) 및 제4 비아 연결 금속 배선층(VL12)을 포함할 수 있다. 제3 관통 비아 구조물(633a)은 제3 비아 연결 금속 배선층(VL11)과 전기적으로 연결될 수 있다. 제4 관통 비아 구조물(633b)은 제4 비아 연결 금속 배선층(VL12)과 전기적으로 연결될 수 있다. 도면에서는 편의상 제3 비아 연결 금속 배선층(VL11) 및 제4 비아 연결 금속 배선층(VL12)의 수평 레벨이 동일한 것으로 표시한다.
버퍼 다이(611)는 시스템 온 칩(620)으로부터 채널 별로 할당된 범프들(602)을 통해 각각의 채널로 제공되는 신호들을 수신하거나, 범프들(602)을 통해 신호들을 시스템 온 칩(620)으로 전송할 수 있다. 예를 들어, 범프들(602)은 마이크로 범프들일 수 있다.
시스템 온 칩(620)은 적층형 메모리 장치(610)를 이용하여 반도체 패키지(600)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(620)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
시스템 온 칩(620)은 적층형 메모리 장치(610)의 전반적인 동작을 제어할 수 있다. 시스템 온 칩(620)은 물리 계층(621)을 포함할 수 있다. 물리 계층(621)은 적층형 메모리 장치(610)의 물리 계층(606)과 신호들을 송수신하기 위한 인터페이스 회로를 포함할 수 있다. 시스템 온 칩(620)은 물리 계층(621)을 통해 물리 계층(606)으로 다양한 신호들을 제공할 수 있다. 물리 계층(606)으로 제공된 신호들은 물리 계층(606)의 인터페이스 회로 및 관통 비아 구조물들(631a, 631b, 633a, 633b)을 통해 코어 다이들(612~615)로 전달될 수 있다.
인터포저(630)는 적층형 메모리 장치(610)와 시스템 온 칩(620)을 연결할 수 있다. 인터포저(630)는 적층형 메모리 장치(610)의 물리 계층(606)과 시스템 온 칩(620)의 물리 계층(621) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(610) 및 시스템 온 칩(620)은 인터포저(630) 상에 적층되어 서로 신호들을 송수신할 수 있다.
패키지 기판(640) 상부에는 범프들(603)이 부착되고, 하부에는 솔더볼(604)이 부착될 수 있다. 예를 들어, 범프들(603)은 플립-칩 범프들일 수 있다. 인터포저(630)는 범프들(603)을 통해 패키지 기판(640) 상에 적층될 수 있다. 반도체 패키지(600)는 솔더볼(604)을 통해 외부의 다른 패키지 또는 전자 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(6400)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 기판, 12: 층간 절연층, 14: 집적 회로층, FEOL: 프론트 엔드 레벨층, 18: 배선 절연층들, 20: 금속 배선층들, 22: 배선 비아층들, BEOL: 백 엔드 레벨층, 31: 제1 관통 비아 구조물, 35: 제2 관통 비아 구조물, VL1: 제1 비아 연결 금속 배선층, VL2: 제2 비아 연결 금속 배선층

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 집적 회로층;
    상기 반도체 기판 및 상기 집적 회로층의 상부에 순차적으로 형성된 제1 내지 제n 금속 배선층들(n은 양의 정수);
    상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제1 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 반도체 기판을 관통하는 제1 관통 비아 구조물; 및
    상기 제1 관통 비아 구조물과 떨어져 위치하고, 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제2 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 반도체 기판을 관통하는 제2 관통 비아 구조물을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 관통 비아 구조물의 제1 직경은 상기 제2 관통 비아 구조물의 제2 직경과 다른 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 관통 비아 구조물의 제1 직경은 상기 제2 관통 비아 구조물의 제2 직경보다 작고,
    상기 제1 관통 비아 구조물은 상기 집적 회로층의 일측으로부터 제1 이격 거리로 떨어져 위치하고, 및
    상기 제2 관통 비아 구조물은 상기 집적 회로층의 타측으로부터 제1 이격거리보다 작은 제2 이격 거리로 떨어져 위치하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 관통 비아 구조물의 제1 직경은 상기 제2 관통 비아 구조물의 제2 직경과 동일한 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 관통 비아 구조물은 상기 집적 회로층의 일측으로부터 제1 이격 거리로 떨어져 위치하고, 및
    상기 제2 관통 비아 구조물은 상기 집적 회로층의 타측으로부터 상기 제1 이격거리와 동일한 제2 이격 거리로 떨어져 위치하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 비아 연결 금속 배선층은 상기 제2 비아 연결 금속 배선층과 다른 수평 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 비아 연결 금속 배선층은 상기 제2 비아 연결 금속 배선층과 동일한 수평 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 내지 제n 금속 배선층들(n은 양의 정수)중 최상부의 제n 금속 배선층 상에는 상기 제n 금속 배선층과 전기적으로 연결된 상부 패드가 더 형성되어 있고, 및
    상기 반도체 기판의 하면 상부에는 상기 제1 관통 비아 구조물 및 상기 제2 관통 비아 구조물과 전기적으로 연결된 하부 패드가 더 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 내지 제n 금속 배선층들(n은 양의 정수)중 최상부의 제n 금속 배선층 상에는 상기 제n 금속 배선층과 전기적으로 연결된 재배선층, 및 상기 재배선층 상에 형성된 범프 패드가 더 형성되어 있고, 및
    상기 범프 패드 상에는 솔더 범프가 더 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1 면 및 상기 제1 면과 반대의 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 제1 면에 형성된 집적 회로층을 포함하는 프론트 엔드 레벨층;
    상기 프론트 엔드 레벨층 상에 상기 집적 회로층과 순차적으로 및 전기적으로 연결된 제1 내지 제n 금속 배선층들(n은 양의 정수)을 포함하는 백 엔드 레벨층;
    상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제1 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 백 엔드 레벨층, 상기 프론트 엔드 레벨층, 및 상기 반도체 기판의 상기 제1 면 및 상기 제2 면 사이를 모두 관통하는 제1 관통 비아 구조물; 및
    상기 제1 관통 비아 구조물과 떨어져 위치하고, 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제2 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 백 엔드 레벨층, 상기 프론트 엔드 레벨층, 및 상기 반도체 기판의 상기 제1 면 및 상기 제2 면 사이를 모두 관통하는 제2 관통 비아 구조물을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 프론트 엔드 레벨층을 구성하는 상기 집적 회로층은 트랜지스터, 커패시터, 또는 레지스터인 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 백 엔드 레벨층은 상기 제1 내지 제n 금속 배선층들. 상기 제1 내지 제n 금속 배선층들 사이를 절연하는 배선 절연층들, 및 상기 배선 절연층들 내에 상기 제1 내지 제n 금속 배선층들 사이를 연결하는 배선 비아층들을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서, 상기 제1 관통 비아 구조물 및 상기 제2 관통 비아 구조물은 상기 백 엔드 레벨층, 상기 프론트 엔드 레벨층, 및 상기 반도체 기판에 형성된 비아홀, 상기 비아홀의 내측벽에 형성된 비아 절연층, 및 상기 비아 절연층 상에서 상기 비아홀을 매립하는 비아 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서, 상기 제1 관통 비아 구조물의 제1 높이는 상기 제2 관통 비아 구조물의 제2 높이와 다른 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서, 상기 제1 관통 비아 구조물의 제1 직경은 상기 제2 관통 비아 구조물의 제2 직경과 다른 것을 특징으로 하는 반도체 장치.
  16. 제10항에 있어서, 상기 제2 관통 비아 구조물의 제2 직경은 상기 제1 관통 비아 구조물의 제1 직경보다 크고,
    상기 제2 관통 비아 구조물은 전력 전달용 비아 구조물이고, 및
    상기 제1 관통 비아 구조물은 신호 전달용 비아 구조물인 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판;
    상기 반도체 기판 상에 형성된 집적 회로층, 상기 집적 회로층을 절연하는 층간 절연층 및 상기 층간 절연층 내에 상기 집적 회로층과 전기적으로 연결된 콘택 플러그층을 포함하는 프론트 엔드 레벨층;
    상기 프론트 엔드 레벨층 상에 상기 콘택 플러그층과 순차적으로 및 전기적으로 연결된 제1 내지 제n 금속 배선층들(n은 양의 정수), 상기 제1 내지 제n 금속 배선층들 사이를 절연하는 배선 절연층들, 및 상기 배선 절연층들 내에 상기 제1 내지 제n 금속 배선층들 사이를 연결하는 배선 비아층들을 포함하는 백 엔드 레벨층;
    상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제1 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 배선 절연층들, 상기 층간 절연층 및 상기 반도체 기판을 모두 관통하는 제1 관통 비아 구조물; 및
    상기 제1 관통 비아 구조물과 떨어져 위치하고, 상기 제1 금속 배선층을 제외한 상기 제2 내지 제n 금속 배선층들중 어느 하나인 제2 비아 연결 금속 배선층에서 상기 반도체 기판을 향하여 수직 방향으로 연장됨과 아울러 상기 배선 절연층들, 상기 층간 절연층 및 상기 반도체 기판을 모두 관통하는 제2 관통 비아 구조물을 포함하되,
    상기 제1 관통 비아 구조물은 상기 집적 회로층의 일측에 위치하는 제1 킵-아웃 영역(first Keep Out Zone)에 형성되고, 상기 제2 관통 비아 구조물은 상기 집적 회로층의 타측에 위치하는 제2 킵-아웃 영역(second Keep Out Zone)에 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 제1 킵-아웃 영역 및 상기 제2 킵-아웃 영역은 절연층으로 구성되는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 제2 관통 비아 구조물의 제2 직경은 상기 제1 관통 비아 구조물의 제1 직경보다 크고,
    상기 제1 관통 비아 구조물은 상기 집적 회로층의 일측으로부터 제1 이격 거리로 떨어져 위치하고, 및
    상기 제2 관통 비아 구조물은 상기 집적 회로층의 일측으로부터 제1 이격거리보다 작은 제2 이격 거리로 떨어져 위치하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서, 상기 백 엔드 레벨층에서 상기 제1 비아 연결 금속 배선층은 상기 제2 비아 연결 금속 배선층과 다른 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
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