KR20220143444A - 반도체 칩 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 칩 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20220143444A
KR20220143444A KR1020210049971A KR20210049971A KR20220143444A KR 20220143444 A KR20220143444 A KR 20220143444A KR 1020210049971 A KR1020210049971 A KR 1020210049971A KR 20210049971 A KR20210049971 A KR 20210049971A KR 20220143444 A KR20220143444 A KR 20220143444A
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
substrate
semiconductor chip
chip
Prior art date
Application number
KR1020210049971A
Other languages
English (en)
Inventor
싸오펑 딩
문성욱
안정훈
최윤기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210049971A priority Critical patent/KR20220143444A/ko
Priority to US17/517,291 priority patent/US20220336326A1/en
Publication of KR20220143444A publication Critical patent/KR20220143444A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 칩이 제공된다. 이 반도체 칩은 기판, 상기 기판 상의 복수의 트랜지스터를 포함하는 소자 층, 상기 소자 층 상의 배선층, 상기 소자 층 및 상기 기판을 관통하는 제1 관통 비아(through via), 및 상기 배선층, 상기 소자 층, 및 상기 기판을 관통하는 제2 관통 비아를 포함하고, 상기 제1 관통 비아의 높이는 상기 제2 관통 비아의 높이보다 작을 수 있다. 또한 이러한 반도체 칩을 포함하는 반도체 패키지가 제공된다.

Description

반도체 칩 및 이를 포함하는 반도체 패키지{Semiconductor chip and semiconductor package including the same}
본 개시는 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것이다. 보다 구체적으로는 관통 비아를 포함하는 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자 기기에 사용되는 반도체 패키지의 크기를 감소시키고, 성능을 향상시키고, 전력을 감소시키는 것이 요구되고 있다. 이를 위해 복수의 반도체 칩이 적층된 반도체 패키지가 제안되었다. 적층된 복수의 반도체 칩을 반도체 칩을 관통하는 관통 비아를 이용하여 연결하는 방법이 제안되었다. 이러한 관통 비아는 실리콘 관통 비아(Through Silicon Via, TSV)로도 불린다. 관통 비아는 종래 복수의 반도체 칩을 연결하기 위해 사용되었던 와이어 본딩 기술보다 향상된 속도 및 감소된 소비 전력을 갖는다.
본 개시가 해결하고자 하는 과제는 저항으로 인한 전력 손실을 방지하고 신호 무결성과 전력 무결성을 향상시키시는 반도체 칩 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 개시의 실시예들에 따른 반도체 칩은 기판, 상기 기판 상의 복수의 트랜지스터를 포함하는 소자 층, 상기 소자 층 상의 배선층, 상기 소자 층 및 상기 기판을 관통하는 제1 관통 비아, 및 상기 배선층, 상기 소자 층, 및 상기 기판을 관통하는 제2 관통 비아를 포함하고, 상기 제1 관통 비아의 높이는 상기 제2 관통 비아의 높이보다 작을 수 있다.
상술한 과제를 해결하기 위하여 본 개시의 실시예들에 따른 반도체 칩은 제1 면 및 제2 면을 가지는 기판, 상기 기판의 상기 제1 면 상의 복수의 트랜지스터를 포함하는 소자 층, 상기 소자 층 상의 제1 배선층, 상기 제1 배선 층 상의 제2 배선 층, 상기 제1 배선층으로부터 상기 기판의 상기 제2 면까지 연장되는 제1 관통 비아, 상기 제2 배선층으로부터 상기 기판의 상기 제2 면까지 연장되는 제2 관통 비아, 상기 제1 관통 비아의 측면 상의 제1 관통 비아 절연 층, 및 상기 제2 관통 비아의 측면 상의 제2 관통 비아 절연 층을 포함할 수 있다.
상술한 과제를 해결하기 위하여 본 개시의 실시예들에 따른 반도체 패키지는 제1 반도체 칩, 및 상기 제1 반도체 칩 상의 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩은, 기판, 상기 기판 상의 복수의 트랜지스터를 포함하는 소자 층, 상기 소자 층 상에 적층된 복수의 배선 층을 포함하는 배선 구조체, 상기 소자 층 및 상기 기판을 관통하는 제1 관통 비아, 상기 복수의 배선 층 중 적어도 하나를 관통하고 상기 소자 층, 및 상기 기판을 관통하는 제2 관통 비아, 상기 제1 관통 비아의 측면 상의 제1 관통 비아 절연 층, 및 상기 제2 관통 비아의 측면 상의 제2 관통 비아 절연 층을 포함하고, 상기 제1 관통 비아의 높이는 상기 제2 관통 비아의 높이보다 작고, 상기 제1 관통 비아는 전력 이외의 신호를 전달하고 상기 제2 관통 비아는 전력을 전달할 수 있다.
본 개시의 실시예들에 따른 반도체 칩은 전력 외의 신호를 전달하는 제1 관통 비아 및 전력을 전달하는 제2 관통 비아를 포함할 수 있다. 본 개시의 실시예들에 따르면, 제1 관통 비아는 배선 층을 관통하지 않으나 제2 관통 비아는 배선 층을 더 관통할 수 있다. 따라서 배선 층의 저항으로 인한 전력 손실이 방지될 수 있다.
또한, 본 개시의 실시예들에 따르면, 제2 관통 비아의 직경은 제1 관통 비아의 직경보다 클 수 있다. 따라서 제2 관통 비아의 저항으로 인한 전력 손실이 감소되는 한편, 제1 관통 비아가 차지하는 부피를 감소시켜 반도체 칩의 집적도를 향상시킬 수 있다.
또한, 본 개시의 실시예들에 따르면, 제2 관통 비아와 기판 사이의 제2 캐패시턴스는 제1 관통 비아와 기판 사이의 제1 캐패시턴스보다 클 수 있다. 따라서 작은 제1 캐패시턴스로 인해 신호 무결성이 향상될 수 있으며 큰 제2 캐패시턴스로 인해 전력 무결성이 향상될 수 있다. 작은 제1 캐패시턴스 및 큰 제2 캐패시턴스를 달성하기 위해, 예를 들어, 제2 관통 비아의 높이 및/또는 직경은 제1 관통 비아의 높이 및/또는 직경보다 클 수 있다. 또한, 일부 실시예들에서, 제2 관통 비아의 측면 상의 제2 관통 비아 절연 층의 물질의 유전 상수는 제1 관통 비아의 측면 상의 제1 관통 비아 절연 층의 물질의 유전 상수보다 클 수 있다. 또한, 일부 실시예들에서, 제2 관통 비아 절연 층의 두께는 제1 관통 비아 절연 층의 두께보다 작을 수 있다.
도 1은 본 개시의 실시예들에 따른 반도체 칩을 나타낸 단면도이다.
도 2는 본 개시의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 개시의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 개시의 실시예들에 따른 반도체 패키지를 나타낸 개념도이다.
도 5는 본 개시의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 6은 본 개시의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 개시의 실시예들에 따른 반도체 칩의 제조 방법을 나타낸 흐름도이다.
도 8a 내지 도 8g는 본 개시의 실시예들에 따른 반도체 칩의 제조 방법을 나타낸 단면도들이다.
도 1은 본 개시의 실시예들에 따른 반도체 칩(100)을 나타낸 단면도이다.
도 1을 참조하면, 반도체 칩(100)은 기판(110), 기판(110)의 제1 면(F1) 상의 소자 층(DL), 소자 층(DL) 상의 적어도 하나의 배선 층, 예를 들어 제1 내지 제3 배선 층(WL1 내지 WL3), 제1 관통 비아(141), 및 제2 관통 비아(142)를 포함할 수 있다. 일부 실시예에서, 반도체 칩(100)은 기판(110) 내의 딥 트렌치 분리 층(160)을 더 포함할 수 있다. 일부 실시예에서, 반도체 칩(100)은 제2 관통 비아(142) 상의 제4 배선 층(WL4)을 더 포함할 수 있다. 일부 실시예에서, 반도체 칩(100)은 제1 관통 비아(141)의 측면 상의 제1 관통 비아 절연 층(151) 및 제2 관통 비아(142)의 측면 상의 제2 관통 비아 절연 층(152)을 더 포함할 수 있다. 일부 실시예에서, 반도체 칩(100)은 제4 배선 층(WL4) 상의 패드 층(PL)을 더 포함할 수 있다. 일부 실시예에서, 반도체 칩(100)은 패드 층(PL) 상의 상부 절연 층(122) 및 기판(110)의 제2 면(f2) 상의 하부 절연 층(121)을 더 포함할 수 있다. 일부 실시예에서, 반도체 칩(100)은 제1 관통 비아(141)의 하면 상의 제1 하부 패드(191) 및 제2 관통 비아(142)의 하면 상의 제2 하부 패드(192)를 더 포함할 수 있다.
기판(110)은 서로 대향하는 제1 면(F1) 및 제2 면(F2)을 가질 수 있다. 기판(110)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 상기 기판(110)은 벌크 웨이퍼 또는 에피택시얼층일 수 있다.
딥 트렌치 분리 층(160)은 기판(110)의 제1 면(F1)으로부터 기판(110) 내로 연장될 수 있다. 딥 트렌치 분리 층(160)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
기판(110)의 제1 면(F1) 상에 소자 층(DL)이 배치된다. 소자 층(DL)은 다양한 반도체 소자를 포함할 수 있다. 반도체 소자는 예를 들어 로직 소자, 메모리 소자, 센서 소자 중 적어도 하나를 포함할 수 있다. 예를 들어 상기 로직 소자는 어플리케이션 프로세서(application processor, AP), 그래픽 처리 장치(graphic processing unit, GPU), 중앙 처리 장치(central processing unit, CPU), 또는 메모리 컨트롤러 등을 포함할 수 있다. 예를 들어 상기 메모리 소자는 플래쉬 메모리, 디램(dynamic random access memory, DRAM), 정적 램(static random access memory, SRAM), 이이피롬(electrically erasable programmable read-only memory, EEPROM), 상변화 메모리(phase-change random access memory, PRAM), 자기 저항 메모리(magnetoresistive random access memory, MRAM), 또는 저항 메모리(resistive random access memory, RRAM) 등을 포함할 수 있다. 상기 센서 소자는 예를 들어 씨모스 이미지 센서(CMOS image sensor, CIS)를 포함할 수 있다.
일부 실시예에서, 소자 층(DL)은 기판(110)의 제1 면(F1) 상의 복수의 트랜지스터(130), 복수의 트랜지스터(130)를 둘러싸는 제1 층간 절연 층(IL1), 복수의 트랜지스터(130)와 접촉하는 복수의 제1 소스/드레인 컨택(132t1) 및 복수의 제1 게이트 컨택(131t1), 제1 층간 절연 층(IL1) 상의 제2 층간 절연 층(IL2), 제2 층간 절연 층(IL2)을 관통하는 복수의 제2 소스/드레인 컨택(132t2) 및 복수의 제2 게이트 컨택(131t2)을 포함할 수 있다.
각각의 트랜지스터(130)는 게이트 구조체(131), 게이트 구조체(131)의 양 측면 상의 게이트 스페이서(133), 및 게이트 구조체(131) 양 측의 두 소스/드레인(132)을 포함할 수 있다. 게이트 구조체(131)는 기판(110)의 제1 면(F1) 상의 게이트 절연 층(131a), 게이트 절연 층(131a) 상의 게이트 전극(131b), 및 게이트 전극(131b) 상의 게이트 캡핑 층(131c)을 포함할 수 있다. 게이트 절연 층(131a)은 실리콘 산화물, 고유전(high-k) 물질, 또는 이들의 조합을 포함할 수 있다. 상기 고유전 물질은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 가지는 물질이다. 게이트 전극(131b)은 예를 들어 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 게이트 캡핑 층(131c)은 예를 들어 실리콘 질화물을 포함할 수 있다. 게이트 스페이서(133)는 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 소스/드레인(132)은 기판(110) 내의 불순물로 도핑된 영역이거나, 에피택시얼 성장되고 불순물로 도핑된 반도체 층일 수 있다. 예를 들어 소스/드레인(132)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합과 같은 반도체 물질 및 N형 또는 P형 불순물을 포함할 수 있다.
도 1에는 트랜지스터(130)가 평면형 트랜지스터인 것으로 도시되었으나, 일부 실시예에서, 트랜지스터(130)는 핀펫(FINFET), 게이트 올 어라운드 FET(GAAFET), 또는 멀티 브릿지 채널 FET(MBCFET) 등의 3차원 트랜지스터일 수 있다. 소자 층(DL)은 도 1에 도시된 복수의 트랜지스터(130) 외에도 다양한 종류의 복수의 개별 소자를 포함할 수 있다. 복수의 개별소자는 예를 들어 다양한 능동 소자와 수동 소자, 예를 들어 다이오드, 포토 다이오드, 캐패시터, 저항 등을 포함할 수 있다.
도 1에는 소자 층(Dl)이 두 층간 절연 층, 예를 들어, 제1 층간 절연 층(IL1) 및 제2 층간 절연 층(IL2)을 포함하는 것으로 도시되었으나, 소자 층(DL)에 포함되는 층간 절연 층의 수는 2보다 많거나 적을 수 있다. 제1 층간 절연 층(IL1) 및 제2 층간 절연 층(IL2)은 실리콘 산화물, 실리콘 질화물, 저유전(low-k) 물질 등의 절연 물질을 포함할 수 있다.
상기 저유전 물질은 실리콘 산화물의 유전 상수보다 작은 유전 상수를 가지는 물질로서, 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있다.
각각의 제1 소스/드레인 컨택(132t1)은 제1 층간 절연 층(IL1)을 관통하여 소스/드레인(132)에 접촉할 수 있다. 각각의 제1 게이트 컨택(131t1)은 제1 게이트 캡핑 층(131c)을 관통하여 게이트 구조체(131)의 게이트 전극(131b)에 접촉할 수 있다. 각각의 제2 소스/드레인 컨택(132t2)은 제2 층간 절연 층(IL2)을 관통하여 제1 소스/드레인 컨택(132t1)에 접촉할 수 있다. 각각의 제2 게이트 컨택(131t2)은 제2 층간 절연 층(IL2)을 관통하여 제1 게이트 컨택(131t1)에 접촉할 수 있다. 제1 소스/드레인 컨택(132t1), 제1 게이트 컨택(131t1), 제2 소스/드레인 컨택(132t), 및 제2 게이트 컨택(131t2)은 금속, 예를 들어 텅스텐(W), 코발트(Co), 구리(Cu), 루테늄(Ru), 망간(Mn), 알루미늄(Al), 은(Ag), 금(AU), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 소스/드레인 컨택(132t1) 및 제1 게이트 컨택(131t1)은 배리어 층 및 배리어 층 상의 금속 층을 포함할 수 있다. 상기 배리어 층은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 소스/드레인 컨택(132t1)과 소스/드레인(132) 사이에는 실리사이드 층이 더 배치될 수 있다. 상기 실리사이드 층은 예를 들어 들어 티타늄 실리사이드, 텅스텐 실리사이드, 루테늄 실리사이드, 니오븀 실리사이드, 몰리브덴 실리사이드, 하프늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 백금 실리사이드, 이테르븀 실리사이드, 터븀 실리사이드, 디스프로슘 실리사이드, 어븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수 있다.
복수의 배선 층, 예를 들어 제1 내지 제4 배선 층(WL1 내지 WL4)이 소자 층(DL) 상에 배치될 수 있다. 도 1에는 4개의 배선 층, 예를 들어 제1 내지 제4 배선 층(WL1 내지 WL4)이 도시되었으나, 반도체 칩(100)에 포함되는 배선 층의 수는 4보다 작거나 클 수 있다.
제1 배선 층(WL1)은 소자 층(DL) 상의 제3 층간 절연 층(IL3), 제3 층간 절연 층(IL3) 상의 제4 층간 절연 층(IL4), 제3 층간 절연 층(IL3)을 관통하는 제1 비아(V1), 및 제4 층간 절연 층(IL4)을 관통하는 제1 라인(L1)을 포함할 수 있다. 제3 층간 절연 층(IL3)은 제1 비아(V1)를 둘러쌀 수 있고, 제4 층간 절연 층(IL4)은 제1 라인(L1)을 둘러쌀 수 있다. 제3 층간 절연 층(IL3) 및 제4 층간 절연 층(IL4)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제3 층간 절연 층(IL3) 및 제4 층간 절연 층(IL4)은 일체로 형성될 수 있다.
적어도 하나의 제1 비아(V1)는 제2 소스/드레인 컨택(132t2)과 제1 라인(L1) 사이에 연장될 수 있다. 적어도 하나의 제1 비아(V1)는 제2 게이트 컨택(131t2)과 제1 라인(L1) 사이에 연장될 수 있다. 적어도 하나의 제1 비아(V1)는 제1 관통 비아(141)와 제1 라인(L1) 사이에 연장될 수 있다. 제1 비아(V1)는 제1 비아 배리어 층(V1b), 및 제1 비아 배리어 층(V1b) 상의 제1 비아 금속 층(V1a)을 포함할 수 있다. 제1 라인(L1)은 제1 라인 배리어 층(L1b) 및 제1 라인 배리어 층(L1b) 상의 제1 라인 금속 층(L1a)을 포함할 수 있다. 일부 실시예에서, 제1 비아(V1) 및 제1 라인(L1)은 일체로 형성될 수 있다. 예를 들어, 제1 비아 배리어 층(V1b) 및 제1 라인 배리어 층(L1b)은 일체로 형성될 수 있고, 제1 비아 금속 층(V1a) 및 제1 라인 금속 층(L1a)은 일체로 형성될 수 있다.
제1 비아 배리어 층(V1b) 및 제1 라인 배리어 층(L1b)은 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 제1 비아 금속 층(V1a) 및 제1 라인 금속 층(L1a)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 또는 이들의 조합을 포함할 수 있다.
제2 배선 층(WL2)은 제1 배선 층(WL1) 상의 제5 층간 절연 층(IL5), 제5 층간 절연 층(IL5) 상의 제6 층간 절연 층(IL6), 제5 층간 절연 층(IL5)을 관통하는 제2 비아(V2), 및 제6 층간 절연 층(IL6)을 관통하는 제2 라인(L2)을 포함할 수 있다. 제5 층간 절연 층(IL5)은 제2 비아(V2)를 둘러쌀 수 있고, 제6 층간 절연 층(IL6)은 제2 라인(L2)을 둘러쌀 수 있다. 제5 층간 절연 층(IL5) 및 제6 층간 절연 층(IL6)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제5 층간 절연 층(IL5) 및 제6 층간 절연 층(IL6)은 일체로 형성될 수 있다.
제2 비아(V2)는 제1 라인(L1)과 제2 라인(L2) 사이에 연장될 수 있다. 제2 비아(V2)는 제2 비아 배리어 층(V2b), 및 제2 비아 배리어 층(V2b) 상의 제2 비아 금속 층(V2a)을 포함할 수 있다. 제2 라인(L2)은 제2 라인 배리어 층(L2b) 및 제2 라인 배리어 층(L2b) 상의 제2 라인 금속 층(L2a)을 포함할 수 있다. 일부 실시예에서, 제2 비아(V2) 및 제2 라인(L2)은 일체로 형성될 수 있다. 예를 들어, 제2 비아 배리어 층(V2b) 및 제2 라인 배리어 층(L2b)은 일체로 형성될 수 있고, 제2 비아 금속 층(V2a) 및 제2 라인 금속 층(L2a)은 일체로 형성될 수 있다.
제2 비아 배리어 층(V2b) 및 제2 라인 배리어 층(L2b)은 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 제2 비아 금속 층(V2a) 및 제2 라인 금속 층(L2a)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 또는 이들의 조합을 포함할 수 있다.
제3 배선 층(WL3)은 제2 배선 층(WL2) 상의 제7 층간 절연 층(IL7), 제7 층간 절연 층(IL7) 상의 제8 층간 절연 층(IL8), 제7 층간 절연 층(IL7)을 관통하는 제3 비아(V3), 및 제8 층간 절연 층(IL8)을 관통하는 제3 라인(L3)을 포함할 수 있다. 제7 층간 절연 층(IL7)은 제3 비아(V3)를 둘러쌀 수 있고, 제8 층간 절연 층(IL8)은 제3 라인(L3)을 둘러쌀 수 있다. 제7 층간 절연 층(IL7) 및 제8 층간 절연 층(IL8)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제7 층간 절연 층(IL7) 및 제8 층간 절연 층(IL8)은 일체로 형성될 수 있다.
제3 비아(V3)는 제2 라인(L2)과 제3 라인(L3) 사이에 연장될 수 있다. 제3 비아(V3)는 제3 비아 배리어 층(V3b), 및 제3 비아 배리어 층(V3b) 상의 제3 비아 금속 층(V3a)을 포함할 수 있다. 제3 라인(L3)은 제3 라인 배리어 층(L3b) 및 제3 라인 배리어 층(L3b) 상의 제3 라인 금속 층(L3a)을 포함할 수 있다. 일부 실시예에서, 제3 비아(V3) 및 제3 라인(L3)은 일체로 형성될 수 있다. 예를 들어, 제3 비아 배리어 층(V3b) 및 제3 라인 배리어 층(L3b)은 일체로 형성될 수 있고, 제3 비아 금속 층(V3a) 및 제3 라인 금속 층(L3a)은 일체로 형성될 수 있다.
제3 비아 배리어 층(V3b) 및 제3 라인 배리어 층(L3b)은 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 제3 비아 금속 층(V3a) 및 제3 라인 금속 층(L3a)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 또는 이들의 조합을 포함할 수 있다.
제4 배선 층(WL4)은 제3 배선 층(WL3) 상의 제9 층간 절연 층(IL9), 제9 층간 절연 층(IL9) 상의 제10 층간 절연 층(IL10), 제9 층간 절연 층(IL9)을 관통하는 제4 비아(V4), 및 제10 층간 절연 층(IL10)을 관통하는 제4 라인(L4)을 포함할 수 있다. 제9 층간 절연 층(IL9)은 제4 비아(V4)를 둘러쌀 수 있고, 제10 층간 절연 층(IL10)은 제4 라인(L4)을 둘러쌀 수 있다. 제9 층간 절연 층(IL9) 및 제10 층간 절연 층(IL10)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제9 층간 절연 층(IL9) 및 제10 층간 절연 층(IL10)은 일체로 형성될 수 있다.
적어도 하나의 제4 비아(V4)는 제3 라인(L3)과 제4 라인(L4) 사이에 연장될 수 있다. 적어도 하나의 제4 비아(V4)는 제2 관통 비아(142)와 제4 라인(L4) 사이에 연장될 수 있다. 각각의 제4 비아(V4)는 제4 비아 배리어 층(V4b), 및 제4 비아 배리어 층(V4b) 상의 제4 비아 금속 층(V4a)을 포함할 수 있다. 제4 라인(L4)은 제4 라인 배리어 층(L4b) 및 제4 라인 배리어 층(L4b) 상의 제4 라인 금속 층(L4a)을 포함할 수 있다. 일부 실시예에서, 제4 비아(V4) 및 제4 라인(L4)은 일체로 형성될 수 있다. 예를 들어, 제4 비아 배리어 층(V4b) 및 제4 라인 배리어 층(L4b)은 일체로 형성될 수 있고, 제4 비아 금속 층(V4a) 및 제4 라인 금속 층(L4a)은 일체로 형성될 수 있다.
제4 비아 배리어 층(V4b) 및 제4 라인 배리어 층(L4b)은 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 제4 비아 금속 층(V4a) 및 제4 라인 금속 층(L4a)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 또는 이들의 조합을 포함할 수 있다.
제1 관통 비아(141)는 기판(110) 및 소자 층(DL)을 관통할 수 있다. 제1 관통 비아(141)는 제1 내지 제4 배선 층(WL1 내지 WL4)을 관통하지 않을 수 있다. 즉, 제1 관통 비아(141)는 제1 배선 층(WL1)으로부터 기판(110)의 제2 면(F2)까지 연장될 수 있다. 제2 관통 비아(142)는 기판(110), 소자 층(DL), 및 적어도 하나의 배선 층, 예를 들어, 제1 내지 제3 배선 층(WL1 내지 WL3)을 관통할 수 있다. 일부 실시예에서, 제2 관통 비아(142)는 제4 배선 층(WL4)을 관통하지 않을 수 있다. 즉, 제2 관통 비아(142)는 제4 배선 층(WL4)으로부터 기판(110)의 제2 면(F2)까지 연장될 수 있다. 도 1에서 제2 관통 비아(142)는 오직 3개의 배선 층, 예를 들어 제1 내지 제3 배선 층(WL1 내지 WL3)을 관통하는 것으로 도시되었으나, 제2 관통 비아(142)는 3보다 많거나 적은 수의 배선 층을 관통할 수 있다. 일부 실시예에서, 제1 관통 비아(141) 및 제2 관통 비아(142)는 딥 트렌치 분리 층(160)을 더 관통할 수 있다.
제1 관통 비아(141)는 제1 관통 비아 금속 층(141a) 및 제1 관통 비아 금속 층(141a)의 측면 상의 제1 관통 비아 배리어 층(141b)을 포함할 수 있다. 제2 관통 비아(142)는 제2 관통 비아 금속 층(142a) 및 제2 관통 비아 금속 층(142a)의 측면 상의 제2 관통 비아 배리어 층(142b)을 포함할 수 있다. 제1 관통 비아 금속 층(141a) 및 제2 관통 비아 금속 층(142a)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 또는 이들의 조합을 포함할 수 있다. 제1 관통 비아 배리어 층(141b) 및 제2 관통 비아 배리어 층(142b)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
제1 관통 비아 절연 층(151)은 제1 관통 비아(141)를 기판(110), 및 소자 층(DL)으로부터 전기적으로 고립시킬 수 있다. 예를 들어, 제1 관통 비아 절연 층(151)은 제1 관통 비아(141)와 기판(110) 사이, 제1 관통 비아(141)와 딥 트렌치 분리 층(160) 사이, 및 제1 관통 비아(141)와 소자 층(DL) 사이에 연장될 수 있다.
제2 관통 비아 절연 층(152)은 제2 관통 비아(142)를 기판(110), 소자 층(DL), 및 제1 내지 제3 배선 층(WL1 내지 WL3)으로부터 전기적으로 고립시킬 수 있다. 예를 들어, 제2 관통 비아 절연 층(152)은 제2 관통 비아(142)와 기판(110) 사이, 제2 관통 비아(142)와 딥 트렌치 분리 층(160) 사이, 제2 관통 비아(142)와 소자 층(DL) 사이, 및 제2 관통 비아(142)와 제1 내지 제3 배선 층(WL1 내지 WL3) 사이에 연장될 수 있다.
패드 층(PL)은 복수의 배선 층 중 가장 위의 배선 층, 예를 들어, 제4 배선 층(WL4) 상에 배치될 수 있다. 패드 층(PL)은 예를 들어, 제4 배선 층(WL4) 상의 제11 층간 절연 층(IL11), 제11 층간 절연 층(IL11) 상의 제12 층간 절연 층(IL12), 제11 층간 절연 층(IL11) 및 제12 층간 절연 층(IL12)을 관통하는 제1 상부 패드(181) 및 제2 상부 패드(182)를 포함할 수 있다. 일부 실시예에서, 제11 층간 절연 층(IL11) 및 제12 층간 절연 층(IL12)은 일체로 형성될 수 있다.
제1 상부 패드(181) 및 제2 상부 패드(182)는 제4 배선 층(WL4)에 연결될 수 있다. 다른 실시예에서, 제2 관통 비아(142)는 제4 배선 층(WL4)을 더 관통하고 제2 상부 패드(182)는 제2 관통 비아(142)에 바로 접촉할 수 있다. 제1 상부 패드(181)는 제11 층간 절연 층(IL11) 및 제12 층간 절연 층(IL12) 상의 제1 상부 패드 배리어 층(181b) 및 제1 상부 패드 배리어 층(181b) 상의 제1 상부 패드 금속 층(181a)을 포함할 수 있다. 제2 상부 패드(182)는 제11 층간 절연 층(IL11) 및 제12 층간 절연 층(IL12) 상의 제2 상부 패드 배리어 층(182b) 및 제2 상부 패드 배리어 층(182b) 상의 제2 상부 패드 금속 층(182a)을 포함할 수 있다.
제1 상부 패드 배리어 층(181b) 및 제2 상부 패드 배리어 층(182b)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 제1 상부 패드 금속 층(181a) 및 제2 상부 패드 금속 층(182a)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 또는 이들의 조합을 포함할 수 있다. 제11 층간 절연 층(IL11) 및 제12 층간 절연 층(IL12)은 예를 들어 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다.
제1 하부 패드(191)는 제1 관통 비아(141)의 하단에 위치할 수 있다. 제2 하부 패드(192)는 제2 관통 비아(142)의 하단에 위치할 수 있다. 제1 하부 패드(191) 및 제2 하부 패드(192)는 구리(Cu), 텅스텐(W), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 또는 이들의 조합을 포함할 수 있다.
상부 절연 층(122)은 패드 층(PL) 상에 배치될 수 있으며, 제1 상부 패드(181)의 적어도 일부 및 제2 상부 패드(182)의 적어도 일부를 노출시킬 수 있다. 하부 절연 층(121)은 기판(110)의 제2 면(F2) 상에 배치될 수 있다. 일부 실시예에서, 하부 절연 층(121)은 기판(110)의 제2 면(F2)과 제1 하부 패드(191) 사이 및 기판(110)의 제2 면(F2)가 제2 하부 패드(192) 사이에 더 연장될 수 있다. 상부 절연 층(122) 및 하부 절연 층(121)은 실리콘 산화물, 실리콘 질화물, 폴리머, 또는 이들의 조합을 포함할 수 있다.
제1 관통 비아(141)는 전력 이외의 신호를 전달하도록 구성될 수 있고, 제2 관통 비아(142)는 전력을 전달하도록 구성될 수 있다. 즉, 신호는 제1 하부 패드(191), 제1 관통 비아(141), 제1 내지 제4 배선 층(WL1 내지 WL4), 및 제1 상부 패드(181)를 통해 전달될 수 있다. 또한, 전력은 제2 하부 패드(192), 제2 관통 비아(142), 제4 배선 층(WL4), 및 제2 상부 패드(182)를 통해 전달될 수 있다.
제2 관통 비아(142)가 제1 내지 제3 배선 층(WL1 내지 WL3)을 관통하므로 제2 관통 비아(142)의 높이(H2)는 제1 관통 비아(141)의 높이(H1)보다 클 수 있다. 제2 관통 비아(142)는 비교적 높은 저항을 가지는 제1 내지 제3 배선 층(WL1 내지 WL3)을 통하지 않고 제4 배선 층(WL4)에 바로 연결되므로, 제1 내지 제3 배선 층(WL1 내지 WL3)의 저항으로 인한 전력 손실이 방지될 수 있다. 일부 실시예에서, 제1 관통 비아(141)의 높이(H1)와 제2 관통 비아(142)의 높이(H2) 사이의 차이는 약 1μm 내지 약 5μm일 수 있다. 일부 실시예에서, 제1 관통 비아(141)의 높이(H1)는 약 40μm 내지 약 60μm일 수 있다.
일부 실시예에서, 제2 관통 비아(142)의 직경(D2)은 제1 관통 비아(141)의 직경(D1)보다 클 수 있다. 따라서 제2 관통 비아(142)의 저항으로 인한 전력 손실이 감소되는 한편, 제1 관통 비아(141)가 차지하는 부피를 감소시켜 반도체 칩(100)의 집적도를 향상시킬 수 있다. 예를 들어, 제1 관통 비아(141)의 직경(D1)은 약 2 μm 내지 약 4μm일 수 있다. 예를 들어, 제2 관통 비아(142)의 직경(D2)은 약 6 μm 내지 약 8μm일 수 있다.
일부 실시예에서, 제2 관통 비아(142), 제2 관통 비아 절연 층(152), 및 기판(110)에 의해 형성되는 제2 캐패시턴스는 제1 관통 비아(141), 제1 관통 비아 절연 층(151), 및 기판(110)에 의해 형성되는 제1 캐패시턴스보다 클 수 있다. 따라서 비교적 작은 제1 캐패시턴스로 인해 신호 무결성이 향상될 수 있으며 비교적 큰 제2 캐패시턴스로 인해 전력 무결성이 향상될 수 있다.
캐패시턴스는 면적 및 유전 상수에 비례하고 유전 층의 두께에 반비레한다. 비교적 작은 제1 캐패시턴스 및 비교적 큰 제2 캐패시턴스를 달성하기 위해, 예를 들어, 제2 관통 비아(142)의 높이(H2) 및/또는 직경(D2)은 제1 관통 비아(141)의 높이(H1) 및/또는 직경(D1)보다 클 수 있다. 즉, 제2 관통 비아(142)의 부피는 제1 관통 비아(141)의 부피보다 클 수 있다.
또한, 비교적 작은 제1 캐패시턴스 및 비교적 큰 제2 캐패시턴스를 달성하기 위해, 일부 실시예들에서, 제2 관통 비아 절연 층(152)의 물질의 유전 상수는 제1 관통 비아 절연 층(151)의 물질의 유전 상수보다 클 수 있다. 제1 관통 비아 절연 층(151)은 실리콘 산화물, 실리콘 산화물의 유전 상수보다 작은 유전 상수를 가지는 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 제2 관통 비아 절연 층(152)은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 가지는 고유전 물질을 포함할 수 있다. 예를 들어, 상기 고유전 물질은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다.
또한, 비교적 작은 제1 캐패시턴스 및 비교적 큰 제2 캐패시턴스를 달성하기 위해, 일부 실시예들에서, 제2 관통 비아 절연 층(152)의 두께(T2)는 제1 관통 비아 절연 층(151)의 두께(T1)보다 작을 수 있다. 예를 들어, 제1 관통 비아 절연 층(151)의 두께(T1)는 약 100nm 내지 약 400nm일 수 있고, 제2 관통 비아 절연 층(152)의 두께(T2)는 약 50nm 내지 약 200nm일 수 있다.
도 2는 본 개시의 실시예들에 따른 반도체 패키지(1000)를 나타낸 단면도이다.
도 2를 참조하면, 반도체 패키지(1000)는 패키지 기판(1100), 패키지 기판(1100) 상의 인터포저 기판(1200), 인터포저 기판(1200) 상의 제1 로직 칩(1400) 및 반도체 칩 스택(1300)을 포함할 수 있다. 반도체 칩 스택(1300)은 인터포저 기판(1200) 상에 적층된 제2 로직 칩(1300a) 및 4개의 메모리 칩(1300b 내지 1300e)을 포함할 수 있다. 도 2에는 반도체 칩 스택(1300)이 4개의 메모리 칩(1300b 내지 1300e)을 포함하는 것으로 도시되었으나, 반도체 칩 스택(1300)은 더 많은 수의 메모리 칩, 예컨대 8개, 12, 또는 16개의 메모리 칩을 포함할 수 있다. 일부 실시예에서, 반도체 패키지(1000)는 고대역폭 메모리(high bandwidth memory, HBM)일 수 있다.
패키지 기판(1100)은 복수의 패키지 범프(1150)를 통해 반도체 패키지(1000)의 외부에 연결될 수 있다.
인터포저 기판(1200)은 복수의 인터포저 범프(1250)를 통해 패키지 기판(1100)에 연결될 수 있다. 인터포저 범프(1250)는 패키지 범프(1150)보다 작을 수 있다. 인터포저 기판(1200)은 제1 로직 칩(1400)을 패키지 기판(1100)에 연결하는 제1 내부 경로(IP1), 제1 로직 칩(1400)을 반도체 칩 스택(1300)에 연결하는 제2 내부 경로(IP2), 및 반도체 칩 스택(1300)을 패키지 기판(1100)에 연결하는 제3 내부 경로(IP3)를 포함할 수 있다.
제1 로직 칩(1400)은 제1 칩 범프(1450)를 통해 인터포저 기판(1200)에 연결될 수 있다. 제1 로직 칩(1400)은 예를 들어, GPU 칩, CPU 칩 또는 시스템 온 칩(system on chip, SoC)일 수 있다. 제1 칩 범프(1450)는 인터포저 범프(1250)보다 작을 수 있다.
제2 로직 칩(1300a)은 제2 칩 범프(1350)를 통해 인터포저 기판(1200)에 연결될 수 있다. 제2 칩 범프(1350)는 인터포저 범프(1250)보다 작을 수 있다. 제2 로직 칩(1300a)은 4개의 메모리 칩(1300b 내지 1300e)을 제어할 수 있다. 일부 실시예들에서 각각의 메모리 칩(1300b 내지 1300e)은 DRAM 칩일 수 있다. 제2 로직 칩(1300a) 및 4개의 메모리 칩(1300b 내지 1300e)은 복수의 제2 칩 범프(1350)를 통해 서로 연결될 수 있다. 예를 들어, 제2 칩 범프(1350)는 제2 메모리 칩(1300c)의 상부 칩 패드(1320)와 제3 메모리 칩(1300d)의 하부 칩 패드(1310) 사이에 배치될 수 있다.
제2 로직 칩(1300a) 및 4개의 메모리 칩(1300b 내지 1300e) 중 적어도 하나는 도 1에 도시된 반도체 칩(100)을 포함할 수 있다. 예를 들어, 적어도 하나의 반도체 칩의 상부 칩 패드(1320), 관통 비아(1330), 및 하부 칩 패드(1310)는 도 1에 도시된 제1 하부 패드(191), 제1 관통 비아(141), 및 제1 상부 패드(181)에 각각 대응할 수 있다. 또한, 상기 적어도 하나의 반도체 칩의 다른 상부 칩 패드(1320), 다른 관통 비아(1330), 및 다른 하부 칩 패드(1310)는 도 1에 도시된 제2 하부 패드(192), 제2 관통 비아(142), 및 제2 상부 패드(182)에 각각 대응할 수 있다.
도 3은 본 개시의 실시예들에 따른 반도체 패키지(2000)를 나타낸 단면도이다. 도 4는 본 개시의 실시예들에 따른 반도체 패키지(2000)를 나타낸 개념도이다.
도 3 및 도 4를 참조하면, 반도체 패키지(2000)는 로직 칩(2100), 및 로직 칩(2100) 상에 적층된 복수의 메모리 칩, 예를 들어 제1 내지 제4 메모리 칩(2200a 내지 2200d)을 포함할 수 있다. 도 3 및 도 4에는 반도체 패키지(2000)가 4개의 메모리 칩, 예를 들어, 제1 내지 제4 메모리 칩(2200a 내지 2200d)을 포함하는 것으로 도시되었으나, 반도체 패키지(2000)는 4보다 크거나 작은 수의 메모리 칩, 예를 들어 8개, 12개, 또는 16개의 반도체 칩을 포함할 수 있다. 로직 칩(2100) 및 4개의 메모리 칩(2200a 내지 2200d)은 복수의 칩 범프(2350)를 통해 서로 연결될 수 있다. 예를 들어, 칩 범프(2350)는 제2 메모리 칩(2200b)의 상부 칩 패드(2320)와 제3 메모리 칩(2200c)의 하부 칩 패드(2310) 사이에 배치될 수 있다.
로직 칩(2100) 및 4개의 메모리 칩(2200a 내지 2200d) 중 적어도 하나는 도 1에 도시된 반도체 칩(100)을 포함할 수 있다. 예를 들어, 로직 칩(2100) 및 4개의 메모리 칩(2200a 내지 2200d) 중 적어도 하나의 반도체 칩의 상부 칩 패드(2320), 관통 비아(2330), 및 하부 칩 패드(2310)는 도 1에 도시된 제1 하부 패드(191), 제1 관통 비아(141), 및 제1 상부 패드(181)에 각각 대응할 수 있다. 또한, 상기 적어도 하나의 반도체 칩의 다른 상부 칩 패드(2320), 다른 관통 비아(2330), 및 다른 하부 칩 패드(2310)는 도 1에 도시된 제2 하부 패드(192), 제2 관통 비아(142), 및 제2 상부 패드(182)에 각각 대응할 수 있다.
반도체 패키지(2000)는, 일부 실시예들에서, 하이브리드 메모리 큐브(hybrid memory cube, HMC)일 수 있다. 제1 내지 제4 메모리 칩(2200a 내지 2200d)은 DRAM 칩일 수 있다. 각각의 로직 칩(2100)은 복수의 벌트(vault) 컨트롤러(VC)를 포함할 수 있다. 제1 메모리 칩(2200a)은 복수의 제1 파티션(PTa)을 포함할 수 있고, 제2 메모리 칩(2200b)은 복수의 제2 파티션(PTb)을 포함할 수 있고, 제3 메모리 칩(2200c)은 복수의 제3 파티션(PTc)을 포함할 수 있고, 제4 메모리 칩(2200d)은 복수의 제4 파티션(PTd)을 포함할 수 있다. 반도체 패키지(2000)는 복수의 벌트(vault)(VT)로 구성된다. 각각의 벌트(VT)는 로직 칩(2100)의 벌트 컨트롤러(VC), 제1 메모리 칩(2200a)의 제1 파티션(PTa), 제2 메모리 칩(2200b)의 제2 파티션(PTb), 제3 메모리 칩(2200c)의 제3 파티션(PTc), 및 제4 메모리 칩(2200d)의 제3 파티션(PTd)을 포함할 수 있다. 각각의 벌트(VT)는 기능적으로 동작적으로 독립적일 수 있다. 각각의 벌트(VT)에 대한 접근 및 제어는 벌트 컨트롤러(VC)에 의해 수행될 수 있다.
도 5는 본 개시의 실시예들에 따른 반도체 패키지(3000)를 나타낸 단면도이다.
도 5를 참조하면, 반도체 패키지(3000)는 적층된 제1 내지 제3 반도체 칩(3100 내지 3300)을 포함할 수 있다. 일부 실시예에서, 제1 반도체 칩(3100)은 메모리 칩, 예컨대 DRAM 칩이고, 제2 반도체 칩(3200)은 로직 칩, 예컨대 디지털 신호 프로세싱(digital signal processing, DSP) 칩이고, 제3 반도체 칩(3300)은 CIS 칩일 수 있다. 다른 실시예에서, 제1 반도체 칩(3100)은 로직 칩, 예컨대 DSP 칩이고, 제2 반도체 칩(3200)은 메모리 칩, 예컨대 DRAM 칩이고, 제3 반도체 칩(3300)은 CIS 칩일 수 있다. 다른 실시예에서, 메모리 칩과 CIS 칩이 하나의 칩으로서 형성되고, 반도체 패키지(3000)는 로직 칩인 제2 반도체 칩(3200) 및 메모리 및 CIS를 포함하는 제3 반도체 칩(3300)으로 구성될 수 있다.
제1 내지 제3 반도체 칩(3100 내지 3300) 중 적어도 하나는 도 1에 도시된 반도체 칩(100)을 포함할 수 있다. 예를 들어, 제2 반도체 칩(3200)을 관통하는 하나의 관통 비아(3250)는 도 1의 제1 관통 비아(141)에 대응하고, 제2 반도체 칩(3200)을 관통하는 다른 관통 비아(3250)는 도 1의 제2 관통 비아(142)에 대응할 수 있다. 추가적으로 또는 대안적으로 제3 반도체 칩(3300)을 관통하는 하나의 관통 비아(3350)는 도 1의 제1 관통 비아(141)에 대응하고, 제3 반도체 칩(3300)을 관통하는 다른 관통 비아(3350)는 도 1의 제2 관통 비아(142)에 대응할 수 있다.
도 6은 본 개시의 실시예들에 따른 반도체 패키지(4000)를 나타낸 단면도이다.
도 6을 참조하면, 반도체 패키지(4000)는 패키지 기판(4100), 패키지 기판(4100) 상의 제1 반도체 칩(4200) 및 제2 반도체 칩(4300), 및 제1 반도체 칩(4200) 및 제2 반도체 칩(4300) 상의 제3 반도체 칩(4400)을 포함할 수 있다. 반도체 패키지(4000)는 패키지 범프(4150)를 통해 반도체 패키지(4000)의 외부에 연결될 수 있다.
일부 실시예에서, 제1 반도체 칩(4200)은 범프 없이 제1 반도체 칩(4200)의 제1 하부 패드(4210a)와 패키지 기판(4100)의 제1 상부 패드(4110a) 사이의 직접 결합(direct bonding) 및 제1 반도체 칩(4200)의 제2 하부 패드(4210b)와 패키지 기판(4100)의 제2 상부 패드(4110b) 사이의 직접 결합에 의해 패키지 기판(4100)에 연결될 수 있다. 일부 실시예에서, 제2 반도체 칩(4300)은 범프 없이 제2 반도체 칩(4300)의 제1 하부 패드(4310a)와 패키지 기판(4100)의 제3 상부 패드(4110c) 사이의 직접 결합 및 제2 반도체 칩(4300)의 제2 하부 패드(4310b)와 패키지 기판(4100)의 제4 상부 패드(4110d) 사이의 직접 결합에 의해 패키지 기판(4100)에 연결될 수 있다.
일부 실시예에서, 제3 반도체 칩(4400)은 범프 없이 제3 반도체 칩(4400)의 제1 하부 패드(4410a)와 제1 반도체 칩(4200)의 제1 상부 패드(4220a) 사이의 직접 결합 및 제3 반도체 칩(4400)의 제2 하부 패드(4410b)와 제1 반도체 칩(4200)의 제2 상부 패드(4220b) 사이의 직접 결합에 의해 제1 반도체 칩(4200)에 연결될 수 있다. 일부 실시예에서, 제3 반도체 칩(4400)은 범프 없이 제3 반도체 칩(4400)의 제3 하부 패드(4410c)와 제2 반도체 칩(4300)의 제1 상부 패드(4320a) 사이의 직접 결합 및 제3 반도체 칩(4400)의 제4 하부 패드(4410d)와 제2 반도체 칩(4300)의 제2 상부 패드(4320b) 사이의 직접 결합에 의해 제2 반도체 칩(4300)에 연결될 수 있다.
제1 반도체 칩(4200) 및 제2 반도체 칩(4300) 중 적어도 하나는 도 1에 도시된 반도체 칩(100)을 포함할 수 있다. 예를 들어, 제1 반도체 칩(4200)의 제1 하부 패드(4210a), 관통 비아(4250), 및 제1 상부 패드(4220a)는 도 1의 반도체 칩(100)의 제1 상부 패드(181), 제1 관통 비아(141), 및 제1 하부 패드(191)에 각각 대응할 수 있다. 또한 제1 반도체 칩(4200)의 다른 제1 하부 패드(4210a), 다른 관통 비아(4250), 및 다른 제1 상부 패드(4220a)는 도 1의 반도체 칩(100)의 제2 상부 패드(182), 제2 관통 비아(142), 및 제2 하부 패드(192)에 각각 대응할 수 있다
추가적으로 또는 대안적으로, 제2 반도체 칩(4300)의 제1 하부 패드(4310a), 관통 비아(4350), 및 제1 상부 패드(4320a)는 도 1의 반도체 칩(100)의 제1 상부 패드(181), 제1 관통 비아(141), 및 제1 하부 패드(191)에 각각 대응할 수 있다. 또한 제2 반도체 칩(4300)의 다른 제1 하부 패드(4310a), 다른 관통 비아(4350), 및 다른 제1 상부 패드(3220a)는 도 1의 반도체 칩(100)의 제2 상부 패드(182), 제2 관통 비아(142), 및 제2 하부 패드(192)에 각각 대응할 수 있다
도 7은 본 개시의 실시예들에 따른 반도체 칩의 제조 방법(10)을 나타낸 흐름도이다. 도 8a 내지 도 8g는 본 개시의 실시예들에 따른 반도체 칩의 제조 방법(10)을 나타낸 단면도들이다.
도 7 및 도 8a를 참조하면, 기판(110) 상에 소자 층(DL)을 형성한다(11). 예를 들어, 기판(110) 내에 딥 트렌치(160T)를 형성하고, 딥 트렌치(160T)를 딥 트렌치 분리 층(160)으로 채운다. 기판(110) 상에 복수의 트랜지스터(130)를 형성하고, 제1 층간 절연 층(IL1)을 기판(110) 및 복수의 트랜지스터(130) 상에 형성한다. 소스/드레인(132)에 접촉하는 제1 소스/드레인 컨택(132t1) 및 게이트 전극(131b)에 접촉하는 제1 게이트 컨택(131t1)을 형성한다. 제1 층간 절연 층(IL1) 상에 제2 층간 절연 층(IL2)이 형성된다. 제2 층간 절연 층(IL2)을 관통하여 제1 소스/드레인 컨택(132t1)에 접촉하는 제2 소스/드레인 컨택(132t2) 및 제2 층간 절연 층(IL2)을 관통하여 제1 게이트 컨택(131t1)에 접촉하는 제2 게이트 컨택(131t2)을 형성한다.
도 7 및 도 8b를 참조하면, 기판(110) 및 소자 층(DL)을 관통하는 제1 관통 비아(141)를 형성한다(12). 예를 들어, 기판(110), 소자 층(DL), 및 딥 트렌치 분리 층(160)을 관통하는 제1 홀(Ha)이 형성된다. 그러나 제1 홀(Ha)은 기판(110)을 완전히 관통하지는 않을 수 있다. 제1 홀(Ha)의 측면 및 바닥 및 소자 층(DL)의 상면 상에 제1 관통 비아 절연 층(151), 제1 관통 비아 배리어 층(141b) 및 제1 관통 비아 금속 층(141a)을 형성한다. 다음으로, 소자 층(DL)의 상면이 노출되도록 제1 관통 비아 절연 층(151), 제1 관통 비아 배리어 층(141b) 및 제1 관통 비아 금속 층(141a)이 평탄화될 수 있다. 이로써 제1 관통 비아(141)가 완성될 수 있다.
도 7 및 도 8c를 참조하면, 소자 층(DL) 상에 적어도 하나의 배선 층, 예를 들어 제1 내지 제3 배선 층(WL1 내지 WL3)을 형성한다. 먼저, 제1 배선 층(WL)을 형성한다. 예를 들어, 소자 층(DL) 상에 제3 층간 절연 층(IL3) 및 제4 층간 절연 층(IL4)을 형성한다. 제3 층간 절연 층(IL3) 내에 제1 비아 홀(HV1)을 형성하고 제4 층간 절연 층 내에 제1 라인 트렌치(TL1)를 형성한다. 제1 비아 홀(HV1)의 측면 및 바닥, 제1 라인 트렌치(TL1)의 측면 및 바닥, 및 제4 층간 절연 층(IL4)의 상면 상에 배리어 층을 형성한다. 배리어 층 상에 금속 층을 형성한다. 제4 층간 절연 층(IL4)의 상면이 노출되도록 상기 배리어 층 및 상기 금속 층을 평탄화할 수 있다. 이로써 제1 비아(V1) 및 제1 라인(L1)이 형성될 수 있으며, 이들을 포함하는 제1 배선 층(WL1)이 완성될 수 있다. 제2 배선 층(WL2) 및 제3 배선 층(WL3)도 제1 배선 층(WL1)과 동일한 과정으로 형성될 수 있다.
도 7 및 도 8d를 참조하면, 기판(110), 소자 층(DL), 적어도 하나의 배선 층, 예를 들어 제1 내지 제3 배선 층(WL1 내지 WL3)을 관통하는 제2 관통 비아(142)를 형성한다(14). 예를 들어, 기판(110), 딥 트렌치 분리 층(160), 소자 층(DL), 및 제1 내지 제3 배선 층(WL1 내지 WL3)을 관통하는 제2 홀(Hb)을 형성한다. 그러나 제2 홀(Hb)은 기판(110)을 완전히 관통하지 않을 수 있다. 제2 홀(Hb)의 바닥 및 측면, 및 제3 배선 층(WL3)의 상면 상에 제2 관통 비아 절연 층(152), 제2 관통 비아 배리어 층(142b) 및 제2 관통 비아 금속 층(142a)을 형성한다. 제3 배선 층(WL3)의 상면이 노출되도록 제2 관통 비아 절연 층(152), 제2 관통 비아 배리어 층(142b) 및 제2 관통 비아 금속 층(142a)을 평탄화 함으로써 제2 관통 비아(142)가 형성될 수 있다.
도 8e를 참조하면, 제3 배선 층(WL3) 및 제2 관통 비아(142) 상에 제4 배선 층(WL4)을 형성한다. 또한, 제4 배선 층(WL4) 상에 패드 층(PL)을 형성한다. 제4 배선 층(WL4)은 이전에 설명된 제1 배선 층(WL1)을 제조하는 방법과 유사한 방식으로 제조될 수 있다. 다음으로, 패드 층(PL)이 형성된다. 예를 들어 제4 배선 층(WL4) 상에 제11 층간 절연 층(IL11) 및 제12 층간 절연 층(IL12)을 형성한다. 제11 층간 절연 층(IL11) 및 제12 층간 절연 층(IL12)을 관통하는 제1 상부 패드(181) 및 제2 상부 패드(182)가 형성될 수 있다. 다음으로, 패드 층(PL) 상에 제1 상부 패드(181) 및 제2 상부 패드(182)를 노출시키는 상부 절연 층(122)이 형성될 수 있다.
도 8f를 참조하면, 기판(110)의 제2 면(F2)으로부터 제1 관통 비아(141) 및 제2 관통 비아(142)가 돌출되도록 기판(110)을 식각한다.
도 8g를 참조하면, 기판(110)의 제2 면(F2), 제1 관통 비아 절연 층(151) 및 제2 관통 비아 절연 층(152) 상에 하부 절연 층(121)이 형성된다.
도 1을 참조하면, 하부 절연 층(121)과 공면인 평면이 얻어지도록 하부 절연 층(121)으로부터 돌출된 제1 관통 비아 절연 층(151), 제1 관통 비아(141), 제2 관통 비아 절연 층(152), 및 제2 관통 비아(142)의 부분들을 제거할 수 있다. 다음으로, 제1 관통 비아(141) 상의 제1 하부 패드(191) 및 제2 관통 비아(142) 상의 제2 하부 패드(192)가 형성될 수 있다. 이로써 도 1에 도시된 반도체 칩(100)이 완성될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판, 121: 하부 절연 층, 122: 상부 절연 층, 130: 트랜지스터, 131: 게이트 구조체, 131a: 게이트 절연 층, 131b: 게이트 전극, 131c: 게이트 캡핑 층, 131t1, 131t2: 게이트 컨택, 132: 소스/드레인, 132t1, 132t2: 소스/드레인 컨택, 133: 게이트 스페이서, 141: 제1 관통 비아, 141a: 제1 관통 비아 금속 층, 141b: 제1 관통 비아 배리어 층, 151: 제1 관통 비아 절연 층, 142: 제2 관통 비아, 142a: 제2 관통 비아 금속 층, 142b: 제2 관통 비아 배리어 층, 152: 제2 관통 비아 절연 층, 160: 딥 트렌치 분리 층, 181: 제1 상부 패드, 181a: 제1 상부 패드 금속 층, 181b: 제1 상부 패드 배리어 층, 182: 제2 상부 패드, 182a: 제2 상부 패드 금속 층, 182b: 제2 상부 패드 배리어 층, 191: 제1 하부 패드, 192: 제2 하부 패드, DL: 소자 층, WL: 배선 층, PL: 패드 층, IL1 내지 IL12: 층간 절연 층, V1, V2, V3, V4: 비아, V1a, V2a, V3a, V4a: 비아 금속 층, V1b, V2b, V3b, V4b: 비아 배리어 층, L1, L2, L3, L4: 라인, L1a, L2a, L3a, L4a: 라인 금속 층, L1b, L2b, L3b, L4b: 라인 배리어 층

Claims (10)

  1. 기판;
    상기 기판 상의 복수의 트랜지스터를 포함하는 소자 층;
    상기 소자 층 상의 배선층;
    상기 소자 층 및 상기 기판을 관통하는 제1 관통 비아(through via); 및
    상기 배선층, 상기 소자 층, 및 상기 기판을 관통하는 제2 관통 비아를 포함하고,
    상기 제1 관통 비아의 높이는 상기 제2 관통 비아의 높이보다 작은 것을 특징으로 하는 반도체 칩.
  2. 제1 항에 있어서,
    상기 제1 관통 비아는 전력 이외의 신호를 전달하는 것을 특징으로 하는 반도체 칩.
  3. 제1 항에 있어서,
    상기 제2 관통 비아는 전력을 전달하는 것을 특징으로 하는 반도체 칩.
  4. 제1 항에 있어서,
    상기 제1 관통 비아의 직경은 상기 제2 관통 비아의 직경보다 작은 것을 특징으로 하는 반도체 칩.
  5. 제1 항에 있어서,
    상기 제1 관통 비아의 부피는 상기 제2 관통 비아의 부피보다 작은 것을 특징으로 하는 반도체 칩.
  6. 제1 항에 있어서,
    상기 제1 관통 비아의 측면 상의 제1 관통 비아 절연 층; 및
    상기 제2 관통 비아의 측면 상의 제2 관통 비아 절연 층을 더 포함하고,
    상기 제1 관통 비아 절연 층의 두께는 상기 제2 관통 비아 절연 층의 두께보다 큰 것을 특징으로 하는 반도체 칩.
  7. 제1 면 및 제2 면을 가지는 기판;
    상기 기판의 상기 제1 면 상의 복수의 트랜지스터를 포함하는 소자 층;
    상기 소자 층 상의 제1 배선층;
    상기 제1 배선 층 상의 제2 배선 층;
    상기 제1 배선층으로부터 상기 기판의 상기 제2 면까지 연장되는 제1 관통 비아;
    상기 제2 배선층으로부터 상기 기판의 상기 제2 면까지 연장되는 제2 관통 비아;
    상기 제1 관통 비아의 측면 상의 제1 관통 비아 절연 층; 및
    상기 제2 관통 비아의 측면 상의 제2 관통 비아 절연 층을 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제7 항에 있어서,
    상기 제2 관통 비아 절연 층은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 가지는 고유전 물질을 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제7 항에 있어서,
    상기 제1 배선 층과 상기 제2 배선 층 사이의 적어도 하나의 배선 층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  10. 제7 항에 있어서,
    상기 기판의 상기 제1 면으로부터 상기 기판 내로 연장되는 딥 트렌치 분리 층을 더 포함하고,
    상기 제1 관통 비아 및 상기 제2 관통 비아는 상기 딥 트렌치 분리 층을 관통하는 것을 특징으로 하는 반도체 칩.

KR1020210049971A 2021-04-16 2021-04-16 반도체 칩 및 이를 포함하는 반도체 패키지 KR20220143444A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210049971A KR20220143444A (ko) 2021-04-16 2021-04-16 반도체 칩 및 이를 포함하는 반도체 패키지
US17/517,291 US20220336326A1 (en) 2021-04-16 2021-11-02 Semiconductor chip and semiconductor package including same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210049971A KR20220143444A (ko) 2021-04-16 2021-04-16 반도체 칩 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220143444A true KR20220143444A (ko) 2022-10-25

Family

ID=83602786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210049971A KR20220143444A (ko) 2021-04-16 2021-04-16 반도체 칩 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US20220336326A1 (ko)
KR (1) KR20220143444A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220133013A (ko) * 2021-03-24 2022-10-04 삼성전자주식회사 관통 비아 구조물을 갖는 반도체 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8288872B2 (en) * 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
US8552563B2 (en) * 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
WO2016025478A1 (en) * 2014-08-11 2016-02-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
KR102495093B1 (ko) * 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11094613B2 (en) * 2019-08-22 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
KR20220037093A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 Tsv를 포함하는 반도체 소자 및 이의 제조 방법
KR20220122891A (ko) * 2021-02-26 2022-09-05 삼성전자주식회사 반도체 소자
KR20220133013A (ko) * 2021-03-24 2022-10-04 삼성전자주식회사 관통 비아 구조물을 갖는 반도체 장치
US11749729B2 (en) * 2021-03-31 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, integrated circuit component and manufacturing methods thereof
KR20230052409A (ko) * 2021-10-13 2023-04-20 삼성전자주식회사 관통 전극을 갖는 반도체 소자 및 그 형성 방법
US20230268355A1 (en) * 2022-02-23 2023-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method for fabricating the same
KR20240017601A (ko) * 2022-08-01 2024-02-08 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20240027486A (ko) * 2022-08-23 2024-03-04 삼성전자주식회사 상호 접속 구조체를 포함하는 집적회로 소자

Also Published As

Publication number Publication date
US20220336326A1 (en) 2022-10-20

Similar Documents

Publication Publication Date Title
CN106992162B (zh) 具有tsv结构的多重堆叠器件
KR102618755B1 (ko) 더미 접합 콘택트 및 더미 인터커넥트를 사용한 하이브리드 접합
KR20190119153A (ko) 3차원 메모리 장치의 하이브리드 본딩 컨택 구조
KR102618756B1 (ko) 더미 접합 콘택트를 사용한 하이브리드 접합
TW201417227A (zh) 半導體基板、混成接合結構及混成接合基板的形成方法
US11616018B2 (en) Semiconductor devices including a thick metal layer
JPWO2005086216A1 (ja) 半導体素子及び半導体素子の製造方法
US10504992B2 (en) Semiconductor device and method for fabricating the same
US20230335467A1 (en) Semiconductor device and semiconductor package
KR20210047043A (ko) 인터포저 구조체, 그를 포함하는 반도체 패키지 및 그 제조 방법
US11791242B2 (en) Semiconductor device
KR20220143444A (ko) 반도체 칩 및 이를 포함하는 반도체 패키지
CN116314024A (zh) 集成电路装置及其制造方法
US20230138616A1 (en) Semiconductor device and semiconductor package including the same
TW202234635A (zh) 半導體元件
CN115527577A (zh) 半导体存储器装置
WO2022047644A1 (en) On-chip capacitor structures in semiconductor devices
CN111326421B (zh) 导电结构及半导体器件
CN220914227U (zh) 半导体装置及半导体结构
US20240021519A1 (en) Semiconductor device
TW202409889A (zh) 半導體裝置
KR20240029832A (ko) 반도체 장치
KR20220168435A (ko) 집적회로 장치
TW202249224A (zh) 半導體元件
TW202211325A (zh) 半導體元件之晶片上電容器結構的製作方法