CN115512739A - 子字线驱动器及包括其的半导体存储器件 - Google Patents

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CN115512739A CN202210376020.3A CN202210376020A CN115512739A CN 115512739 A CN115512739 A CN 115512739A CN 202210376020 A CN202210376020 A CN 202210376020A CN 115512739 A CN115512739 A CN 115512739A
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金暻旻
金东建
柳明植
朴相昱
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Abstract

提供了一种子字线驱动器及包括其的半导体存储器件。所述子字线驱动器可以包括字线上拉晶体管、字线下拉晶体管和被配置为使字线维持在指定电压电平的保持晶体管。所述子字线驱动器可以包括：外围有源区域，所述外围有源区域位于衬底上；第一外围栅电极，所述第一外围栅电极对应于所述字线下拉晶体管的栅极节点并且位于所述外围有源区域上；第二外围栅电极，所述第二外围栅电极对应于所述保持晶体管的栅极节点并且位于所述外围有源区域上；以及第一下接触，所述第一下接触耦接到所述外围有源区域的第一区域。来自所述第一区域的第一(VBB)电压可以被供应给所述保持晶体管的源极节点。

Description

子字线驱动器及包括其的半导体存储器件
相关申请的交叉引用
该专利申请要求于2021年6月22日向韩国知识产权局提交的韩国专利申请No.10-2021-0080765的优先权，并且上述申请的全部内容通过引用并入于此。
技术领域
本公开涉及半导体存储器件，并且具体地，涉及包括被配置为驱动字线的子字线驱动器的半导体存储器件。
背景技术
随着对高性能半导体存储器件的需求不断增加，正在致力于增加在各种电子系统中使用的半导体存储器件的容量和速度。对于作为易失性存储器件的典型示例的动态随机存取存储器(DRAM)，存储单元具有能够在其中存储电荷的单元电容器作为数据存储元件。在DRAM中，字线和位线用于对存储单元执行写入操作和/或读取操作。连接到每条字线的多个存储单元构成通过对字线施加的电压进行操作的一行。
为了增加DRAM的容量，可能需要增加连接到一条字线的存储单元的数目，和/或可能需要减小字线之间的距离(或单元节距)。此外，当对与许多存储单元连接的字线施加字线电压时，可能发生速度延迟问题。用于解决字线电压的延迟问题的一个方式是将每条字线划分成多条子字线并且用子字线驱动器来驱动每条子字线。
发明内容
本公开的一些方面提供高度集成且高度可靠的半导体存储器件。
根据本文公开的发明构思的一些实施例，一种子字线驱动器可以包括字线上拉晶体管、字线下拉晶体管和被配置为使字线维持在特定电压电平的保持晶体管。所述子字线驱动器可以包括：外围有源区域，所述外围有源区域位于衬底上，所述外围有源区域包括第一区域至第六区域，所述第一区域至所述第六区域围绕岛形状的第一器件隔离层沿顺时针方向布置并且彼此连接；第一外围栅电极，所述第一外围栅电极对应于所述字线下拉晶体管的栅极节点，所述第一外围栅电极位于所述外围有源区域上并且与所述第二区域和所述第六区域交叉；第二外围栅电极，所述第二外围栅电极对应于所述保持晶体管的栅极节点，所述第二外围栅电极位于所述外围有源区域上并且与所述第四区域交叉；以及第一下接触，所述第一下接触耦接到所述第一区域。所述第一区域可以对应于所述字线下拉晶体管的源极节点并且可以通过所述第一下接触被供应第一电压，并且所述第五区域可以对应于所述保持晶体管的源极节点。所述第六区域可以从所述第一区域延伸到所述第五区域并且在所述第一外围栅电极下方。所述第六区域可以被设置为将所述第一区域连接到所述第五区域并且可以被配置为从所述第一区域向所述第五区域供应所述第一电压。
根据发明构思的一些实施例，一种半导体存储器件可以包括第一子字线驱动器。所述第一子字线驱动器可以包括第一上拉晶体管、第一下拉晶体管、第一保持晶体管和第一寄生晶体管。所述第一下拉晶体管的第一杂质区域可以通过所述第一寄生晶体管连接到所述第一保持晶体管的第二杂质区域，并且所述第一下拉晶体管的栅电极可以连接到所述第一寄生晶体管的栅电极。被供应给所述第一杂质区域的第一电压也可以通过所述第一寄生晶体管被供应给所述第二杂质区域。
根据发明构思的一些实施例，一种半导体存储器件可以包括：第一子字线驱动器，所述第一子字线驱动器包括第一上拉晶体管、第一下拉晶体管、第一保持晶体管和第一寄生晶体管；以及第二子字线驱动器，所述第二子字线驱动器包括第二上拉晶体管、第二下拉晶体管、第二保持晶体管和第二寄生晶体管。所述第一保持晶体管和所述第二保持晶体管可以共享公共源极区域，并且所述第一下拉晶体管和所述第二下拉晶体管均可以包括被配置为被供应第一电压的杂质区域。所述第一寄生晶体管可以将所述第一下拉晶体管的所述杂质区域连接到所述公共源极区域，并且所述第二寄生晶体管可以将所述第二下拉晶体管的所述杂质区域连接到所述公共源极区域。
附图说明
图1是示意性地图示根据发明构思的一些实施例的半导体存储器件或半导体存储器芯片的俯视图。
图2是示例性地图示根据发明构思的一些实施例的两个相邻子字线驱动器的框图。
图3是图示图2的第一子字线驱动器和第二子字线驱动器的示例结构的电路图。
图4是图示根据发明构思的一些实施例的半导体存储器件中设置的子字线驱动器的俯视图。
图5A、图5B和图5C是分别沿着图4的线A-A'、B-B'和C-C'截取的截面图。
图6是图示根据发明构思的一些实施例的半导体存储器件的单元区域的俯视图。
图7A、图7B、图7C和图7D是分别沿着图6的线A-A'、B-B'、C-C'和D-D'截取的截面图。
图8、图10和图12是图示根据发明构思的一些实施例的制作半导体存储器件的子字线驱动器的方法中的操作的俯视图。
图9A、图11A和图13A分别是沿着图8、图10和图12的线A-A'截取的截面图。
图9B、图11B和图13B分别是沿着图8、图10和图12的线B-B'截取的截面图。
图9C、图11C和图13C分别是沿着图8、图10和图12的线C-C'截取的截面图。
图14是图示根据发明构思的一些实施例的包括半导体存储器件的计算系统的框图。
图15是图示根据发明构思的一些实施例的包括DRAM器件的三维半导体封装件的截面图。
图16是图示根据发明构思的一些实施例的包括DRAM器件的半导体封装件的截面图。
具体实施方式
图1是示意性地图示根据发明构思的一些实施例的半导体存储器件或半导体存储器芯片的俯视图。
参考图1，可以提供包括单元区域CELL和核心/外围区域CORE的衬底100。可以用于存储数据的存储单元可以按阵列形状布置在单元区域CELL上。在一些实施例中，单元区域CELL可以包括DRAM单元。
核心/外围区域CORE可以设置在单元区域CELL周围或在与单元区域CELL不同的区域中。可以在核心/外围区域CORE上形成控制器件和虚设器件。例如，可以在核心/外围区域CORE上设置用于控制单元区域CELL上的存储单元的电路。
可以在核心/外围区域CORE上布置多个子字线驱动器SWD。每个子字线驱动器SWD可以被配置为启用连接到存储单元晶体管的栅电极的字线。换句话说，子字线驱动器SWD可以被配置为使字线运行。
可以在核心/外围区域CORE上布置多个位线感测放大器BLSA。每个位线感测放大器BLSA可以被配置为启用耦接到存储单元晶体管的位线。
图2是示例性地图示根据发明构思的一些实施例的两个相邻子字线驱动器的框图。参考图2，第一子字线驱动器SWD1和第二子字线驱动器SWD2可以被设置为分别驱动第一字线WL1和第二字线WL2。
第一子字线驱动器SWD1和第二子字线驱动器SWD2均可以被配置为接收驱动信号PXID和PXIB。可以响应于第一字线使能信号NWEIB1而激活第一子字线驱动器SWD1，可以响应于第二字线使能信号NWEIB2而激活第二子字线驱动器SWD2。
如果第一字线使能信号NWEIB1处于低电平，则第一子字线驱动器SWD1可以向第一字线WL1提供通过驱动信号PXID提供的高电压VPP。如果第一字线使能信号NWEIB1处于高电平，则第一子字线驱动器SWD1可以阻断驱动信号PXID并且可以将第一字线WL1预充电到负电压或地电压VBB的电平。
如果第二字线使能信号NWEIB2处于低电平，则第二子字线驱动器SWD2可以向第二字线WL2提供通过驱动信号PXID提供的高电压VPP。如果第二字线使能信号NWEIB2处于高电平，则第二子字线驱动器SWD2可以阻断驱动信号PXID并且可以将第二字线WL2预充电到负电压或地电压VBB的电平。在一些实施例中，第一子字线驱动器SWD1响应于第一字线使能信号NWEIB1的低电平和高电平的操作、以及第二子字线驱动器SWD2响应于第二字线使能信号NWEIB2的低电平和高电平的操作可以与上述相反。
第一子字线驱动器SWD1和第二子字线驱动器SWD2均可以包括保持晶体管(keeping transistor)(图2中未示出)。保持晶体管可以被配置为在执行了子字线驱动器SWD1和SWD2的预充电之后使字线WL1或WL2维持在负电压VBB的电平。保持晶体管可以响应于驱动信号PXIB而将字线WL1或WL2固定到负电压VBB的电平。因此，即使字线使能信号NWEIB1和NWEIB2的电压电平存在变化或噪声，保持晶体管也可以使字线WL1和WL2维持在稳定电压值。
第一子字线驱动器SWD1的保持晶体管和第二子字线驱动器SWD2的保持晶体管可以包括被提供负电压VBB的公共源电极以及被施加驱动信号PXIB的公共栅电极。也就是说，第一子字线驱动器SWD1的保持晶体管和第二子字线驱动器SWD2的保持晶体管可以被配置为共享单个公共源电极和单个公共栅电极。
第一子字线驱动器SWD1的保持晶体管还可以包括连接到第一字线WL1的漏电极，并且第二子字线驱动器SWD2的保持晶体管还可以包括连接到第二字线WL2的漏电极。
根据发明构思的一些实施例，第一子字线驱动器SWD1的保持晶体管和第二子字线驱动器SWD2的保持晶体管可以被配置为共享单个公共栅电极下方的有源区域，并且因此，它们可以具有相对大的沟道区域。因此，半导体存储器件可以具有改进的耐高压性质。
图3是图示图2的第一子字线驱动器和第二子字线驱动器的示例结构的电路图。参考图3，第一子字线驱动器SWD1和第二子字线驱动器SWD2可以具有被配置为驱动第一字线WL1和第二字线WL2中的相应字线的电路结构。
可以从驱动电压生成器(未示出)向第一子字线驱动器SWD1提供驱动信号PXID和PXIB。可以从行译码器(未示出)向第一子字线驱动器SWD1提供第一字线使能信号NWEIB1。第一子字线驱动器SWD1可以包括第一上拉晶体管PMT1、第一下拉晶体管DRT1和第一保持晶体管KPT1。第一上拉晶体管PMT1可以是PMOSFET，而第一下拉晶体管DRT1和第一保持晶体管KPT1可以是NMOSFET。
第一上拉晶体管PMTl可以响应于第一字线使能信号NWEIB1处于低电平而将第一字线WL1上拉到驱动信号PXID的电平。第一下拉晶体管DRT1可以响应于第一字线使能信号NWEIB1处于高电平而将第一字线WL1下拉到负电压VBB。当第一字线WL1被停用时，第一保持晶体管KPT1可以使第一字线WL1维持负电压VBB的电平。为此，第一保持晶体管KPT1可以具有被提供负电压VBB的源电极和连接到第一字线WL1的漏电极，并且可以响应于与驱动信号PXID互补的驱动信号PXIB而导通或关断。
可以将来自驱动电压生成器的驱动信号PXID和PXIB提供给第二子字线驱动器SWD2。可以从行译码器向第二子字线驱动器SWD2提供第二字线使能信号NWEIB2。第二子字线驱动器SWD2可以包括第二上拉晶体管PMT2、第二下拉晶体管DRT2和第二保持晶体管KPT2。
第二上拉晶体管PMT2可以响应于第二字线使能信号NWEIB2处于低电平而将第二字线WL2上拉到驱动信号PXID的电平。第二下拉晶体管DRT2可以响应于第二字线使能信号NWEIB2处于高电平而将第二字线WL2下拉到负电压VBB。当第二字线WL2被停用时，第二保持晶体管KPT2可以使第二字线WL2维持负电压VBB的电平。为此，第二保持晶体管KPT2可以具有被提供负电压VBB的源电极和连接到第二字线WL2的漏电极，并且可以响应于与驱动信号PXID互补的驱动信号PXIB而导通或关断。
可以向第一子字线驱动器SWD1的第一保持晶体管KPT1和第二子字线驱动器SWD2的第二保持晶体管KPT2提供相同的栅极电压(例如，PXIB)。可以将负电压VBB提供给第一保持晶体管KPT1和第二保持晶体管KPT2的公共源电极CSE。
在一些实施例中，第一子字线驱动器SWD1还可以包括第一寄生晶体管PRT1，所述第一寄生晶体管PRT1可以被配置为向第一保持晶体管KPTl的源电极供应负电压VBB。在一些实施例中，第二子字线驱动器SWD2还可以包括第二寄生晶体管PRT2，所述第二寄生晶体管PRT2可以被配置为向第二保持晶体管KPT2的源电极供应负电压VBB。
当运行第一子字线驱动器SWD1以驱动第一字线WL1时，可以通过对第一字线使能信号NWEIB1和驱动信号PXIB施加低电压来使第一寄生晶体管PRT1关断。相比之下，由于第二字线使能信号NWEIB2具有高电压，所以可以使第二寄生晶体管PRT2导通，并且因此，可以向第一保持晶体管KPT1和第二保持晶体管KPT2的公共源电极CSE提供负电压VBB。
当运行第二子字线驱动器SWD2以驱动第二字线WL2时，可以通过对第二字线使能信号NWEIB2和驱动信号PXIB施加低电压来使第二寄生晶体管PRT2关断。相比之下，由于第一字线使能信号NWEIB1具有高电压，所以可以使第一寄生晶体管PRT1导通，并且因此，可以向第一保持晶体管KPT1和第二保持晶体管KPT2的公共源电极CSE提供负电压VBB。
根据发明构思的一些实施例，由于第一寄生晶体管PRT1和第二寄生晶体管PRT2中的至少一者可以在操作期间处于导通状态，所以可以以稳定方式向第一保持晶体管KPT1和第二保持晶体管KPT2的公共源电极CSE供应(例如，连续或一直供应)负电压VBB。
图4是图示根据发明构思的一些实施例的半导体存储器件中设置的子字线驱动器的俯视图。图5A、图5B和图5C是分别沿着图4的线A-A'、B-B'和C-C'截取的截面图。
参考图4和图5A至图5C，可以在衬底100的核心/外围区域CORE上布置子字线驱动器SWD1至SWD4。作为示例，衬底100可以是由硅、锗或硅锗形成的半导体衬底。器件隔离层ST可以形成在衬底100中或衬底100上并且可以包括氧化硅层。在本实施例中，图4图示了子字线驱动器SWD1至SWD4的NMOS区域，而未示出其PMOS区域。在下文中，作为示例将描述不包括PMOS区域的子字线驱动器SWD1至SWD4的NMOS区域。
子字线驱动器SWD1至SWD4可以包括第一子字线驱动器SWD1至第四子字线驱动器SWD4。可以将第一子字线驱动器SWD1至第四子字线驱动器SWD4二维地(例如，以2×2矩阵)布置在衬底100上。
第一子字线驱动器SWD1和第二子字线驱动器SWD2可以在第二方向D2上彼此相邻。第三子字线驱动器SWD3和第四子字线驱动器SWD4可以在第二方向D2上彼此相邻。第一子字线驱动器SWD1和第三子字线驱动器SWD3可以在第一方向D1上彼此相邻，并且第二子字线驱动器SWD2和第四子字线驱动器SWD4可以在第一方向D1上彼此相邻。根据实施例，第一方向D1和第二方向D2平行于衬底100的顶表面且彼此垂直。
第一子字线驱动器SWD1至第四子字线驱动器SWD4可以被设置为彼此对称。例如，第一子字线驱动器SWD1和第二子字线驱动器SWD2可以关于被限定在其之间并与第一方向D1平行的边界线彼此对称。第三子字线驱动器SWD3和第四子字线驱动器SWD4可以关于被限定在其之间并与第一方向D1平行的边界线彼此对称。第一子字线驱动器SWD1和第三子字线驱动器SWD3可以关于被限定在其之间并与第二方向D2平行的边界线彼此对称。第二子字线驱动器SWD2和第四子字线驱动器SWD34可以关于被限定在其之间并与第二方向D2平行的边界线彼此对称。在一些实施例中，并非第一子字线驱动器SWD1至第四子字线驱动器SWD4的所有部件都可以具有对称性。例如，在第一子字线驱动器SWD1至第四子字线驱动器SWD4中，下面将描述的下互连线LML1至LML3和上互连线UML1至UML3可以被设置为不具有对称性。
在下文中，第一子字线驱动器SWD1将作为第一子字线驱动器SWD1至第四子字线驱动器SWD4的代表性示例被更详细地描述。
器件隔离层ST可以设置在衬底100上以限定外围有源区域PACT。第一子字线驱动器SWD1的外围有源区域PACT可以用作第一下拉晶体管DRT1、第一保持晶体管KPT1和第一寄生晶体管PRT1(例如，参见图3)的主体。
器件隔离层ST可以设置在第一子字线驱动器SWD1的外围有源区域PACT的中央部分中并且可以具有岛形状。当在俯视图中观察时，器件隔离层ST可以具有L形岛状结构。第一子字线驱动器SWD1的外围有源区域PACT可以围绕岛状器件隔离层ST。
第一子字线驱动器SWD1的外围有源区域PACT可以包括第一区域AR1至第六区域AR6。第一区域AR1至第六区域AR6可以围绕器件隔离层ST沿顺时针方向依次布置。换句话说，第一区域AR1至第六区域AR6可以被设置为包封岛状器件隔离层ST。
第一区域AR1可以是被施加负电压VBB的区域。第一区域AR1可以具有长度沿第一方向D1延伸的条形状。第一区域AR1可以包括第一杂质区域DPR1。第一杂质区域DPR1可以是n型掺杂区域。
第二区域AR2可以从第一区域AR1沿第二方向D2延伸。在衬底100是p型衬底的情况下，第二区域AR2可以是衬底100的未掺杂区域。沿第一方向D1延伸的第一外围栅电极PGE1可以设置在第二区域AR2上。当在俯视图中观察时，第一外围栅电极PGE1可以具有线形状。
可以将第一字线使能信号NWEIB1施加到第一子字线驱动器SWD1的第一外围栅电极PGE1。第一外围栅电极PGE1可以包括依次堆叠的第一导电图案CP、阻挡图案BP、第二导电图案BL和掩模图案MP。外围栅极绝缘层PGI可以设置在第一外围栅电极PGE1与衬底100之间。换句话说，可以将外围栅极绝缘层PGI插置在第一导电图案CP与衬底100之间。可以在第一外围栅电极PGE1的相对的侧表面上设置一对间隔物SP。
例如，第一导电图案CP可以由至少一种掺杂半导体材料(例如，掺杂硅、掺杂锗等)形成或者包括至少一种掺杂半导体材料(例如，掺杂硅、掺杂锗等)。阻挡图案BP可以由至少一种导电金属氮化物(例如，氮化钛或氮化钽)形成或者包括至少一种导电金属氮化物(例如，氮化钛或氮化钽)。第二导电图案BL可以由至少一种金属材料(例如，钛、钽、钨、铜或铝)形成或者包括至少一种金属材料(例如，钛、钽、钨、铜或铝)。外围栅极绝缘层PGI可以包括依次堆叠的第一绝缘层(例如，氧化硅层)和第二绝缘层(例如，氮氧化硅层)。作为示例，间隔物SP可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。
第三区域AR3可以从第二区域AR2沿第二方向D2延伸。第三区域AR3可以是连接到第一字线WL1的区域。第三区域AR3可以包括第二杂质区域DPR2。第二杂质区域DPR2可以是n型掺杂区域。
第一区域AR1的第一杂质区域DPR1、第二区域AR2、第三区域AR3的第二杂质区域DPR2和第二区域AR2上的第一外围栅电极PGE1可以构成图3的第一下拉晶体管DRT1。第二区域AR2可以用作第一下拉晶体管DRT1的沟道区域。换句话说，依据第一下拉晶体管DRT1的操作，第一区域AR1和第三区域AR3可以通过第二区域AR2彼此连接。
第四区域AR4可以从第三区域AR3沿第一方向D1的反方向延伸。在衬底100是p型衬底的情况下，第四区域AR4可以是未掺杂区域。在第二方向D2上延伸的第二外围栅电极PGE2可以设置在第四区域AR4上。当在俯视图中观察时，第二外围栅电极PGE2可以具有矩形形状。
可以将驱动信号PXIB施加到第一子字线驱动器SWD1的第二外围栅电极PGE2。第二外围栅电极PGE2可以包括依次堆叠的第一导电图案CP、阻挡图案BP、第二导电图案BL和掩模图案MP。外围栅极绝缘层PGI可以设置在第二外围栅电极PGE2与衬底100之间。可以在第二外围栅电极PGE2的相对的侧表面上设置一对间隔物SP。
第五区域AR5可以在第一子字线驱动器SWD1至第四子字线驱动器SWD4的中央区域中。第五区域AR5可以在核心/外围区域CORE的中央。第五区域AR5的侧部可以连接到第四区域AR4的端部。第五区域AR5可以包括第三杂质区域DPR3。第三杂质区域DPR3可以是n型掺杂区域。
第三区域AR3的第二杂质区域DPR2、第四区域AR4、第五区域AR5的第三杂质区域DPR3和第四区域AR4上的第二外围栅电极PGE2可以构成图3的第一保持晶体管KPT1。第四区域AR4可以用作第一保持晶体管KPT1的沟道区域。换句话说，依据第一保持晶体管KPT1的操作，第三区域AR3和第五区域AR5可以通过第四区域AR4彼此连接。
第六区域AR6可以从第一区域AR1沿第二方向D2朝向第五区域AR5延伸。换句话说，可以将第六区域AR6插置在第一区域AR1与第五区域AR5之间。第六区域AR6可以是将第一区域AR1连接到第五区域AR5的桥接区域。第六区域AR6可以具有在第二方向D2上延伸的条形状。
在衬底100是p型衬底的情况下，第六区域AR6可以是衬底100的未掺杂区域。第二区域AR2上的第一外围栅电极PGE1可以延伸到第六区域AR6上的区域。
第一区域AR1的第一杂质区域DPR1、第六区域AR6、第五区域AR5的第三杂质区域DPR3和第六区域AR6上的第一外围栅电极PGE1可以构成图3的第一寄生晶体管PRT1。第六区域AR6可以用作第一寄生晶体管PRT1的沟道区域。换句话说，依据第一寄生晶体管PRT1的操作，第一区域AR1和第五区域AR5可以通过第六区域AR6彼此连接。结果，可以通过第六区域AR6从第一区域AR1向第五区域AR5施加负电压VBB(例如，参见图5B)。
第五区域AR5可以用作第一子字线驱动器SWD1至第四子字线驱动器SWD4的保持晶体管的公共源极区域。第五区域AR5可以对应于图3的第一保持晶体管KPT1和第二保持晶体管KPT2的公共源电极CSE或公共源极节点。例如，由于来自第一区域AR1的负电压VBB通过第六区域AR6供应给第五区域AR5，所以不需要在第五区域AR5中设置用于供应负电压VBB的额外下接触。由于不需要额外下接触，所以也不需要用于供应负电压VBB的额外上接触。
第一层间绝缘层110、第二层间绝缘层120、第三层间绝缘层130和第四层间绝缘层140可以依次堆叠在衬底100上。多个下接触DC1至DC3可以被设置为穿透第一层间绝缘层110。下接触DC1至DC3可以由至少一种金属材料(例如，钛、钽、钨、铜或铝)形成或者包括至少一种金属材料(例如，钛、钽、钨、铜或铝)。
例如，下接触DC1至DC3可以包括设置在第一子字线驱动器SWD1中的第一下接触DC1、第二下接触DC2和第三下接触DC3。第一下接触DC1可以耦接到第一区域AR1的第一杂质区域DPR1。第二下接触DC2可以被设置为穿透掩模图案MP并且可以耦接到第二外围栅电极PGE2。第三下接触DC3可以耦接到第三区域AR3的第二杂质区域DPR2。
下互连线LML1至LML3可以设置在第二层间绝缘层120中。当在俯视图中观察时，下互连线LML1至LML3可以是在第一方向D1上延伸且彼此平行的线形图案。下互连线LML1至LML3中的至少一者可以包括在第一方向D1上延伸的一部分以及以一角度向或朝向第二方向D2倾斜的另一部分。下互连线LML1至LML3可以由至少一种金属材料(例如，钛、钽、钨、铜或铝)形成或者包括至少一种金属材料(例如，钛、钽、钨、铜或铝)。
下互连线LML1至LML3可以包括第一下互连线LML1、第二下互连线LML2和第三下互连线LML3。第一下互连线LML1可以是被提供负电压VBB的下互连线。第一下互连线LML1可以用于通过第一下接触DC1向第一区域AR1提供负电压VBB。
第二下互连线LML2可以是被提供驱动信号PXIB的焊盘。当在俯视图中观察时，第二下互连线LML2可以具有在第一方向D1上伸长或延伸的矩形形状。第二下互连线LML2可以设置在第二外围栅电极PGE2上并且可以通过第二下接触DC2向第二外围栅电极PGE2施加驱动信号PXIB。
第三下互连线LML3可以是第一字线WL1和第二字线WL2。例如，第一子字线驱动器SWD1的第三下互连线LML3可以是第一字线WL1。第三下互连线LML3(例如，第一字线WL1)可以通过第三下接触DC3耦接到第三区域AR3。第三下互连线LML3(例如，第一字线WL1)可以连接到第一子字线驱动器SWD1的第一下拉晶体管DRT1和第一保持晶体管KPT1。
上互连线UML1至UML3可以设置在第四层间绝缘层140中。当在俯视图中观察时，上互连线UML1至UML3可以是在第二方向D2上延伸且彼此平行的线形图案。上互连线UML1至UML3可以由至少一种金属材料(例如，钛、钽、钨、铜或铝)形成或者包括至少一种金属材料(例如，钛、钽、钨、铜或铝)。
上互连线UML1至UML3可以包括被提供负电压VBB的第一上互连线UML1、被提供第一子字线驱动器SWD1和第二子字线驱动器SWD2的驱动信号PXIB的第二上互连线UML2、以及被提供第三子字线驱动器SWD3和第四子字线驱动器SWD4的驱动信号PXIB的第三上互连线UML3。
上接触MC1和MC2可以穿透第三层间绝缘层130并且将上互连线UML1至UML3连接到下互连线LML1至LML3。上接触MC1和MC2可以由至少一种金属材料(例如，钛、钽、钨、铜或铝)形成或者包括至少一种金属材料(例如，钛、钽、钨、铜或铝)。
例如，第一上接触MC1可以将第一下互连线LML1连接到第一上互连线UML1。可以通过第一上接触MC1将负电压VBB从第一上互连线UML1提供给第一下互连线LML1。
第二上接触MC2可以将第二下互连线LML2连接到第二上互连线UML2。可以通过第二上接触MC2将用于第一子字线驱动器SWD1和第二子字线驱动器SWD2的驱动信号PXIB从第二上互连线UML2提供给第二下互连线LML2。
根据发明构思的一些实施例，子字线驱动器的第五区域AR5(即，保持晶体管的公共源极区域)上可以省略或不设置用于供应负电压VBB的额外导电图案(例如，下接触和上接触以及下互连线和上互连线)。因此，可以减小子字线驱动器的第五区域AR5的面积，从而减小半导体存储器件的芯片大小。
根据发明构思的一些实施例，由于可以减小用于供应负电压VBB的下互连线的数目，所以可以按增加的节距布置下互连线。此外，可以在形成下互连线的工艺中减少可能由图案节距减小引起的工艺缺陷，从而提高半导体存储器件的子字线驱动器的可靠性。
尽管未示出，但是第二子字线驱动器SWD2、第三子字线驱动器SWD3和第四子字线驱动器SWD4可以被配置为具有与第一子字线驱动器SWD1大体上相同(或者与第一子字线驱动器SWD1的结构不同但对称)的结构，并且可以以与第一子字线驱动器SWD1相同的方式运行。
根据发明构思的一些实施例，可以向第一子字线驱动器SWD1至第四子字线驱动器SWD4中的每一者的第一区域AR1提供负电压VBB，并且被提供负电压VBB的第一区域AR1可以通过第六区域AR6连接到可以用作保持晶体管的公共源极区域的第五区域AR5。结果，可以以相对稳定和/或连续的方式向第五区域AR5供应负电压VBB。
图6是图示根据发明构思的一些实施例的半导体存储器件的单元区域的俯视图。图7A、图7B、图7C和图7D是分别沿着图6的线A-A'、B-B'、C-C'和D-D'截取的截面图。
参考图6和图7A至图7D，可以在衬底100的单元区域CELL上设置被配置为存储数据的DRAM单元。更详细地，可以在衬底100上设置器件隔离层ST以限定构成DRAM单元的存储晶体管的有源图案ACT。
可以通过使衬底100的上部图案化来形成有源图案ACT。每一个有源图案ACT可以在与衬底100的顶表面平行的第三方向D3上延伸。换句话说，每一个有源图案ACT可以具有与第三方向D3平行的长轴。有源图案ACT可以沿第一方向D1和第二方向D2二维地布置。有源图案ACT可以在第三方向D3上彼此间隔开。
每一个有源图案ACT可以在与衬底100的顶表面垂直的方向(例如，第四方向D4)上具有增加的宽度。换句话说，每一个有源图案ACT的宽度可以随着距衬底100的底表面的距离增加而减小。
可以在有源图案ACT之间限定第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以在有源图案ACT之间填充第一沟槽TR1和第二沟槽TR2。可以将第一沟槽TR1限定于在第二方向D2上彼此相邻的一对有源图案ACT之间。可以将第二沟槽TR2限定于在第三方向D3上彼此相邻的一对有源图案ACT之间。
在第二方向D2上相邻的一对有源图案ACT之间的距离可以小于在第三方向D3上相邻的一对有源图案ACT之间的距离。因此，第二沟槽TR2可以比第一沟槽TR1深。换句话说，第二沟槽TR2的底部可以低于第一沟槽TR1的底部(最明显的如图7B所示)。
每一个有源图案ACT的上部可以包括第一源极/漏极区域SD1和一对第二源极/漏极区域SD2。第一源极/漏极区域SD1可以被定位在一对第二源极/漏极区域SD2之间。换句话说，当在俯视图中观察时，可以沿第三方向D3依次布置第二源极/漏极区域SD2、第一源极/漏极区域SD1和第二源极/漏极区域SD2。
可以在每一个有源图案ACT中限定一对第三沟槽TR3(例如，参见图7C)。可以将每一个第三沟槽TR3限定在第一源极/漏极区域SD1与第二源极/漏极区域SD2之间。第三沟槽TR3可以穿透有源图案ACT的上部并且可以从有源图案ACT的顶表面朝向衬底100的底表面向下延伸。第三沟槽TR3的底部可以高于第一沟槽TR1和第二沟槽TR2的底部。
每一个有源图案ACT的上部还可以包括一对沟道区域CH。当在俯视图中观察时，沟道区域CH可以插置在第一源极/漏极区域SD1与第二源极/漏极区域SD2之间。沟道区域CH可以位于第三沟槽TR3下方(例如，参见图7C)。因此，沟道区域CH可以低于第一源极/漏极区域SD1和第二源极/漏极区域SD2。
栅电极GE可以与有源图案ACT和器件隔离层ST交叉。栅电极GE可以设置在相应的第三沟槽TR3中。栅电极GE可以在第二方向D2上延伸且彼此平行。一对栅电极GE可以设置在有源图案ACT的一对沟道区域CH上。换句话说，当在俯视图中观察时，栅电极GE可以插置在第一源极/漏极区域SD1与第二源极/漏极区域SD2之间。栅电极GE的顶表面可以低于有源图案ACT的顶表面(例如，第一源极/漏极区域SD1的顶表面或第二源极/漏极区域SD2的顶表面)。
栅电极GE可以是存储单元的字线。换句话说，单元区域CELL上的栅电极GE可以分别电连接到核心/外围区域CORE上的第三下互连线LML3。
如图7C所示，栅电极GE的上部可以与有源图案ACT的第一源极/漏极区域SD1相邻。栅电极GE的下部可以与沟道区域CH相邻。
返回参考图6和图7A至图7D，栅极绝缘层GI可以插置在栅电极GE与有源图案ACT之间。栅极封盖层GP可以设置在栅电极GE上。栅极封盖层GP可以覆盖栅电极GE的顶表面。栅极封盖层GP的顶表面可以与有源图案ACT的顶表面共面。
栅电极GE可以由至少一种导电金属氮化物(例如，氮化钛或氮化钽)和/或金属材料(例如，钛、钽、钨、铜或铝)形成或者包括至少一种导电金属氮化物(例如，氮化钛或氮化钽)和/或金属材料(例如，钛、钽、钨、铜或铝)。栅极绝缘层GI可以由氧化硅、氮化硅、氮氧化硅和/或高k介电材料中的至少一种形成或者包括氧化硅、氮化硅、氮氧化硅和/或高k介电材料中的至少一种。作为示例，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化锶钡钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或它们的组合。栅极封盖层GP可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。
可以在衬底100上设置绝缘层IL。在一些实施例中，在形成上述核心/外围区域CORE上的外围栅极绝缘层PGI时，可以形成单元区域CELL上的绝缘层IL。绝缘层IL可以包括暴露有源图案ACT的第一源极/漏极区域SD1的第一接触孔CNH1。
沿第一方向D1延伸且彼此平行的线结构LST可以设置在绝缘层IL上。线结构LST可以沿第二方向D2布置。当在俯视图中观察时，线结构LST可以被设置为与栅电极GE垂直交叉(例如，参见图6)。可以在每一个线结构LST的相对的侧表面上设置一对间隔物SP。
每一个线结构LST可以包括依次堆叠的第一导电图案CP、阻挡图案BP、第二导电图案BL和掩模图案MP。在一些实施例中，在形成上述核心/外围区域CORE上的外围栅电极PGE1和PGE2时，可以形成单元区域CELL上的线结构LST。
第一导电图案CP可以包括接触部分CNP，所述接触部分CNP被形成为填充第一接触孔CNH1并且耦接到第一源极/漏极区域SD1。更具体地，接触部分CNP可以被设置为穿透绝缘层IL并且可以朝向衬底100的底表面延伸。接触部分CNP可以与第一源极/漏极区域SD1直接接触。
阻挡图案BP可以防止或抑制第二导电图案BL中的金属材料扩散到第一导电图案CP中。第二导电图案BL可以通过阻挡图案BP和第一导电图案CP电连接到第一源极/漏极区域SD1。第二导电图案BL可以用作位线。
可以在栅极封盖层GP上设置多个绝缘栅栏IFS。每一个绝缘栅栏IFS可以穿透绝缘层IL并且可以延伸到栅极封盖层GP的上部。
如图6所示，绝缘栅栏IFS可以沿第一方向D1和第二方向D2二维地布置。更详细地，可以将绝缘栅栏IFS沿第二方向D2布置在沿第二方向D2延伸的栅极封盖层GP上。绝缘栅栏IFS和线结构LST可以沿第二方向D2交替地布置。
接触CNT可以穿透绝缘层IL并且可以耦接到相应的第二源极/漏极区域SD2。每一个接触CNT可以至少部分地填充第二接触孔CNH2，所述第二接触孔CNH2是通过部分地蚀刻第二源极/漏极区域SD2的上部而形成的。如图7A所示，接触CNT可以与通过第二接触孔CNH2暴露的第二源极/漏极区域SD2直接接触。另外，接触CNT可以与间隔物SP的侧表面和器件隔离层ST的顶表面接触。接触CNT可以通过间隔物SP与和其相邻的线结构LST间隔开。每一个接触CNT可以由至少一种掺杂半导体材料(例如，掺杂硅、掺杂锗等)形成或者包括至少一种掺杂半导体材料(例如，掺杂硅、掺杂锗等)。
如图6所示，接触CNT可以沿第一方向D1和第二方向D2二维地布置。更详细地，接触CNT和线结构LST可以沿第二方向D2交替地布置。接触CNT和绝缘栅栏IFS可以沿第一方向D1交替地布置。
接合焊盘LP可以分别设置在接触CNT上并且耦接到接触CNT。接合焊盘LP可以分别通过接触CNT电连接到第二源极/漏极区域SD2。接合焊盘LP与接触CNT可以不对准。换句话说，接合焊盘LP可以从接触CNT的中央水平地偏移(例如，参见图7A)。
在一些实施例中，在形成上述核心/外围区域CORE上的下互连线LML1至LML3时，可以形成单元区域CELL上的接合焊盘LP。在这种情况下，单元区域CELL上的接合焊盘LP可以位于与核心/外围区域CORE上的下互连线LML1至LML3大体上相同的水平高度。
可以在掩模图案MP上设置绝缘图案INP。绝缘图案INP可以被形成为限定接合焊盘LP的平面形状。接合焊盘LP中的相邻接合焊盘LP可以通过绝缘图案INP彼此分开。
可以在接合焊盘LP上设置数据存储元件DS。更详细地，数据存储元件DS可以包括分别设置在接合焊盘LP上的第一电极LEL。第一电极LEL可以分别连接到接合焊盘LP。数据存储元件DS还可以包括第一电极LEL上的第二电极TEL以及位于第一电极LEL与第二电极TEL之间的介电层HD1。第一电极LEL、介电层HD1和第二电极TEL可以构成能够用于存储数据的电容器。
每一个第一电极LEL可以具有实心柱的形式，但是本公开及其发明构思不限于此。例如，每一个第一电极LEL可以被成形为如具有封闭底部的圆柱体。可以在第一方向D1或第二方向D2上以Z字形状布置第一电极LEL以形成蜂窝形布置。或者，可以在第一方向D1和第二方向D2上以矩阵形状布置第一电极LEL。
每一个第一电极LEL可以由例如掺杂杂质的硅、金属(例如，钨)或导电金属化合物(例如，氮化钛)中的至少一种形成或者包括例如掺杂杂质的硅、金属(例如，钨)或导电金属化合物(例如，氮化钛)中的至少一种。介电层HD1可以由至少一种高k介电材料形成或者包括至少一种高k介电材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或它们的组合)。作为示例，第二电极TEL可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：掺杂硅、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO(SRO)、(Ba,Sr)RuO(BSRO)、CaRuO(CRO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或它们的组合。
第四层间绝缘层140可以位于第二电极TEL上。上互连线UML可以设置在第四层间绝缘层140中。上互连线UML可以通过可以穿透第四层间绝缘层140的多个上接触MC电连接到第二电极TEL。
在一些实施例中，在形成上述核心/外围区域CORE上的上互连线UML1至UML3时，可以形成单元区域CELL上的上互连线UML。在这种情况下，单元区域CELL上的上互连线UML可以与核心/外围区域CORE上的上互连线UML1至UML3位于大体上相同的水平高度。
图8、图10和图12是图示根据发明构思的一些实施例的制作半导体存储器件的子字线驱动器的方法的俯视图。图9A、图11A和图13A分别是沿着图8、图10和图12的线A-A'截取的截面图。图9B、图11B和图13B分别是沿着图8、图10和图12的线B-B'截取的截面图。图9C、图11C和图13C分别是沿着图8、图10和图12的线C-C'截取的截面图。
参考图8和图9A至图9C，可以在衬底100的核心/外围区域CORE上形成器件隔离层ST。更详细地，可以使衬底100的核心/外围区域CORE图案化以限定外围有源区域PACT。器件隔离层ST可以形成在衬底100的图案化后的核心/外围区域CORE上。可以对器件隔离层ST执行平坦化工艺以暴露外围有源区域PACT的顶表面。
器件隔离层ST可以包括第一器件隔离层ST1和第二器件隔离层ST2。第一器件隔离层ST1可以设置在外围有源区域PACT中并且可以具有岛形状。在一些实施例中，外围有源区域PACT可以包括第一区域AR1至第六区域AR6。第一区域AR1至第六区域AR6可以围绕岛状第一器件隔离层ST1沿顺时针方向布置。
第二器件隔离层ST2可以包封外围有源区域PACT。第二器件隔离层ST2可以不通过外围有源区域PACT连接到第一器件隔离层ST1并且可以与第一器件隔离层ST1间隔开。
参考图10和图11A至图11C，可以在外围有源区域PACT上形成第一外围栅电极PGE1和第二外围栅电极PGE2。第一外围栅电极PGE1和第二外围栅电极PGE2的形成可以包括：在衬底100上形成外围栅极绝缘层PGI；在外围栅极绝缘层PGI上形成堆叠的导电层CP、BP和BL；在堆叠的导电层CP、BP和BL上形成掩模图案MP；以及使用掩模图案MP作为蚀刻掩模来使堆叠的导电层CP、BP和BL及外围栅极绝缘层PGI图案化。可以在第一外围栅电极PGE1和第二外围栅电极PGE2中的每一者的相对的侧表面上形成一对间隔物SP。
第一外围栅电极PGE1可以在第一方向D1上延伸以与第六区域AR6和第二区域AR2交叉。第二外围栅电极PGE2可以形成在相邻的一对第四区域AR4上并且可以具有矩形形状。
可以对外围有源区域PACT执行离子注入工艺以形成杂质区域DPR1、DPR2和DPR3。更详细地，第一杂质区域DPR1可以形成在暴露于第一外围栅电极PGE1与第二外围栅电极PGE2之间的第一区域AR1中。第二杂质区域DPR2可以形成在暴露于第一外围栅电极PGE1与第二外围栅电极PGE2之间的第三区域AR3中。第三杂质区域DPR3可以形成在暴露于第一外围栅电极PGE1与第二外围栅电极PGE2之间的第五区域AR5中。
参考图12和图13A至图13C，第一层间绝缘层110可以形成在衬底100上并且可以覆盖第一外围栅电极PGE1和第二外围栅电极PGE2。可以形成分别耦接到第一区域AR1和第三区域AR3的第一下接触DC1和第三下接触DC3，并且第一下接触DC1和第三下接触DC3可以穿透第一层间绝缘层110。可以形成耦接到第二外围栅电极PGE2的第二下接触DC2，并且第二下接触DC2可以穿透第一层间绝缘层110。
第一下接触DC1、第二下接触DC2和第三下接触DC3的形成可以包括：使第一层间绝缘层110图案化以形成暴露第一区域AR1的第一孔、暴露第二外围栅电极PGE2的第二孔和暴露第三区域AR3的第三孔；以及用金属材料至少部分地填充第一孔至第三孔。
可以在第一层间绝缘层110上形成下互连线LML1、LML2和LML3。在一些实施例中，下互连线LML1、LML2和LML3的形成可以包括在第一层间绝缘层110上形成金属层并且使该金属层图案化。第一下互连线LML1可以被形成为电连接到第一下接触DC1，第二下互连线LML2可以被形成为电连接到第二下接触DC2，并且第三下互连线LML3可以被形成为电连接到第三下接触DC3。
第二层间绝缘层120可以被形成为覆盖下互连线LML1、LML2和LML3。可以对第二层间绝缘层120执行平坦化工艺以暴露下互连线LML1、LML2和LML3的顶表面。
现在参考图4和图5A至图5C，可以在第二层间绝缘层120上依次形成第三层间绝缘层130和第四层间绝缘层140。可以形成上接触MC1和MC2，上接触MC1和MC2可以穿透第三层间绝缘层130和第四层间绝缘层140并且可以连接到下互连线LML1至LML3。更详细地，第一上接触MC1可以被形成为连接到第一下互连线LML1，并且第二上接触MC2可以被形成为连接到第二下互连线LML2。
可以在上接触MC1和MC2上形成上互连线UML1、UML2和UML3。可以使用镶嵌工艺在第四层间绝缘层140中形成上互连线UML1、UML2和UML3。
图14是图示根据发明构思的一些实施例的包括半导体存储器件的计算系统的框图。参考图14，计算系统1000可以包括处理器1100、输入/输出集线器(IOH)1200、输入/输出控制器集线器(ICH)1300、至少一个DRAM模块1400和图形卡1500。这里，作为非限制性示例，计算系统1000可以是以下各项之一：个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字TV、机顶盒、音乐播放器、便携式游戏机和导航系统。
处理器1100可以被配置为执行诸如特定计算或任务的各种计算功能。例如，处理器1100可以是微处理器或中央处理单元(CPU)。处理器1100可以包括单个处理器核或者可以包括多个处理器核。例如，处理器1100可以具有多核结构，诸如双核结构、四核结构、六核结构等。另外，计算系统1000在图14中被图示为包括一个处理器1100，但是计算系统1000可以包括多个处理器。在一些实施例中，处理器1100还可以包括被放置在处理器1100内部或外部的高速缓存存储器。
处理器1100可以包括用于控制DRAM模块1400的操作的存储器控制器1150。可以将包括在处理器1100中的存储器控制器1150称为“集成存储器控制器(IMC)”。存储器控制器1150与DRAM模块1400之间的存储器接口可以埋置有包括多条信号线的一个通道或者埋置有多个通道。另外，一个或更多个DRAM模块1400可以与每个通道连接。存储器控制器1150可以放置在输入/输出集线器1200内。可以将包括存储器控制器1150的输入/输出集线器1200称为“存储器控制器集线器(MCH)”。
DRAM模块1400可以包括被配置为存储从存储器控制器1150提供的数据的多个半导体存储器件(例如，DRAM器件)。每一个DRAM器件可以包括先前参考图1至图7D描述的半导体存储器件。也就是说，每一个DRAM器件可以包括图6和图7A至图7D所示的单元区域CELL以及图4和图5A至图5C所示的核心/外围区域CORE。
输入/输出集线器1200可以被配置为管理处理器1100与诸如图形卡1500的其他器件之间的数据传输。输入/输出集线器1200可以通过各种方式的接口连接到处理器1100。例如，输入/输出集线器1200和处理器1100可以通过如下各种标准的接口连接：前端总线(FSB)、系统总线、超传输、闪电数据传送(LDT)、快速路径互连(QPI)、公共系统接口(CSI)等。计算系统1000在图14中被图示为包括一个输入/输出集线器1200，但是计算系统1000可以包括多个输入/输出集线器。
输入/输出集线器1200可以提供用于与器件连接的各种接口。例如，输入/输出集线器1200可以被配置为提供加速图形端口(AGP)接口、快速外围组件接口(PCIe)、通信流架构(CSA)接口等。
图形卡1500可以通过AGP或PCIe与输入/输出集线器1200连接。图形卡1500可以被配置为控制可以用于显示图像的显示装置(未图示)。图形卡1500可以包括用于处理图像数据的内部处理器和内部半导体存储器件。在一些实施例中，输入/输出集线器1200可以包括如下图形卡：该图形卡连同放置在输入/输出集线器1200外部的图形卡1500一起或代替放置在输入/输出集线器1200中的图形卡1500，被设置在输入/输出集线器1200中。可以将包括在输入/输出集线器2200中的图形器件称为“集成显卡”。另外，可以将包括存储器控制器和图形器件的输入/输出集线器1200称作“图形和存储器控制器集线器(GMCH)”。
输入/输出控制器集线器1300可以被配置为执行数据缓冲操作和接口干预操作，这可以允许实现各种系统接口的高效操作。输入/输出控制器集线器1300可以通过内部总线连接到输入/输出集线器1200。例如，输入/输出集线器1200和输入/输出控制器集线器1300可以通过直接媒体接口(DMI)、集线器接口、企业南桥接口(enterprise southbridgeinterface，ESI)、PCIe等彼此连接。
输入/输出控制器集线器1300可以被配置为提供用于与外围器件对接的各种功能。例如，输入/输出控制器集线器1300可以提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚计数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。
在一些实施例中，处理器1100、输入/输出集线器1200和输入/输出控制器集线器1300可以用相应的芯片组或集成电路来实现。或者，处理器1100、输入/输出集线器1200和输入/输出控制器集线器1300中的两个或更多个元件可以用单个芯片组来实现。
图15是图示根据发明构思的一些实施例的包括DRAM器件的三维半导体封装件的截面图。参考图15，三维半导体封装件2000可以包括PCB 2100、主机裸片2200和高带宽存储器(HBM)2300。HBM 2300可以是三维半导体存储器件。
诸如SoC、CPU或GPU的主机裸片2200可以通过倒装芯片凸块FB位于PCB 2100上。可以在主机裸片2200上堆叠构成HBM 2300的多个DRAM裸片2310至2340。可以在DRAM裸片2310至2340上或下方另外地设置缓冲器裸片(例如，逻辑裸片)。为了实现HBM 2300的结构，贯穿电极TSV可以被设置为穿透DRAM裸片2310至2340。贯穿电极TSV可以电连接到可以形成在DRAM裸片2310至2340之间的微凸块MB。
在一些实施例中，DRAM裸片2310至2340均可以包括先前参考图1至图7D描述的半导体存储器件。也就是说，DRAM裸片2310至2340均可以包括图6和图7A至图7D所示的单元区域CELL以及图4和图5A至图5C所示的核心/外围区域CORE。在一些实施例中，可以实现包括具有高集成密度和提高的数据可靠性性质的HBM 2300的三维半导体封装件2000。
图16是图示根据发明构思的实施例的包括DRAM器件的半导体封装件的截面图。参考图16，半导体封装件3000可以包括PCB 3100、中介层(interposer)衬底3150、主机裸片3200和HBM 3300。
HBM 3300和主机裸片3200可以通过中介层衬底3150彼此电连接。中介层衬底3150可以被布置在PCB 3100上并且可以通过倒装芯片凸块FB电连接到PCB 3100。
主机裸片3200和HBM 3300可以设置在中介层衬底3150上。HBM 3300可以包括堆叠的多个DRAM裸片3310至3340。可以在DRAM裸片3310至3340上或下方另外地设置缓冲器裸片(例如，逻辑裸片)。为了实现HBM 3300的结构，贯穿电极TSV可以被设置为穿透DRAM裸片3310至3340。贯穿电极TSV可以电连接到可以形成在DRAM裸片3310至3340之间的微凸块MB。
在一些实施例中，DRAM裸片3310至3340均可以包括先前参考图1至图7D描述的半导体存储器件。换句话说，DRAM裸片3310至3340均可以包括图6和图7A至图7D所示的单元区域CELL以及图4和图5A至图5C所示的核心/外围区域CORE。在一些实施例中，可以实现包括具有高集成密度和高数据可靠性的HBM 3300的半导体封装件。
根据发明构思的一些实施例，可以通过有源区域而不是通过另外的互连线和另外的接触来向保持晶体管的公共源极区域供应VBB电压。因此，可以减小子字线驱动器的有源区域的面积和总芯片大小和/或提高芯片的集成密度。此外，通过增加互连线之间的节距，可以提高构建布线结构时的自由度，减少制造工艺中的工艺缺陷，抑制互连线之间的干扰问题，和/或改进半导体存储器件的可靠性和电气特性。
虽然已经特别示出并描述了发明构思的实施例的一些示例，但是本领域的普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以在其中做出形式和细节上的变化。

Claims (20)

1.一种子字线驱动器，所述子字线驱动器包括字线上拉晶体管、字线下拉晶体管和保持晶体管，所述保持晶体管被配置为使字线维持在指定电压电平，
其中，所述子字线驱动器包括：
外围有源区域，所述外围有源区域位于衬底上，所述外围有源区域包括第一区域至第六区域，所述第一区域至所述第六区域围绕岛形状的第一器件隔离层沿顺时针方向布置并且彼此连接；
第一外围栅电极，所述第一外围栅电极对应于所述字线下拉晶体管的栅极节点，所述第一外围栅电极位于所述外围有源区域上并且与所述第二区域和所述第六区域交叉；
第二外围栅电极，所述第二外围栅电极对应于所述保持晶体管的栅极节点，所述第二外围栅电极位于所述外围有源区域上并且与所述第四区域交叉；以及
第一下接触，所述第一下接触耦接到所述第一区域，
其中，所述第一区域对应于所述字线下拉晶体管的源极节点并且被配置为通过所述第一下接触被供应第一电压，
其中，所述第五区域对应于所述保持晶体管的源极节点，
其中，所述第六区域从所述第一区域延伸到所述第五区域并且在所述第一外围栅电极下方，并且
其中，所述第六区域将所述第一区域连接到所述第五区域并且被配置为从所述第一区域向所述第五区域供应所述第一电压。
2.根据权利要求1所述的子字线驱动器，还包括第二器件隔离层，所述第二器件隔离层设置在所述衬底上并且围绕所述外围有源区域，
其中，所述第一器件隔离层与所述第二器件隔离层通过被插置在其间的所述外围有源区域间隔开。
3.根据权利要求1所述的子字线驱动器，还包括：
第二下接触，所述第二下接触耦接到所述第二外围栅电极；
第三下接触，所述第三下接触耦接到所述第三区域；
第一下互连线，所述第一下互连线位于所述第一下接触上并且电连接到所述第一下接触；
第二下互连线，所述第二下互连线位于所述第二下接触上并且电连接到所述第二下接触；以及
第三下互连线，所述第三下互连线位于所述第三下接触上并且电连接到所述第三下接触，
其中，所述第一下互连线和所述第三下互连线具有在第一方向上延伸的线形状，所述第一方向平行于所述衬底的顶表面，并且
所述第二下互连线具有焊盘形状。
4.根据权利要求3所述的子字线驱动器，其中，所述第一下互连线被配置为被供应所述第一电压，
所述第二下互连线被配置为被供应所述子字线驱动器的驱动信号，并且
所述第三下互连线是所述字线。
5.根据权利要求3所述的子字线驱动器，还包括设置在所述第一下互连线至所述第三下互连线上的第一上互连线和第二上互连线，
其中，所述第一上互连线和所述第二上互连线具有在第二方向上延伸的线形状，所述第二方向平行于所述衬底的所述顶表面并且与所述第一方向垂直，
其中，所述第一上互连线通过第一上接触电连接到所述第一下互连线，以及
其中，所述第二上互连线通过第二上接触电连接到所述第二下互连线。
6.根据权利要求1所述的子字线驱动器，其中，所述第一区域、所述第五区域、所述第六区域和所述第一外围栅电极形成所述子字线驱动器的寄生晶体管，并且
其中，所述第一区域与所述第五区域之间的电连接通过所述寄生晶体管的操作来控制。
7.根据权利要求6所述的子字线驱动器，其中，所述第三区域对应于所述字线下拉晶体管和所述保持晶体管的公共漏极节点，并且
所述第三区域电连接到所述字线。
8.根据权利要求1所述的子字线驱动器，其中，所述第五区域不设有耦接到其的接触。
9.根据权利要求1所述的子字线驱动器，其中，所述子字线驱动器被配置为驱动所述衬底上的动态随机存取存储器的字线。
10.根据权利要求1所述的子字线驱动器，其中，所述第一外围栅电极和所述第二外围栅电极均包括依次堆叠在所述衬底上的掺杂半导体层、金属阻挡层和金属层。
11.一种半导体存储器件，包括第一子字线驱动器，
其中，所述第一子字线驱动器包括第一上拉晶体管、第一下拉晶体管、第一保持晶体管和第一寄生晶体管，
其中，所述第一下拉晶体管的第一杂质区域通过所述第一寄生晶体管连接到所述第一保持晶体管的第二杂质区域，
其中，所述第一下拉晶体管的栅电极连接到所述第一寄生晶体管的栅电极，并且
其中，被供应给所述第一杂质区域的第一电压也通过所述第一寄生晶体管被供应给所述第二杂质区域。
12.根据权利要求11所述的半导体存储器件，还包括第二子字线驱动器，
其中，所述第二子字线驱动器包括第二上拉晶体管、第二下拉晶体管、第二保持晶体管和第二寄生晶体管，
其中，所述第二保持晶体管被配置为共享所述第一保持晶体管的所述第二杂质区域，
其中，所述第二下拉晶体管的第三杂质区域通过所述第二寄生晶体管连接到所述第二杂质区域，并且
其中，被供应给所述第三杂质区域的所述第一电压也通过所述第二寄生晶体管被供应给所述第二杂质区域。
13.根据权利要求11所述的半导体存储器件，其中，所述第一下拉晶体管的有源区域、所述第一保持晶体管的有源区域和所述第一寄生晶体管的有源区域彼此连接以形成外围有源区域，
其中，岛形状的器件隔离层位于所述外围有源区域的中央部分中，并且
其中，所述外围有源区域围绕所述器件隔离层。
14.根据权利要求11所述的半导体存储器件，其中，所述第一子字线驱动器还包括被配置为向所述第一杂质区域供应所述第一电压的下接触。
15.根据权利要求14所述的半导体存储器件，其中，所述下接触与所述第二杂质区域间隔开。
16.一种半导体存储器件，包括：
第一子字线驱动器，所述第一子字线驱动器包括第一上拉晶体管、第一下拉晶体管、第一保持晶体管和第一寄生晶体管；以及
第二子字线驱动器，所述第二子字线驱动器包括第二上拉晶体管、第二下拉晶体管、第二保持晶体管和第二寄生晶体管，
其中，所述第一保持晶体管和所述第二保持晶体管共享公共源极区域，
其中，所述第一下拉晶体管和所述第二下拉晶体管均包括被配置为被供应第一电压的杂质区域，
其中，所述第一寄生晶体管将所述第一下拉晶体管的所述杂质区域连接到所述公共源极区域，并且
其中，所述第二寄生晶体管将所述第二下拉晶体管的所述杂质区域连接到所述公共源极区域。
17.根据权利要求16所述的半导体存储器件，其中，所述第一下拉晶体管的有源区域、所述第一保持晶体管的有源区域和所述第一寄生晶体管的有源区域彼此连接以构成外围有源区域，
其中，岛形状的器件隔离层位于所述外围有源区域的中央部分中，并且
其中，所述外围有源区域围绕所述器件隔离层。
18.根据权利要求16所述的半导体存储器件，其中，所述第一子字线驱动器还包括被配置为向所述第一下拉晶体管的所述杂质区域供应所述第一电压的第一下接触，并且
其中，所述第二子字线驱动器还包括被配置为向所述第二下拉晶体管的所述杂质区域供应所述第一电压的第二下接触。
19.根据权利要求18所述的半导体存储器件，其中，所述第一下接触和所述第二下接触与所述公共源极区域间隔开。
20.根据权利要求16所述的半导体存储器件，还包括：
第三子字线驱动器，所述第三子字线驱动器包括第三下拉晶体管、第三保持晶体管和第三寄生晶体管；以及
第四子字线驱动器，所述第四子字线驱动器包括第四下拉晶体管、第四保持晶体管和第四寄生晶体管，
其中，所述第三保持晶体管和所述第四保持晶体管共享所述公共源极区域，并且
其中，所述第一寄生晶体管至所述第四寄生晶体管中的至少一者被配置为向所述公共源极区域供应所述第一电压。
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