JP7323635B2 - ３次元メモリデバイス、３次元メモリデバイスを形成するための方法および３次元メモリデバイスを動作させるための方法 - Google Patents

３次元メモリデバイス、３次元メモリデバイスを形成するための方法および３次元メモリデバイスを動作させるための方法 Download PDF

Info

Publication number
JP7323635B2
JP7323635B2 JP2021559121A JP2021559121A JP7323635B2 JP 7323635 B2 JP7323635 B2 JP 7323635B2 JP 2021559121 A JP2021559121 A JP 2021559121A JP 2021559121 A JP2021559121 A JP 2021559121A JP 7323635 B2 JP7323635 B2 JP 7323635B2
Authority
JP
Japan
Prior art keywords
array
layer
sram
memory
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021559121A
Other languages
English (en)
Other versions
JP2022528897A (ja
Inventor
リ・ユエピン
ユアン ホウ・チュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022528897A publication Critical patent/JP2022528897A/ja
Application granted granted Critical
Publication of JP7323635B2 publication Critical patent/JP7323635B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの形状サイズが下限に近づくにつれて、プレーナプロセスおよび製造技術は難しくなり、費用がかかるようになる。その結果、プレーナメモリセルのメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、プレーナメモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
スタティックランダムアクセスメモリ（ＳＲＡＭ）を有する３Ｄメモリデバイスの実施形態およびその製造方法が本明細書に開示される。
一例では、３Ｄメモリデバイスは、周辺回路と、ＳＲＡＭセルのアレイと、複数の第１の接合接点を有する第１の接合層とを有する第１の半導体構造を含む。３Ｄメモリデバイスはまた、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合接点を有する第２の接合層とを有する第２の半導体構造と、第１の接合層と第２の接合層との間の接合インターフェースであって、第１の接合接点は、接合インターフェースで第２の接合接点と接触している、接合インターフェースとを含む。
別の例では、３Ｄメモリデバイスを形成するための方法は、周辺回路と、ＳＲＡＭセルのアレイと、複数の第１の接合接点を有する第１の接合層とを有する第１の半導体構造を形成することと、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合接点を含む第２の接合層とを有する第２の半導体構造を形成することと、第１の接合接点が接合インターフェースで第２の接合接点と接触するように、第１の半導体構造および第２の半導体構造を対面方式で接合することとを含む。
さらに別の例では、同じチップ内に入力／出力回路、ＳＲＡＭセルのアレイ、および３Ｄ ＮＡＮＤメモリストリングのアレイを有する３Ｄメモリデバイスを動作させるための方法。本方法は、入力／出力回路を介してＳＲＡＭセルのアレイにデータを転送することと、ＳＲＡＭセルのアレイにデータを記憶させることと、ＳＲＡＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイにデータをプログラムすることとを含むことができる。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを有効にするのにさらに役立つ。
いくつかの実施形態による、ＳＲＡＭを有する例示的な３Ｄメモリデバイスの断面の概略図を示す。 いくつかの実施形態による、ＳＲＡＭを有する別の例示的な３Ｄメモリデバイスの断面の概略図を示す。 いくつかの実施形態による、周辺回路およびＳＲＡＭを有する例示的な半導体構造の概略平面図を示す。 いくつかの実施形態による、ＳＲＡＭを有する例示的な３Ｄメモリデバイスの断面図を示す。 いくつかの実施形態による、ＳＲＡＭを有する別の例示的な３Ｄメモリデバイスの断面図を示す。 いくつかの実施形態による、周辺回路およびＳＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、周辺回路およびＳＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、周辺回路およびＳＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、ＳＲＡＭを有する例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 いくつかの実施形態による、ＳＲＡＭを有する例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 いくつかの実施形態による、ＳＲＡＭを有する３Ｄメモリデバイスを有する例示的なシステムの概略ブロック図を示す。 いくつかの実施形態による、オンダイキャッシュとしてＳＲＡＭを使用する３Ｄメモリデバイスを有する例示的なシステムの概略ブロック図を示す。 いくつかの実施形態による、オンダイデータバッファとしてＳＲＡＭを使用する３Ｄメモリデバイスを有する例示的なシステムの概略ブロック図を示す。 いくつかの実施形態による、ＳＲＡＭを有する３Ｄメモリデバイスを動作させるための例示的な方法のフローチャートである。 いくつかの実施形態による、ＳＲＡＭを有する３Ｄメモリデバイスを動作させるための別の例示的な方法のフローチャートである。 いくつかの実施形態による、ＳＲＡＭを有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示の実施形態について、図面を参照しながら説明する。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、あらゆる実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ以上」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で説明するために使用されてもよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、または複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、同じく文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
本開示における「上に（ｏｎ）」、「上に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間特徴部または層を有する何かの「上に（ｏｎ）」の意味も含み、「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」は何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間特徴部または層を有さない何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」である（すなわち、何かの上に直接）という意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電材料から作ることができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下もしくは上にある構造の全体にわたって延在することができ、または下もしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面と底面における任意の対の水平面の間に位置することができる。層は、水平方向、垂直方向、および／またはテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つ以上の層を含むことができ、ならびに／またはその上方、その上、および／もしくはその下に１つ以上の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つ以上の導体および接触層（子の中に相互接続線および／またはビア接点が形成される）ならびに１つ以上の誘電体層を含むことができる。
本明細書で使用される場合、「名目／名目上」という用語は、製品またはプロセスの設計段階中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値より上および／または下の値の範囲と共に指す。値の範囲は、製造プロセスまたは公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタの垂直に配向されたストリング（本明細書ではＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
従来の３Ｄメモリデバイスでは、同じ平面上のメモリアレイデバイスの外側に形成された周辺回路は、デバイスチップの大面積を占める可能性があるため、アレイ効率が悪く、ダイサイズが大きく、コストが高い。また、メモリアレイデバイスの処理に関連するサーマルバジェットは、周辺回路の性能要件を制限し、３Ｄメモリデバイスの高い入出力（Ｉ／Ｏ）速度を達成することを困難にする。さらに、メモリ技術では、プログラムデータのキャッシングおよび／またはバッファリングに基づく動作は、しばしば追加のメモリ空間を必要とする。従来の３Ｄメモリアーキテクチャでは、追加のメモリ空間を実装する必要がある特定の動作が困難になっている。
例えば、シーケンシャルプログラミングの性能（例えば、速度）を向上させるために、メモリデバイスのソリッドステートドライブでは、キャッシュプログラム動作が一般的に使用されている。キャッシュプログラム動作では、より高速なプログラミングを可能にするために、プログラムデータは、キャッシュにキャッシュ／バッファリングされながらメモリセルに順次書き込まれる。ボリュームおよびコストなどの考慮事項により、キャッシュ空間は、多くの場合、埋め込み型マルチメディアカード（ｅＭＭＣ）またはユニバーサルフラッシュストレージ（ＵＦＳ）などのメモリパッケージ内に形成されない。このようなメモリパッケージでは、キャッシュプログラム動作が有効になっていないことがよくある。結果として、これらのメモリパッケージでの高速シーケンシャルプログラミングが制限される可能性がある。別の例では、メモリデバイスは、プログラムデータをバッファリングおよび送信するためにかなりの量のリソース（例えば、データバッファおよびデータバス）を使用する可能性がある。これにより、他の動作（例えば、他の動作のためのデータのバッファリングおよび／または送信）が遅くなる可能性がある。メモリデバイスの全体的な性能が制限される可能性がある。
本開示による様々な実施形態は、Ｉ／Ｏ速度、スループット、およびメモリ密度が改善されたオンチップスタティックランダムアクセスメモリ（ＳＲＡＭ）を有する３Ｄメモリデバイスを提供する。オンダイＳＲＡＭセルは、３Ｄメモリデバイスの周辺回路と同じチップ上に形成される。ＳＲＡＭセルは、周辺回路によって占有されていない領域（例えば、周辺回路に隣接する予備空間）内に位置することができ、したがって、余分な空間を形成する必要がない。オンダイＳＲＡＭは、３Ｄメモリデバイスのメモリセルでの高速読み出しおよび書き込み動作を可能にすることができる。一実施形態では、オンダイＳＲＡＭは、キャッシュプログラム動作のためのキャッシュとして使用される。別の実施形態では、オンダイＳＲＡＭは、メモリセルの粗いプログラミングおよび細かいプログラミングのためのデータバッファとして使用され、システムのメインバッファ内のバッファリング空間を解放する。したがって、オンダイＳＲＡＭは、３Ｄメモリデバイス内の高速シーケンシャルプログラミングを可能にし、他の動作のためにメインバッファ内により多くの空間を解放できるようにする。
図１Ａは、いくつかの実施形態による、ＳＲＡＭを有する例示的な３Ｄメモリデバイス１００の断面の概略図を示す。３Ｄメモリデバイス１００は、非モノリシック３Ｄメモリデバイスの一例を表す。用語「非モノリシック」は、３Ｄメモリデバイス１００の構成要素（例えば、周辺回路／ＳＲＡＭおよび３Ｄ ＮＡＮＤメモリ）を異なる基板上に別々に形成してから接合して、３Ｄメモリデバイスを形成することができることを意味する。３Ｄメモリデバイス１００は、周辺回路およびＳＲＡＭセルのアレイを含む第１の半導体構造１０２を含むことができる。周辺回路およびＳＲＡＭセルアレイの両方は、高速を達成するために高度な論理プロセス（例えば、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどのテクノロジーノード）で実装することができる。いくつかの実施形態では、第１の半導体構造１０２内の周辺回路およびＳＲＡＭセルアレイは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用する。
いくつかの実施形態では、周辺回路は、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含む。例えば、周辺回路は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）のうちの１つ以上を含むことができる。ＳＲＡＭは、論理回路（周辺回路など）の同じダイに統合されているため、バスの幅が広がり、動作速度が速くなる。ＳＲＡＭのメモリコントローラは、周辺回路の一部として組み込むことができる。いくつかの実施形態では、各ＳＲＡＭセルは、負電荷の正としてデータのビットをストリングするための複数のトランジスタ、ならびにそれへのアクセスを制御する１つ以上のトランジスタを含む。一例では、各ＳＲＡＭセルは、例えば、データのビットを記憶させるための４つのトランジスタと、データへのアクセスを制御するための２つのトランジスタとの、６つのトランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））を有する。
３Ｄメモリデバイス１００はまた、３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造１０４を含むことができる。すなわち、第２の半導体構造１０４は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で設けられたＮＡＮＤフラッシュメモリデバイスとすることができる。いくつかの実施形態では、ＮＡＮＤ技術（例えば、メモリスタック内のレベル／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、通常、３２から２５６個のＮＡＮＤメモリセルからなる。３Ｄ ＮＡＮＤメモリストリングはページに編成することができ、次いでブロックに編成され、各３Ｄ ＮＡＮＤメモリストリングは、ビット線（ＢＬ）と呼ばれる別個の線に接続される。３Ｄ ＮＡＮＤメモリストリング内の同じ位置を有するすべてのセルは、ワード線（ＷＬ）によって制御ゲートを介して接続することができる。いくつかの実施形態では、平面は、同じビット線を介して接続された特定の数のブロックを含む。第２の半導体構造１０４は１つ以上の平面を含んでもよく、すべての読み出し／書き込み／消去動作を行うために必要な周辺回路は、第１の半導体構造１０２に含めることができる。
図１Ａに示すように、３Ｄメモリデバイス１００は、垂直方向で第１の半導体構造１０２と第２の半導体構造１０４との間に接合インターフェース１０６をさらに含む。以下で詳細に説明するように、第１の半導体構造１０２および第２の半導体構造１０４は、第１の半導体構造１０２および第２の半導体構造１０４の一方を製造するサーマルバジェットが、第１の半導体構造１０２および第２の半導体構造１０４の他方を製造するプロセスを限定しないように、別々に（いくつかの実施形態では並列に）製造することができる。さらに、回路基板上の長距離チップツーチップデータバスとは対照的に、第１の半導体構造１０２と第２の半導体構造１０４との間に直接的で短い電気接続を行うために、接合インターフェース１０６を介して多数の相互接続（例えば、ハイブリッド接合を介した接合接点）を形成することができ、それにより、チップインターフェース遅延が排除され、消費電力を抑えながら高速Ｉ／Ｏスループットを実現する。第２の半導体構造１０４内の３Ｄ ＮＡＮＤメモリストリングのアレイと、第１の半導体構造１０２内のＳＲＡＭセルのアレイとの間のデータ転送は、接合インターフェース１０６を介した相互接続（例えば、ハイブリッド接合を介した接合接点）を介して実行され得る。また、第１の半導体構造１０２および第２の半導体構造１０４とを垂直統合することで、チップサイズを小さくすることができ、メモリセル密度を高くすることができる。
積み重ねられた第１の半導体構造１０２および第２の半導体構造１０４の相対位置は限定されないことが理解される。図１Ｂは、いくつかの実施形態による、ＳＲＡＭを有する別の例示的な３Ｄメモリデバイス１０１の断面の概略図を示す。３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造１０４が周辺回路およびＳＲＡＭセルのアレイを含む第１の半導体構造１０２の上にある図１Ａの３Ｄメモリデバイス１００とは異なり、図１Ｂの３Ｄメモリデバイス１００では、周辺回路およびＳＲＡＭセルのアレイを含む第１の半導体構造１０２は、３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造１０４の上にある。それにもかかわらず、いくつかの実施形態によれば、接合インターフェース１０６は、垂直方向で３Ｄメモリデバイス１０１内の第１の半導体構造１０２および第２の半導体構造１０４との間に形成され、第１の半導体構造１０２および第２の半導体構造１０４は、接合（例えば、ハイブリッド接合）によって垂直方向に接合される。第２の半導体構造１０４内の３Ｄ ＮＡＮＤメモリストリングのアレイと、第１の半導体構造１０２内のＳＲＡＭセルのアレイとの間のデータ転送は、接合インターフェース１０６を介した相互接続（例えば、ハイブリッド接合を介した接合接点）を介して実行され得る。
図２は、いくつかの実施形態による、周辺回路およびＳＲＡＭを有する例示的な半導体構造２００の概略平面図を示す。半導体構造２００は、第１の半導体構造１０２の一例であってもよい。半導体構造２００は、３Ｄ ＮＡＮＤメモリを制御および感知するための周辺回路を含むことができ、ワード線ドライバ２０２、ページバッファ２０４、および任意の他の適切な回路が含まれる。半導体構造２００は、周辺回路と同じダイ上にＳＲＡＭ２０６をさらに含むことができ、周辺回路と同じ論理プロセスを使用して製造される。図２は、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）およびＳＲＡＭ２０６の例示的なレイアウトを示し、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）およびＳＲＡＭ２０６は、同じ平面上の異なる領域に形成される。例えば、ＳＲＡＭ２０６は、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）の外側に形成されてもよい。半導体構造２００のレイアウトは、図２の例示的なレイアウトに限定されないことが理解される。いくつかの実施形態では、周辺回路（例えば、ワード線ドライバ２０２およびページバッファ２０４）およびＳＲＡＭ２０６は、同じ平面の重複しない領域に形成される。いくつかの実施形態では、平面上で、ＳＲＡＭ２０６は、周辺回路の形成に使用されない空間内に形成される。いくつかの実施形態では、周辺回路（例えば、ワード線ドライバ２０２およびページバッファ２０４）およびＳＲＡＭ２０６（例えば、ＳＲＡＭセルのアレイ）は、互いに、すなわち異なる平面上に積み重ねられる。例えば、ＳＲＡＭ２０６（例えば、ＳＲＡＭセルのアレイ）を周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）の上または下に形成して、チップサイズをさらに小さくしてもよい。
図３は、いくつかの実施形態による、ＳＲＡＭを有する例示的な３Ｄメモリデバイス３００の断面図を示す。図１Ａに関して上述した３Ｄメモリデバイス１００の一例として、３Ｄメモリデバイス３００は、第１の半導体構造３０２と、第１の半導体構造３０２の上に積み重ねられた第２の半導体構造３０４とを含む非モノリシック３Ｄメモリデバイスである。第１の半導体構造３０２および第２の半導体構造３０４は、それらの間の接合インターフェース３０６で接合されている。図３に示すように、第１の半導体構造３０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板３０８を含むことができる。
３Ｄメモリデバイス３００の第１の半導体構造３０２は、基板３０８の上にデバイス層３１０を含むことができる。３Ｄメモリデバイス３００内の構成要素の空間的関係をさらに示すために、ｘ軸およびｙ軸が図３に追加されていることに留意されたい。基板３０８は、ｘ方向に横方向（横方向または幅方向）に延在する２つの側面（例えば、上面および底面）を含む。本明細書で使用される場合、１つの構成要素（例えば、層またはデバイス）が他の半導体デバイス（例えば、３Ｄメモリデバイス３００）の「上に」、「上方に」、または「下に」あるかどうかは、基板が半導体デバイスのｙ方向の最下面に位置決めされるとき、半導体デバイスの基板（例えば、基板３０８）に対してｙ方向（垂直方向または厚さ方向）に判定される。空間的関係を説明するための同じ概念が、本開示全体にわたって適用される。
いくつかの実施形態では、デバイス層３１０は、基板３０８上の周辺回路３１２と、基板３０８上および周辺回路３１２の外側のＳＲＡＭセル３１４のアレイとを含む。いくつかの実施形態では、周辺回路３１２は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流または電圧基準を含むがこれらに限定されない、３Ｄメモリデバイス３００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を形成する複数の周辺トランジスタ３１６を含む。周辺トランジスタ３１６は、基板３０８「上に」形成することができ、周辺トランジスタ３１６の全体または一部は、基板３０８内に（例えば、基板３０８の上面の下）および／または基板３０８上に直接形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、周辺トランジスタ３１６のソース領域およびドレイン領域）は、基板３０８内にも形成することができる。
いくつかの実施形態では、各ＳＲＡＭセル３１４は、複数のＳＲＡＭトランジスタ３１８（例えば、ＭＯＳＦＥＴ）を含む。いくつかの実施形態では、ＳＲＡＭセル３１４は、１ビットのデータを記憶させるための４つのＭＯＳＦＥＴと、データへのアクセスを制御するための２つのＭＯＳＦＥＴとからなる６Ｔセルである。ＳＲＡＭセル３１４は、６つより多いまたは少ないトランジスタ（例えば、ビット当たりより多いまたはより少ないトランジスタ）などの任意の適切な構成のものであってもよいことが理解される。いくつかの実施形態では、ＳＲＡＭトランジスタ３１８は基板３０８「上に」形成され、ＳＲＡＭトランジスタ３１８の全体または一部は、基板３０８内に（例えば、基板３０８の上面の下）および／または基板３０８上に直接形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、ＳＲＡＭトランジスタ３１８のソース領域およびドレイン領域）は、基板３０８内にも形成することができる。図３に示すように、ＳＲＡＭトランジスタ３１８および周辺トランジスタ３１６は、同じ平面、例えば基板３０８上の異なる領域に形成することができる。すなわち、ＳＲＡＭトランジスタ３１８は、基板３０８上に周辺回路３１２が形成される領域の外側に形成することができる。いくつかの実施形態では、２つのアクセスＭＯＳＦＥＴ（例えば、データのアクセスを制御するＭＯＳＦＥＴ）はワード線によって制御され、４つのストレージＭＯＳＦＥＴ（例えば、データのビットを記憶させるＭＯＳＦＥＴ）はビット線に結合され、２つのアクセスＭＯＳＦＥＴによって制御される。説明を容易にするために、図３は、限られた数のＳＲＡＭトランジスタ３１８と、ＳＲＡＭトランジスタ３１８のビット線３１９への接続のみを示している。電極接点３２０は、ＭＯＳＦＥＴの電極および共通プレート３２１、例えば共通接地に接続することができる。図３の構成、例えば、ＳＲＡＭトランジスタのレイアウトおよびＳＲＡＭトランジスタ３１８とビット線３１９との間の接続は、ＳＲＡＭトランジスタと他の構成要素（例えば、ワード線、ビット線、および接地）との間の実際のレイアウトおよび電気的接続を反映しないことが理解される。
いくつかの実施形態では、３Ｄメモリデバイス３００の第１の半導体構造３０２は、周辺回路３１２およびＳＲＡＭセル３１４のアレイとの間で電気信号を転送するために、デバイス層３１０の上に相互接続層３２２をさらに含む。相互接続層３２２は、横方向相互接続線および垂直相互接続アクセス（ビア）接点を含む複数の相互接続（本明細書では「接点」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層３２２は、その中に相互接続線およびビア接点を形成することができる１つ以上の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。すなわち、相互接続層３２２は、複数のＩＬＤ層内に相互接続線およびビア接点を含むことができる。相互接続層３２２内の相互接続線およびビア接点は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。相互接続層３２２内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ－ｋ）誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図３に示すように、３Ｄメモリデバイス３００の第１の半導体構造３０２は、接合インターフェース３０６において、かつ相互接続層３２２およびデバイス層３１０（周辺回路３１２およびＳＲＡＭセル３１４のアレイを含む）の上に接合層３２４をさらに含むことができる。接合層３２４は、複数の接合接点３２６と、接合接点３２６を電気的に絶縁する誘電体とを含むことができる。接合接点３２６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。接合層３２４の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合層３２４内の接合接点３２６および周囲の誘電体は、ハイブリッド接合に使用することができる。
同様に、図３に示すように、３Ｄメモリデバイス３００の第２の半導体構造３０４はまた、接合インターフェース３０６において、かつ第１の半導体構造３０２の接合層３２４の上に接合層３２８を含むことができる。接合層３２８は、複数の接合接点３３０と、接合接点３３０を電気的に絶縁する誘電体とを含むことができる。接合接点３３０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。接合層３２８の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合層３２８内の接合接点３３０および周囲の誘電体は、ハイブリッド接合に使用することができる。
上述したように、第２の半導体構造３０４は、接合インターフェース３０６において第１の半導体構造３０２の上に対面方式で接合することができる。いくつかの実施形態では、接合インターフェース３０６は、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属接合および誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、接合層３２４と３２８との間に配置される。いくつかの実施形態では、接合インターフェース３０６は、接合層３２４および３２８が出会って接合される場所である。実際には、接合インターフェース３０６は、第１の半導体構造３０２の接合層３２４の上面および第２の半導体構造３０４の接合層３２８の底面を含む特定の厚さを有する層とすることができる。
いくつかの実施形態では、３Ｄメモリデバイス３００の第２の半導体構造３０４は、電気信号を転送するために接合層３２８の上に相互接続層３３２をさらに含む。相互接続層３３２は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの複数の相互接続を含むことができる。相互接続層３３２は、相互接続線およびビア接点が形成され得る１つ以上のＩＬＤ層をさらに含むことができる。相互接続層３３２内の相互接続線およびビア接点は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。相互接続層３３２内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス３００の第２の半導体構造３０４は、メモリセルが相互接続層３３２および接合層３２８の上に３Ｄ ＮＡＮＤメモリストリング３３８のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスを含む。いくつかの実施形態によれば、各３Ｄ ＮＡＮＤメモリストリング３３８は、それぞれが導体層３３４および誘電体層３３６を含む複数の対を通って垂直に延在する。積み重ねられ交互配置された導体層３３４および誘電体層３３６は、本明細書ではメモリスタック３３３とも呼ばれる。いくつかの実施形態によれば、メモリスタック３３３内の交互配置された導体層３３４および誘電体層３３６は、垂直方向に交互になる。言い換えれば、メモリスタック３３３の上部または底部のものを除いて、各導体層３３４は両側で２つの誘電体層３３６によって隣接されることができ、各誘電体層３３６は両側で２つの導体層３３４によって隣接されることができる。導体層３３４は、それぞれ同じ厚さまたは異なる厚さを有することができる。同様に、誘電体層３３６は、それぞれ同じ厚さまたは異なる厚さを有することができる。導体層３３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。誘電体層３３６は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
いくつかの実施形態では、各３Ｄ ＮＡＮＤメモリストリング３３８は、半導体チャネル３４２およびメモリ膜３４０を含む「チャージトラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態では、半導体チャネル３４２は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜３４０は、トンネル層、蓄積層（「チャージトラップ／蓄積層」としても知られる）、およびブロッキング層を含む複合誘電体層である。各３Ｄ ＮＡＮＤメモリストリング３３８は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、メモリ膜３４０の半導体チャネル３４２、トンネル層、蓄積層、およびブロッキング層は、この順序でピラーの中心から外面に向かう方向に沿って配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むことができる。蓄積層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。一例では、ブロッキング層は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含むことができる。別の例では、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）層、酸化ハフニウム（ＨｆＯ２）層、酸化タンタル（ＴＡ２Ｏ５）層などの高ｋ誘電体層を含むことができる。
いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング３３８は、複数の制御ゲート（各々がワード線の一部である）をさらに含む。メモリスタック３３３内の各導体層３３４は、３Ｄ ＮＡＮＤメモリストリング３３８の各メモリセルの制御ゲートとして機能することができる。いくつかの実施形態では、各３Ｄ ＮＡＮＤメモリストリング３３８は、垂直方向のそれぞれの端部に２つのプラグ３４４および３４６を含む。プラグ３４４は、半導体層３４８からエピタキシャル成長された単結晶シリコンなどの半導体材料を含むことができる。プラグ３４４は、３Ｄ ＮＡＮＤメモリストリング３３８のソース選択ゲートによって制御されるチャネルとして機能することができる。プラグ３４４は、３Ｄ ＮＡＮＤメモリストリング３３８の上端にあり、半導体チャネル３４２と接触することができる。本明細書で使用される場合、構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング３３８）の「上端」は、ｙ方向において基板３０８からより遠い端部であり、構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング３３８）の「下端」は、基板３０８が３Ｄメモリデバイス３００の最も低い平面に配置されているとき、ｙ方向において基板３０８により近い端部である。別のプラグ３４６は、半導体材料（例えば、ポリシリコン）または導電材料（例えば、金属）を含むことができる。いくつかの実施形態では、プラグ３４６は、チタン／窒化チタン（バリア層としてのＴｉ／ＴｉＮ）およびタングステン（導体として）で充填された開口部を含む。３Ｄメモリデバイス３００の製造中に３Ｄ ＮＡＮＤメモリストリング３３８の上端を覆うことによって、プラグ３４６は、酸化シリコンおよび窒化シリコンなどの３Ｄ ＮＡＮＤメモリストリング３３８に充填された誘電体のエッチングを防止するエッチング停止層として機能することができる。いくつかの実施形態では、プラグ３４６は、３Ｄ ＮＡＮＤメモリストリング３３８のドレインとして機能する。
いくつかの実施形態では、第１の半導体構造３０２は、メモリスタック３３３および３Ｄ ＮＡＮＤメモリストリング３３８の上に配置された半導体層３４８をさらに含む。半導体層３４８は、その上にメモリスタック３３３および３Ｄ ＮＡＮＤメモリストリング３３８が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層３４８は、プラグ３４４をエピタキシャル成長させることができる単結晶シリコンを含む。いくつかの実施形態では、半導体層３４８は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層３４８はまた、分離領域およびドープ領域（例えば、３Ｄ ＮＡＮＤメモリストリング３３８のアレイ共通ソースとして機能する、図示せず）を含むことができる。分離領域（図示せず）は、ドープ領域を電気的に分離するために半導体層３４８の厚さ全体または厚さの一部にわたって延在することができる。いくつかの実施形態では、酸化シリコンを含むパッド酸化物層が、メモリスタック３３３と半導体層３４８との間に配置される。
３Ｄ ＮＡＮＤメモリストリング３３８は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであってもよいことが理解される。半導体層３４８は、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとしてポリシリコンを含むことができる。
図３に示すように、３Ｄメモリデバイス３００の第２の半導体構造３０４は、半導体層３４８の上にパッドアウト相互接続層３５０をさらに含むことができる。パッドアウト相互接続層３５０は、１つ以上のＩＬＤ層内に相互接続、例えば接点パッド３５２を含む。パッドアウト相互接続層３５０および相互接続層３３２は、半導体層３４８の両側に形成することができる。いくつかの実施形態では、パッドアウト相互接続層３５０内の相互接続は、例えばパッドアウト目的のために、３Ｄメモリデバイス３００と外部回路との間で電気信号を転送することができる。
いくつかの実施形態では、第２の半導体構造３０４は、パッドアウト相互接続層３５０と相互接続層３３２および３２２とを電気的に接続するために、半導体層３４８を通って延在する１つ以上の接点３５４をさらに含む。結果として、ＳＲＡＭセル３１４のアレイは、相互接続層３２２および３３２ならびに接合接点３２６および３３０を介して、３Ｄ ＮＡＮＤメモリストリング３３８のアレイに電気的に接続することができる。さらに、周辺回路３１２、ＳＲＡＭセル３１４のアレイ、および３Ｄ ＮＡＮＤメモリストリング３３８のアレイは、接点３５４およびパッドアウト相互接続層３５０を介して外部回路に電気的に接続することができる。
図４は、いくつかの実施形態による、ＳＲＡＭを有する別の例示的な３Ｄメモリデバイス４００の断面図を示す。図３で上述した３Ｄメモリデバイス３００と同様に、３Ｄメモリデバイス４００は、３Ｄ ＮＡＮＤメモリストリングを含む第１の半導体構造４０２と、周辺回路およびＳＲＡＭセルを含む第２の半導体構造４０４とが別々に形成され、接合インターフェース４０６で対面方式で接合される非モノリシック３Ｄメモリデバイスの一例を表す。周辺回路およびＳＲＡＭセルを含む第１の半導体構造３０２が３Ｄ ＮＡＮＤメモリストリングを含む第２の半導体構造３０４の下にある、図３で上述した３Ｄメモリデバイス３００とは異なり、図４の３Ｄメモリデバイス４００は、３Ｄ ＮＡＮＤメモリストリングを含む第１の半導体構造４０２の上に配置された、周辺回路およびＳＲＡＭセルを含む第２の半導体構造４０４を含む。３Ｄメモリデバイス３００および４００の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下では繰り返されないことが理解される。
３Ｄメモリデバイス４００の第１の半導体構造４０２は、基板４０８と、基板４０８の上の交互配置された導体層４１２および誘電体層４１４を含むメモリスタック４１０とを含むことができる。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング４１６のアレイはそれぞれ、基板４０８の上のメモリスタック４１０内の交互配置された導体層４１２および誘電体層４１４を通って垂直に延在する。各３Ｄ ＮＡＮＤメモリストリング４１６は、半導体チャネル４２０およびメモリ膜４１８を含むことができる。各３Ｄ ＮＡＮＤメモリストリング４１６は、それぞれその下端および上端に、２つのプラグ４２２および４２４をさらに含む。３Ｄ ＮＡＮＤメモリストリング４１６は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリングまたは「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングとすることができる。いくつかの実施形態では、酸化シリコンを含むパッド酸化物層が、メモリスタック４１０と基板４０８との間に配置される。
いくつかの実施形態では、３Ｄメモリデバイス４００の第１の半導体構造４０２はまた、３Ｄ ＮＡＮＤメモリストリング４１６との間で電気信号を転送するために、メモリスタック４１０および３Ｄ ＮＡＮＤメモリストリング４１６の上に相互接続層４２６を含む。相互接続層４２６は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層４２６内の相互接続はまた、ビット線接点およびワード線接点などのローカル相互接続を含む。いくつかの実施形態では、３Ｄメモリデバイス４００の第１の半導体構造４０２は、接合インターフェース４０６において、かつ相互接続層４２６およびメモリスタック４１０の上に接合層４２８をさらに含む。接合層４２８は、複数の接合接点４３０と、接合接点４３０を取り囲み、これを電気的に絶縁する誘電体とを含むことができる。
図４に示すように、３Ｄメモリデバイス４００の第２の半導体構造４０４は、接合インターフェース４０６において、かつ接合層４２８の上に別の接合層４３２を含む。接合層４３２は、複数の接合接点４３４と、接合接点４３４を取り囲み、これを電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態では、３Ｄメモリデバイス４００の第２の半導体構造４０４はまた、電気信号を転送するために、接合層４３２の上に相互接続層４３６を含む。相互接続層４３６は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。
３Ｄメモリデバイス４００の第２の半導体構造４０４は、相互接続層４３６および接合層４３２の上にデバイス層４３８をさらに含むことができる。いくつかの実施形態では、デバイス層４３８は、相互接続層４３６および接合層４３２の上の周辺回路４４２と、相互接続層４３６および接合層４３２の上かつ周辺回路４４２の外側のＳＲＡＭセル４４４のアレイとを含む。いくつかの実施形態では、周辺回路４４２は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流または電圧基準を含むがこれらに限定されない、３Ｄメモリデバイス４００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を形成する複数の周辺トランジスタ４４６を含む。周辺トランジスタ４４６は、半導体層４４０「上」に形成することができ、周辺トランジスタ４４６の全体または一部は、半導体層４４０内に、および／または半導体層４４０のすぐ上に形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、周辺トランジスタ４４６のソース領域およびドレイン領域）は、半導体層４４０内にも形成することができる。
いくつかの実施形態では、各ＳＲＡＭセル４４４は、複数のＳＲＡＭトランジスタ４４８（例えば、ＭＯＳＦＥＴ）を含む。いくつかの実施形態では、ＳＲＡＭセル４４４は、１ビットのデータを記憶させるための４つのＭＯＳＦＥＴと、データへのアクセスを制御するための２つのＭＯＳＦＥＴとからなる６Ｔセルである。ＳＲＡＭセル４４４は、６つより多いまたは少ないトランジスタ（例えば、ビット当たりより多いまたはより少ないトランジスタ）などの任意の適切な構成のものであってもよいことが理解される。いくつかの実施形態では、ＳＲＡＭトランジスタ４４８は、半導体層４４０「上」に形成され、ＳＲＡＭトランジスタ４４８の全体または一部は、半導体層４４０内に、および／または半導体層４４０のすぐ上に形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、ＳＲＡＭトランジスタ４４８のソース領域およびドレイン領域）は、半導体層４４０内にも形成することができる。図４に示すように、ＳＲＡＭトランジスタ４４８および周辺トランジスタ４４６は、同じ平面、例えば半導体層４４０上の異なる領域に形成することができる。すなわち、ＳＲＡＭトランジスタ４４８は、半導体層４４０上の周辺回路４４２が形成される領域の外側に形成することができる。いくつかの実施形態では、２つのアクセスＭＯＳＦＥＴ（例えば、データのアクセスを制御するＭＯＳＦＥＴ）はワード線によって制御され、４つのストレージＭＯＳＦＥＴ（例えば、データのビットを記憶させるＭＯＳＦＥＴ）はビット線に結合され、２つのアクセスＭＯＳＦＥＴによって制御される。説明を容易にするために、図４は、限られた数のＳＲＡＭトランジスタ４４８と、ＳＲＡＭトランジスタ４４８のビット線４４９への接続のみを示している。電極接点４５０は、ＭＯＳＦＥＴの電極および共通プレート４５１、例えば共通接地に接続することができる。図４の構成、例えば、ＳＲＡＭトランジスタのレイアウトおよびＳＲＡＭトランジスタ４４８とビット線４４９との間の接続は、ＳＲＡＭトランジスタと他の構成要素（例えば、ワード線、ビット線、および接地）との間の実際のレイアウトおよび電気的接続を反映しないことが理解される。
いくつかの実施形態では、第２の半導体構造４０４は、デバイス層４３８の上に配置された半導体層４４０をさらに含む。半導体層４４０は、その上に周辺トランジスタ４４６およびＳＲＡＭトランジスタ４４８が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層４４０は単結晶シリコンを含む。いくつかの実施形態では、半導体層４４０は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層４４０はまた、分離領域およびドープ領域を含むことができる。
図４に示すように、３Ｄメモリデバイス４００の第２の半導体構造４０４は、半導体層４４０の上にパッドアウト相互接続層４５２をさらに含むことができる。パッドアウト相互接続層４５２は、１つ以上のＩＬＤ層内に相互接続、例えば接点パッド４５４を含む。いくつかの実施形態では、パッドアウト相互接続層４５２内の相互接続は、例えばパッドアウト目的のために、３Ｄメモリデバイス４００と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第２の半導体構造４０４は、パッドアウト相互接続層４５２と相互接続層４３６および４２６とを電気的に接続するために、半導体層４４０を通って延在する１つ以上の接点４５６をさらに含む。結果として、ＳＲＡＭセル４４４のアレイは、相互接続層４２６および４３６ならびに接合接点４３０および４３４を介して、３Ｄ ＮＡＮＤメモリストリング４１６のアレイに電気的に接続することができる。さらに、周辺回路４４２、ＳＲＡＭセル４４４のアレイ、および３Ｄ ＮＡＮＤメモリストリング４１６のアレイは、接点４５６およびパッドアウト相互接続層４５２を介して外部回路に電気的に接続することができる。
図５Ａ～図５Ｃは、いくつかの実施形態による、周辺回路およびＳＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。図６Ａ～図６Ｃは、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。図７Ａおよび図７Ｂは、いくつかの実施形態による、ＳＲＡＭを有する例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図１２は、いくつかの実施形態による、ＳＲＡＭを有する３Ｄメモリデバイスを形成するための例示的な方法１２００のフローチャートである。図５～図７および図１２に示す３Ｄメモリデバイスの例は、図３に示す３Ｄメモリデバイス３００および図４に示す３Ｄメモリデバイス４００を含む。図５～図７および図１２を、一緒に説明する。方法１２００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に実行されてもよいし、図１２に示されている順序とは異なる順序で実行されてもよい。
図５Ａ～図５Ｃに示すように、周辺回路と、ＳＲＡＭセルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造が形成される。図６Ａおよび図６Ｂに示すように、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合接点を含む第２の接合層とを含む第２の半導体構造が形成される。図７Ａおよび図７Ｂに示すように、第１の半導体構造および第２の半導体構造は、第１の接合接点が接合インターフェースにおいて第２の接合接点と接触するように、対面方式で接合される。
図１２を参照すると、方法１２００は動作１２０２で開始し、ここでは周辺回路およびＳＲＡＭセルのアレイが第１の基板上に形成される。第１の基板はシリコン基板とすることができる。いくつかの実施形態では、周辺回路およびＳＲＡＭセルのアレイを形成するために、複数のトランジスタが第１の基板上に形成される。図５Ａに示すように、複数のトランジスタ（例えば、周辺トランジスタ５０４およびＳＲＡＭトランジスタ５０６）がシリコン基板５０２上に形成される。トランジスタ５０４および５０６は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ５０４および５０６のソース領域および／またはドレイン領域として機能するイオン注入および／または熱拡散によってシリコン基板５０２内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、ウェット／ドライエッチングおよび薄膜堆積によってシリコン基板５０２内に形成される。
図５Ｂに示すように、ビット線５０７および共通プレート５０９もまた、ＳＲＡＭトランジスタ５０６を接続するために形成される。これにより、（周辺トランジスタ５０４を有する）周辺回路および（各々が複数のＳＲＡＭトランジスタ５０６を有する）ＳＲＡＭセルのアレイを含むデバイス層５１０が形成される。
方法１２００は、図１２に示すように、動作１２０４に進み、ここでは、第１の相互接続層が、周辺回路およびＳＲＡＭセルのアレイの上に形成される。第１の相互接続層は、１つ以上のＩＬＤ層内に第１の複数の相互接続を含むことができる。図５Ｃに示すように、（周辺トランジスタ５０４を有する）周辺回路および（各々がＳＲＡＭトランジスタ５０６を有する）ＳＲＡＭセルのアレイを含むデバイス層５１０の上に相互接続層５１２を形成することができる。相互接続層５１２は、デバイス層５１０との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬおよび／またはＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層５１２は、複数のプロセスで形成された複数のＩＬＤ層およびその中の相互接続を含む。例えば、相互接続層５１２内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスによって堆積された導電材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図５Ｃに示すＩＬＤ層および相互接続は、集合的に相互接続層５１２と呼ぶことができる。
方法１２００は、図１２に示すように、動作１２０６に進み、ここでは、第１の接合層が第１の相互接続層の上に形成される。第１の接合層は、複数の第１の接合接点を含むことができる。図５Ｃに示すように、接合層５１４が相互接続層５１２の上に形成される。接合層５１４は、誘電体によって囲まれた複数の接合接点５１６を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、相互接続層５１２の上面に誘電体層が堆積される。次に、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して誘電体層を貫通する接点ホールを最初にパターニングすることによって、誘電体層を貫通して相互接続層５１２内の相互接続に接触する接合接点５１６を形成することができる。接点ホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前にバリア層、接合層、および／またはシード層を堆積することを含む。
方法１２００は、図１２に示すように、動作１２０８に進み、ここではメモリスタックが第２の基板の上に形成される。第２の基板は、シリコン基板とすることができる。図６Ａに示すように、交互配置された犠牲層（図示せず）および誘電体層６０８が、シリコン基板６０２の上に形成される。交互配置された犠牲層および誘電体層６０８は、誘電体スタック（図示せず）を形成することができる。いくつかの実施形態では、各犠牲層は窒化シリコンの層を含み、各誘電体層６０８は酸化シリコンの層を含む。交互配置された犠牲層および誘電体層６０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスによって形成することができる。いくつかの実施形態では、メモリスタック６０４は、ゲート置換プロセス、例えば、誘電体層６０８に対して選択的な犠牲層のウェット／ドライエッチングを使用して犠牲層を導体層６０６で置き換え、得られた凹部を導体層６０６で充填することによって形成することができる。結果として、メモリスタック６０４は、交互配置された導体層６０６および誘電体層６０８を含むことができる。いくつかの実施形態では、各導体層６０６は、タングステンの層などの金属層を含む。メモリスタック６０４は、他の実施形態では、ゲート置換プロセスなしで導体層（例えば、ドープされたポリシリコン層）および誘電体層（例えば、酸化シリコン層）を交互に堆積することによって形成されてもよいことが理解される。いくつかの実施形態では、酸化シリコンを含むパッド酸化物層が、メモリスタック６０４とシリコン基板６０２との間に形成される。
方法１２００は、図１２に示すように、動作１２１０に進み、ここでは、メモリスタックを通って垂直に延在する３Ｄ ＮＡＮＤメモリストリングのアレイが形成される。図６Ａに示すように、３Ｄ ＮＡＮＤメモリストリング６１０がシリコン基板６０２の上に形成され、その各々は、メモリスタック６０４の交互配置された導体層６０６および誘電体層６０８を通って垂直に延在する。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング６１０を形成するための製造プロセスは、深反応性イオンエッチング（ＤＲＩＥ）などの、ドライエッチング／およびまたはウェットエッチングを使用して、メモリスタック６０４を貫通してシリコン基板６０２内にチャネルホールを形成することと、その後、シリコン基板６０２からチャネルホールの下部にプラグ６１２をエピタキシャル成長させることとを含む。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング６１０を形成するための製造プロセスはまた、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して、メモリ膜６１４（例えば、トンネル層、蓄積層、およびブロッキング層）ならびに半導体層６１６などの複数の層でチャネルホールを充填することを含む。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング６１０を形成するための製造プロセスは、３Ｄ ＮＡＮＤメモリストリング６１０の上端の凹部をエッチングすることによってチャネルホールの上部に別のプラグ６１８を形成することと、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して、凹部を半導体材料で充填することとをさらに含む。
方法１２００は、図１２に示すように、動作１２１２に進み、ここでは、第２の相互接続層が３Ｄ ＮＡＮＤメモリストリングのアレイの上に形成される。第２の相互接続層は、１つ以上のＩＬＤ層内に第２の複数の相互接続を含むことができる。図６Ｂに示すように、相互接続層６２０は、メモリスタック６０４および３Ｄ ＮＡＮＤメモリストリング６１０のアレイの上に形成することができる。相互接続層６２０は、３Ｄ ＮＡＮＤメモリストリング６１０との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬおよび／またはＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層６２０は、複数のＩＬＤ層およびその中に複数のプロセスで形成された相互接続を含む。例えば、相互接続層６２０内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスによって堆積された導電材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図６Ｂに示すＩＬＤ層および相互接続は、集合的に相互接続層６２０と呼ぶことができる。
方法１２００は、図１２に示すように、動作１２１４に進み、ここでは、第２の接合層が第２の相互接続層の上に形成される。第２の接合層は、複数の第２の接合接点を含むことができる。図６Ｂに示すように、接合層６２２が相互接続層６２０の上に形成される。接合層６２２は、誘電体によって囲まれた複数の接合接点６２４を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積プロセスによって、相互接続層６２０の上面に誘電体層が堆積される。次に、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して誘電体層を貫通する接点ホールを最初にパターニングすることによって、誘電体層を貫通して相互接続層６２０内の相互接続に接触する接合接点６２４を形成することができる。接点ホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前にバリア層、接合層、および／またはシード層を堆積することを含む。
方法１２００は、図１２に示すように、動作１２１６に進み、ここでは、第１の接合接点が接合インターフェースにおいて第２の接合接点と接するように、第１の基板および第２の基板が対面方式で接合される。接合はハイブリッド接合とすることができる。いくつかの実施形態では、周辺回路およびＳＲＡＭセルが形成される第１の基板（例えば、第１の半導体構造）は、接合後に３Ｄ ＮＡＮＤメモリストリングが形成される第２の基板（例えば、第２の半導体構造）の上に配置される。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリングが形成される第２の基板（例えば、第２の半導体構造）は、接合後に周辺回路およびＳＲＡＭセルが形成される第１の基板（例えば、第１の半導体構造）の上に配置される。
図７Ａに示すように、シリコン基板６０２およびその上に形成された構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング６１０）を上下反転させる。下向きの接合層６２２は、上向きの接合層５１４と、すなわち対面式に接合され、それによって（図７Ｂに示すように）接合インターフェース７０２を形成する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、および／または熱処理が、接合の前に接合面に適用される。図７Ａには示されていないが、シリコン基板５０２およびその上に形成された構成要素（例えば、デバイス層５１０）は、上下反転させることができ、下向きの接合層５１４は、上向きの接合層６２２と、すなわち対面式に接合され、それによって接合インターフェース７０２を形成することができる。接合後、接合層６２２内の接合接点６２４および接合層５１４内の接合接点５１６は、互いに接触して整列され、それによって、デバイス層５１０（例えば、周辺回路およびその中のＳＲＡＭセル）を３Ｄ ＮＡＮＤメモリストリング６１０に電気的に接続することができる。接合されたデバイスでは、３Ｄ ＮＡＮＤメモリストリング６１０は、デバイス層５１０（例えば、周辺回路およびその中のＳＲＡＭセル）の上または下のいずれにあってもよいことが理解される。それにもかかわらず、図７Ｂに示すように、接合後、３Ｄ ＮＡＮＤメモリストリング６１０とデバイス層５１０（例えば、周辺回路およびその中のＳＲＡＭセル）との間に接合インターフェース７０２を形成することができる。
方法１２００は、図１２に示すように、動作１２１８に進み、ここでは、第１の基板または第２の基板を薄くして半導体層を形成する。いくつかの実施形態では、接合後に第２の半導体構造の第２の基板の上にある第１の半導体構造の第１の基板は、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後に第１の半導体構造の第１の基板の上にある第２の半導体構造の第２の基板は、半導体層を形成するために薄くされる。
図７Ｂに示すように、接合された３Ｄメモリデバイス（例えば、図７Ａに示すシリコン基板４０２）の上部の基板は薄くされ、その結果、薄くされた上部基板は、半導体層７０４、例えば単結晶シリコン層として機能することができる。薄くされた基板の厚さは、約２００ｎｍ～約５μｍ、例えば２００ｎｍ～５μｍ、または約１５０ｎｍ～約５０μｍ、例えば１５０ｎｍ～５０μｍであり得る。シリコン基板４０２は、ウエハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって薄くすることができる。シリコン基板５０２が接合された３Ｄメモリデバイスの上部上の基板である場合、シリコン基板５０２を薄くすることによって別の半導体層を形成できることが理解される。
方法１２００は、図１２に示すように、動作１２２０に進み、ここでは、パッドアウト相互接続層が半導体層の上に形成される。図７Ｂに示すように、パッドアウト相互接続層７０６は、半導体層７０４（薄くされた上部基板）の上に形成される。パッドアウト相互接続層７０６は、１つ以上のＩＬＤ層内に形成されたパッド接点７０８などの相互接続を含むことができる。パッド接点７０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。ＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合および薄化の後、例えばウェット／ドライエッチングとそれに続く導電材料の堆積によって、半導体層７０４を貫通して垂直に延在する接点７１０が形成される。接点７１０は、パッドアウト相互接続層７０６内の相互接続と接触することができる。
図８は、いくつかの実施形態による、オンダイＳＲＡＭを有する３Ｄメモリデバイスを有する例示的なシステム８５０の概略ブロック図を示す。図９Ａは、いくつかの実施形態による、オンダイＳＲＡＭをキャッシュとして有する３Ｄメモリデバイスを有するシステム９２０の概略ブロック図を示す。図９Ｂは、いくつかの実施形態による、データバッファとしてオンダイＳＲＡＭを有する３Ｄメモリデバイスを有するシステム９３０の概略ブロック図を示す。図１０は、いくつかの実施形態による、オンダイＳＲＡＭをキャッシュとして有する３Ｄメモリデバイスを動作させるための例示的な方法１０００のフローチャートである。図１１は、いくつかの実施形態による、データバッファとしてオンダイＳＲＡＭを有する３Ｄメモリデバイスを動作させるための例示的な方法１１００のフローチャートである。図９Ａおよび図９Ｂに示すシステムの例を、それぞれ図１０および図１１と共に説明する。方法１０００および１１００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に実行されてもよいし、図１０および図１１に示されている順序とは異なる順序で実行されてもよい。
図８は、いくつかの実施形態による、キャッシュまたはデータバッファとして使用されるＳＲＡＭを有するシステム８５０を示す。システム８５０は、ホスト８１０、Ｉ／Ｏ８０２、ＳＲＡＭ８０４、ページバッファ８０６、および３Ｄ ＮＡＮＤメモリ８０８を有することができる。いくつかの実施形態では、ＳＲＡＭ８０４は、詳細に上述したように、ページバッファ８０６および３Ｄ ＮＡＮＤメモリ８０８と同じチップ上に形成される。いくつかの実施形態では、ＳＲＡＭ８０４、ページバッファ８０６、および３Ｄ ＮＡＮＤメモリ８０８は、３Ｄメモリデバイス８００を形成する。ＳＲＡＭ８０４は、オンダイＳＲＡＭまたはオンＮＡＮＤ ＳＲＡＭと呼ぶことができる。データ、例えばプログラムデータおよび制御命令は、ホスト８１０とＩ／Ｏ８０２との間、Ｉ／Ｏ８０２とＳＲＡＭ８０４との間、ＳＲＡＭ８０４とページバッファ８０６との間、および３Ｄ ＮＡＮＤメモリ８０８とページバッファ８０６との間で双方向に送信されてもよい。ホスト８１０とページバッファ８０６との間のデータ送信８１２は、ＳＲＡＭ８０４の機能に応じて有効または無効にすることができる。例えば、ＳＲＡＭ８０４が３Ｄメモリデバイス８００内のキャッシュとして機能する場合、データ送信８１２は、ホスト８１０とページバッファ８０６との間の双方向データ送信とすることができ、ＳＲＡＭ８０４が３Ｄメモリデバイス８００内のデータバッファとして機能する場合、データ送信８１２は無効にすることができる。すなわち、ＳＲＡＭ８０４がキャッシュとして機能する場合、データ送信８１２は、３Ｄメモリデバイス８００がホスト８１０からのプログラムデータを使用して３Ｄ ＮＡＮＤメモリ８０８をプログラムし、同時にホスト８１０がページバッファ８０６からプログラムデータを抽出することを可能にし、ＳＲＡＭ８０４がデータバッファとして機能する場合、３Ｄメモリデバイス８００は、ホスト８１０からのプログラムデータをＳＲＡＭ８０４に順次バッファリングし、バッファリングされたプログラムデータを３Ｄ ＮＡＮＤメモリ８０８にプログラムする。
ホスト８１０は、１つ以上のプロセッサなど、データを生成する任意の適切なデバイスとすることができる。いくつかの実施形態では、ホスト８１０は、中央処理装置（ＣＰＵ）、グラフィックプロセッサ（例えば、グラフィックス処理装置（ＧＰＵ））、アプリケーションプロセッサ（ＡＰ）、汎用プロセッサ（例えば、ＡＰＵ（加速処理ユニット）、ＧＰＧＰＵ（ＧＰＵ上の汎用コンピューティング））、または任意の他の適切なプロセッサを含む。入力／出力回路８０２は、周辺回路の一部として高速で高スループットの入力／出力回路とすることができる。いくつかの実施形態では、ホスト８１０は、システムコントローラ（例えば、システム８５０の様々な動作を制御するコントローラ）および／またはメモリコントローラ（例えば、３Ｄメモリデバイス８００の様々な動作を制御するコントローラ）を含む。ホスト８１０によって生成された任意の適切なタイプのデータは、Ｉ／Ｏ８０２を介して３Ｄメモリデバイス８００のＳＲＡＭ８０４に転送される。ホスト８１０および３Ｄメモリデバイス８００は、任意の適切な装置、例えば、仮想現実（ＶＲ）／拡張現実（ＡＲ）デバイス（例えば、ＶＲヘッドセットなど）、ハンドヘルドデバイス（例えば、ダムフォンまたはスマートフォン、タブレットなど）、ウェアラブルデバイス（例えば、眼鏡、腕時計など）、自動車制御ステーション、ゲームコンソール、テレビセット、ラップトップコンピュータ、デスクトップコンピュータ、ネットブックコンピュータ、メディアセンタ、セットトップボックス、全地球測位システム（ＧＰＳ）、プリンタ、または任意の他の適切なデバイスの一部とすることができる。
いくつかの実施形態では、ＳＲＡＭ８０４は、アレイまたは任意のパターンに配置された複数のＳＲＡＭセルを含む。ＳＲＡＭセルの詳細は、図３～図５Ｃの説明に見出すことができ、したがって、ここでは繰り返さない。ＳＲＡＭ８０４は、３Ｄ ＮＡＮＤメモリ８０８内のそれぞれのページに接続された複数のバッファリングセクションを含むページバッファ８０６に接続することができる。
ＳＲＡＭ８０４は、シーケンシャルプログラミングを改善するために、３Ｄメモリデバイス８００の高速オンダイキャッシュとして使用することができる。図９Ａは、ＳＲＡＭ８０４が高速オンダイキャッシュとして機能するシステム９２０を示す。図示を容易にするために、図９ＡではＩ／Ｏ８０２が省略されている。いくつかの実施形態では、データはページ単位で３Ｄ ＮＡＮＤメモリ８０８にプログラムされ、ＳＲＡＭ８０４は、各々が３Ｄ ＮＡＮＤメモリ８０８内のページをプログラムするためのプログラムデータをキャッシュするように構成された複数のキャッシュユニット９０４（すなわち、９０４－１、．．．、９０４－Ｋ）として示されている。３Ｄ ＮＡＮＤメモリ８０８は、各々がワード線および交差するメモリストリングによって形成されたメモリセルを表す複数の平面９０８（すなわち、９０８－１、．．．、９０８－Ｍ）として示すことができる。平面９０８は、メモリセルの複数のページを含むことができる。ＫおよびＭはそれぞれ正の整数であってもよく、互いに同じであってもなくてもよい。動作中、複数のキャッシュユニット９０４は、同じバッチのプログラムデータを同時にページバッファ８０６にキャッシュすることができる。キャッシュユニット９０４はさらに、キャッシュされたプログラムデータをページバッファ８０６に入力し、次いで、キャッシュされたプログラムデータを平面９０８内のそれぞれのページに入力する。いくつかの実施形態では、ホスト８１０は、プログラムデータのバッチ、例えば、（Ｎ－３）番目、（Ｎ－２）番目、（Ｎ－１）番目、Ｎ番目、（Ｎ＋１）番目、および（Ｎ＋２）番目を、ＳＲＡＭ８０４および／またはページバッファ８０６に順次（例えば、あるバッチの直後に別のバッチ）送信する。
図１０を参照すると、方法１０００は動作１００２で開始し、ここでは、３Ｄメモリデバイス８００は、ホスト８１０から、キャッシュプログラム動作のために３Ｄメモリデバイス８００を条件付けるための制御命令を受信する。いくつかの実施形態では、３Ｄメモリデバイス８００は、制御命令に従って、ＳＲＡＭ８０４のＳＲＡＭセルを初期化する、例えば、ＳＲＡＭセル内のデータを消去する／ＳＲＡＭセルを空にするので、ＳＲＡＭ８０４はプログラムデータを受信する準備が整う。
動作１００４において、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ－１）番目のバッチをそれぞれのページにプログラムする。同時に、３Ｄメモリデバイス８００は、プログラムデータのＮ番目のバッチをＳＲＡＭ８０４内のそれぞれの空間（例えば、キャッシュユニット）にキャッシュし、プログラムデータの（Ｎ－２）番目のバッチのステータスをチェックする。ＳＲＡＭ８０４は、プログラムデータの複数のバッチをキャッシュすることができる。いくつかの実施形態では、ＳＲＡＭは、例えば、図９Ａに示すプログラムデータの（Ｎ－２）番目、（Ｎ－１）番目、およびＮ番目のバッチとして、最大で３つのプログラムデータのバッチをキャッシュする。プログラムデータの各バッチ（例えば、（Ｎ－２）番目のバッチ、（Ｎ－１）番目のバッチ、およびＮ番目のバッチ）は、それぞれの平面内に１つ以上のページのプログラムデータを含むことができる。例えば、プログラムデータの各バッチはＫページのプログラムデータを含むことができ、各ページのプログラムデータはそれぞれのキャッシュユニット（例えば、９０４－１、．．．、９０４－Ｋ）にキャッシュすることができる。プログラムデータのキャッシュされたバッチは、それぞれのプログラムデータのバックアップコピーであってもよく、例えば、３Ｄ ＮＡＮＤメモリ８０８へのそれぞれのプログラムデータのプログラムが失敗した場合など、必要に応じて３Ｄ ＮＡＮＤメモリ８０８にプログラムすることができる。詳細は後述する。
いくつかの実施形態では、プログラムデータの（Ｎ－２）番目のバッチのステータスのチェック、プログラムデータの（Ｎ－１）番目のバッチのプログラミング、およびプログラムデータのＮ番目のバッチのキャッシュは、同時にまたは期間に実行される。例えば、これらの動作は、ほぼ同時に開始および完了してもよく、または重複する動作時間を有してもよい。いくつかの実施形態では、３Ｄメモリデバイス８００がページバッファ８０６から３Ｄ ＮＡＮＤメモリ８０８にプログラムデータの（Ｎ－１）番目のバッチをプログラムしているとき、３Ｄメモリデバイス８００は、ホスト８１０からプログラムデータのＮ番目のバッチをキャッシュし、プログラムデータの（Ｎ－２）番目のバッチのステータスをチェックしている。３Ｄメモリデバイス８００は、プログラムデータの（Ｎ－１）番目のバッチのコピーをページバッファ８０６から送信することによって、プログラムデータの（Ｎ－１）番目のバッチをプログラムすることができる。プログラムデータの（Ｎ－１）番目のバッチのコピーは、プログラムデータの（Ｎ－１）番目のバッチを（例えば、プログラムデータのＮ番目のバッチのキャッシュの前に）ホスト８１０からバッファすることによって、またはプログラムデータの（Ｎ－１）番目のバッチのバックアップコピーをＳＲＡＭ８０４からバッファすることによって形成されてもよい。いくつかの実施形態では、３Ｄメモリデバイス８００は、プログラムデータのＮ番目のバッチをホスト８１０からＳＲＡＭ８０４にキャッシュするときに、プログラムデータの（Ｎ－１）番目のバッチのコピーをページバッファ８０６から３Ｄ ＮＡＮＤメモリ８０８にロードすることによって、プログラムデータの（Ｎ－１）番目のバッチをプログラムする。プログラムデータの（Ｎ－１）番目のバッチのコピーは、例えば、プログラムが開始する前に、プログラムデータの（Ｎ－１）番目のバッチをホスト８１０からのデータ送信８１２を介してバッファすることによって形成されてもよい。いくつかの実施形態では、プログラムデータの（Ｎ－１）番目のバッチのバックアップコピーは、３Ｄメモリデバイス８００がプログラムデータの（Ｎ－３）番目のバッチのステータスをチェックしているときにＳＲＡＭ８０４にキャッシュされる。いくつかの実施形態では、プログラムデータの（Ｎ－２）番目のバッチが３Ｄ ＮＡＮＤメモリ８０８内のそれぞれのページにプログラムされているとき、プログラムデータの（Ｎ－１）番目のバッチは、ホスト８１０からＳＲＡＭ８０４にキャッシュされて、プログラムデータの（Ｎ－１）番目のバッチのバックアップコピーを形成する。
いくつかの実施形態では、プログラムデータの（Ｎ－２）番目のバッチのステータスのチェックは、プログラムデータの（Ｎ－２）番目のバッチのプログラミングが成功したかどうかを決定することを含む。いくつかの実施形態では、プログラムデータの（Ｎ－２）番目のバッチのプログラミングが失敗した場合、３Ｄメモリデバイス８００は、ＳＲＡＭ８０４からプログラムデータの（Ｎ－２）番目のバッチのバックアップコピーを取得し、プログラムデータの（Ｎ－２）番目のバッチのバックアップコピーをページバッファ８０６にバッファリングし、プログラムデータの（Ｎ－２）番目のバッチのバックアップコピーを３Ｄ ＮＡＮＤメモリ８０８内のそれぞれのページにプログラムする。いくつかの実施形態では、ＳＲＡＭ８０４は、プログラムデータの（Ｎ－２）番目のバッチのプログラミングのステータスをチェックするときに、プログラムデータの（Ｎ－２）番目のバッチのバックアップコピーを維持し、プログラムの（Ｎ－２）番目のバッチのプログラミングが成功したときに、プログラムデータの（Ｎ－２）番目のバッチのバックアップコピーを削除する。次いで、ＳＲＡＭ８０４は、プログラムデータの別のバッチ（例えば、プログラムデータの（Ｎ＋１）番目のバッチ）をキャッシュするための空間を有することができる。
プログラムデータのＮ番目のバッチは、プログラムデータの（Ｎ－１）番目のバッチが３Ｄ ＮＡＮＤメモリ８０８にプログラムされているときに、プログラムデータのＮ番目のバッチのバックアップコピーを形成するためにＳＲＡＭ８０４にキャッシュすることができる。ＳＲＡＭ８０４内のプログラムデータのＮ番目のバッチのバックアップコピーは、プログラムデータのＮ番目のバッチの３Ｄ ＮＡＮＤメモリ８０８へのプログラミングが成功したと決定されるまで維持されてもよい。いくつかの実施形態では、ホスト８１０は、例えば、プログラムデータのＮ番目のバッチがＳＲＡＭ８０４から削除される前に、さらなる処理および／または記憶のために、プログラムデータのＮ番目のバッチをＳＲＡＭ８０４から読み出す。例えば、ホスト８１０は、読み出されたプログラムデータのＮ番目のバッチを、別の場所に記憶させることができる。いくつかの実施形態では、ホスト８１０は、プログラムデータのＮ番目のバッチがＳＲＡＭ８０４にキャッシュされた後に、プログラムデータのＮ番目のバッチのコピーをホストから削除する。いくつかの実施形態では、３Ｄメモリデバイス８００は、プログラムデータのＮ番目のバッチが３Ｄ ＮＡＮＤメモリ８０８内のそれぞれのページにプログラムされているときに、プログラムデータの（Ｎ－１）番目のバッチのステータスをチェックする。一方、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ＋１）番目のバッチを、ＳＲＡＭ８０４内の各空間にキャッシュしてもよい。いくつかの実施形態では、ホスト８１０は、さらなる処理のためにページバッファ８０６からプログラムデータを読み出す。
いくつかの実施形態では、３Ｄメモリデバイス８００は、プログラムデータの後続のバッチに対して動作１００４を順次繰り返す。動作１００６において、３Ｄメモリデバイス８００は、プログラムデータのＮ番目のバッチをそれぞれのページにプログラムする。この動作時に、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ＋１）番目のバッチもＳＲＡＭ８０４内のそれぞれの空間にキャッシュし、プログラムデータの（Ｎ－１）番目のバッチのステータスをチェックする。動作１００８において、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ＋１）番目のバッチをそれぞれのページにプログラムする。この動作時に、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ＋２）番目のバッチもＳＲＡＭ８０４内のそれぞれの空間にキャッシュし、プログラムデータのＮ番目のバッチのステータスをチェックする。
いくつかの実施形態では、３Ｄメモリデバイス８００は、プログラムデータの複数のバッチを順次キャッシュし、キャッシュされたプログラムデータを３Ｄ ＮＡＮＤメモリ８０８にプログラムすることができる。例えば、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ－２）番目のバッチのバックアップコピー、プログラムデータの（Ｎ－１）番目のバッチのバックアップコピー、およびプログラムデータのＮ番目のバッチのバックアップコピーをＳＲＡＭ８０４に順次キャッシュすることができる。次いで、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ－２）番目のバッチ、プログラムデータの（Ｎ－１）番目のバッチ、およびプログラムデータのＮ番目のバッチのバックアップコピーを、ページバッファ８０６を介して３Ｄ ＮＡＮＤメモリ８０８のそれぞれのページに順次プログラムすることができる。いくつかの実施形態では、３Ｄメモリデバイス８００は、プログラムされた後にプログラムデータの（Ｎ－２）番目のバッチのステータスをチェックする。プログラミングが成功した場合、３Ｄメモリデバイス８００は、プログラムデータの（Ｎ－２）番目のバッチのバックアップコピーをＳＲＡＭ８０４から削除することができ、プログラミングが失敗した場合、３Ｄメモリデバイス８００は、ステータスが成功するまで、プログラムデータの（Ｎ－２）番目のバッチのバックアップコピーを使用して、３Ｄ ＮＡＮＤメモリ８０８を（例えば、必要に応じて繰り返し）再プログラムすることができる。次に、ＳＲＡＭ８０４は、プログラムデータの次のバッチ（例えば、プログラムデータの（Ｎ＋１）番目のバッチ）をキャッシュするための空間を有することができる。いくつかの実施形態では、ホスト８１０は、プログラムデータのこれらのバッチがＳＲＡＭ８０４にキャッシュされた後、プログラムデータの（Ｎ－２）番目のバッチ、プログラムデータの（Ｎ－１）番目のバッチ、およびプログラムデータのＮ番目のバッチのコピーを削除する。
３Ｄ ＮＡＮＤメモリ８０８は、マルチレベルセル（ＭＬＣ）ＮＡＮＤメモリデバイスを含むことができ、複数のページの数は、メモリセルに記憶されたビットの数に対応する。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリ８０８は、ｅＭＭＣまたはＵＦＳなどのＲＡＭレスアプリケーション環境にパックされたトリプルレベルセル（ＴＬＣ）ＮＡＮＤメモリデバイスを含む。一例では、４つの平面を有するＴＬＣ ＮＡＮＤメモリデバイスのためのプログラムデータの３つのバッチをキャッシュするために、ＳＲＡＭ８０４は少なくとも６４８ｋＢの記憶空間を有する。
ＳＲＡＭ８０４はまた、３Ｄメモリデバイス８００のオンダイデータバッファとして使用されてもよい。図９Ｂは、ＳＲＡＭ８０４がオンダイデータバッファとして機能するシステム９３０を示す。図示を容易にするために、図９ＢではＩ／Ｏ８０２が省略されている。いくつかの実施形態では、プログラムデータは、ページ単位で３Ｄ ＮＡＮＤメモリ８０８にプログラムされ、ＳＲＡＭ８０４は、複数のデータバッファユニット９１４（すなわち、９１４－１、．．．、９１４－Ｌ）として示されており、各々が３Ｄ ＮＡＮＤメモリ８０８内のページをプログラムするためのプログラムデータをバッファするように構成されている。３Ｄ ＮＡＮＤメモリ８０８は、複数の平面９０８（すなわち、９０８－１、．．．、９０８－Ｍ）として示すことができる。ＭおよびＬはそれぞれ正の整数であってもよく、互いに同じであってもなくてもよい。動作中、複数のデータバッファユニット９１４は、プログラムデータがページバッファ８０６に送信される前に、プログラムデータをバッファするための記憶空間を提供することができる。これにより、ホスト８１０に記憶され、３Ｄ ＮＡＮＤメモリ８０８にプログラムされるプログラムデータは、３Ｄメモリデバイス８００と同じチップに記憶され、このプログラムデータを記憶させるためのホスト８１０のメインキャッシュ／バッファが解放される。ＳＲＡＭ８０４はまた、プログラム動作中にこのプログラムデータを送信するためのデータバス（例えば、３Ｄメモリデバイス８００とホスト８１０との間）における帯域幅を低減する。代わりに、データ送信および処理は、３Ｄメモリデバイス８００で実行することができる。プログラムデータを記憶、処理、および送信するために使用されるホスト８１０内のリソースは、他の目的／動作のために使用することができる。図９Ｂに示すように、３Ｄメモリデバイス８００は、ホスト８１０から異なるワード線に対応するプログラムデータを受信する。ワード線に対応するプログラムデータは、ＷＬ０、．．．、ＷＬＰとして示されている。プログラムデータは、ページバッファ８０６にバッファリングされる前に、順次、グループ単位で、または任意のパターンで、ホスト８１０からＳＲＡＭ８０４に送信することができる。各データバッファユニット９１４における９Ｂ内のプログラムデータＷＬ０、．．．、ＷＬＰの図示は、ページをプログラムするためのプログラムデータを単に例示するためのものであり、プログラムデータの順次の動作を示すものではない。
図１１を参照すると、方法１１００は動作１１０２で開始し、ここでは、３Ｄメモリデバイス８００は、ホスト８１０から、３Ｄ ＮＡＮＤメモリ８０８内のページのメモリセル上の第１のパスプログラムおよび第２のパスプログラムのための３Ｄメモリデバイス８００を条件付けるための制御命令を受信する。いくつかの実施形態では、３Ｄメモリデバイス８００は、制御命令に従って、ＳＲＡＭ８０４のＳＲＡＭセルを初期化する、例えば、ＳＲＡＭセル内のデータを消去する／ＳＲＡＭセルを空にするので、ＳＲＡＭ８０４はプログラムデータを受信する準備が整う。
動作１１０４において、３Ｄメモリデバイス８００は、第１のパスプログラムのための第１のプログラムデータおよび第２のパスプログラムのための第２のプログラムデータをＳＲＡＭ８０４にバッファする。いくつかの実施形態では、ワード線は、ワード線および交差メモリストリングによって形成されるメモリセルをプログラムするための第１のプログラムデータおよび第２のプログラムデータを含むそれぞれのプログラムデータに対応する。すなわち、例えば、ＷＬ０は、ＷＬ０（すなわち、ワード線０および交差するメモリセル）によって形成されるメモリセルをプログラムするための第１のプログラムデータおよび第２のプログラムデータを指す。いくつかの実施形態では、ＳＲＡＭ８０４にバッファされるプログラムデータの量は、ＳＲＡＭ８０４の記憶容量に基づいて決定される。したがって、ＷＬ０、．．．、ＷＬＰに対応するプログラムデータは、３Ｄ ＮＡＮＤメモリ８０８にプログラムされるプログラムデータの一部または全体を表すことができる。いくつかの実施形態では、第１のパスプログラムは粗いプログラムであり、第２のパスプログラムは細かいプログラムである。
１つ以上のワード線によって形成されるメモリセルをプログラムするための第１のプログラムデータおよび第２のプログラムデータは、プログラミングのためにページバッファ８０６にロードされる前に、任意の適切な順序でＳＲＡＭ８０４にバッファすることができる。例えば、第１のワード線および第２のワード線によって形成されるメモリセルをプログラムするための第１のプログラムデータおよび第２のプログラムデータは、同時に（例えば、第１のプログラムデータを用いて第１のパスプログラムを実行する前に）ホスト８１０からバッファすることができ、または別々にバッファすることができる（例えば、第２のプログラムデータは、第１のパスプログラムが完了した後にバッファすることができる）。本開示の様々な実施形態において、第１および第２のプログラムデータはそれぞれ、ページバッファ８０６に送信される前にＳＲＡＭ８０４にバッファされる。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリ８０８のすべての平面内のメモリセルをプログラムするための第１および第２のプログラムデータは、ページバッファ８０６にロードされる前にバッファされてＳＲＡＭ８０４に記憶される。
動作１１０６において、３Ｄメモリデバイス８００は、第１のワード線および第２のワード線によって形成されるメモリセル上で、第１のプログラムデータを使用して第１のパスプログラムを順次実行する。３Ｄメモリデバイス８００は、バッファされた第１のプログラムデータをＳＲＡＭ８０４から取得し、それを３Ｄ ＮＡＮＤメモリ８０８内のそれぞれのメモリセルにプログラムされる前にページバッファ８０６に送信することができる。本開示で説明するように、ワード線によって形成されるか、またはワード線に対応するメモリセルは、ワード線とワード線と交差するメモリストリングとによって形成されるメモリセルを指す。いくつかの実施形態では、メモリセルはページ単位でプログラムされ、例えば、第１のパスプログラムは、メモリストリングおよび第２のワード線によって形成されるメモリセル上で実行される前に、メモリストリングおよび第１のワード線によって形成されるすべてのメモリセル上で実行されてもよい。
プログラムされているメモリセルはＭＬＣであってもよい。例えば、プログラムされている各メモリセルは、２４ビットのデータを記憶させるための４つの閾値電圧状態（例えば、下位ページデータ（ＬＰ）、中間ページデータ（ＭＰ）、上位ページデータ（ＵＰ）、追加ページデータ（ＸＰ））を有するクアッドレベルセル（ＱＬＣ）であってもよい。各メモリセルをプログラムするための第１のプログラムデータおよび第２のプログラムデータは、メモリセルを所望の閾値電圧状態にプログラムするように構成されてもよい。表１は、プログラムされるページ内のＱＬＣの例示的なページマップを示す。表１は、第１のパスプログラムおよび第２のパスプログラムにおけるメモリセルのプログラム順序を示している。表１において、ストリング０～ストリング５は、「ＷＬ＃」を使用して表される、ワード線と交差する６つのメモリストリングを指す。
Figure 0007323635000001
いくつかの実施形態では、表１は、パスプログラム（例えば、第１または第２のパスプログラム）が実行される順序を示す。例えば、３Ｄメモリデバイス８００は、４つの閾値電圧状態（すなわち、ＬＰ、ＭＰ、ＵＰ、およびＸＰ）を各メモリセルに順次プログラムし、メモリストリング０からメモリストリング５およびワード線（例えば、ワード線０、１、２、または３）によって形成されるメモリセルを順次プログラムすることができる。メモリストリングおよび１つのワード線によって形成される各ページ内のメモリセルがプログラムされた後、３Ｄメモリデバイス８００は、メモリストリングおよび次のワード線によって形成されるメモリセルのプログラムに進む。この動作では、第１のパスプログラムは、表１に提供される順序に従って、第１および第２のワード線（例えば、ＷＬ０およびＷＬ１）を用いてストリング０～ストリング０によって形成されるメモリセル上で順次実行される。
動作１１０８において、３Ｄメモリデバイス８００は、ＳＲＡＭ８０４から第２のプログラムデータを取得し、第１のパスプログラムが完了すると、第２のプログラムデータを使用して、第１のワード線によって形成されるメモリセル上で第２のパスプログラムを実行する。いくつかの実施形態では、第１および第２のワード線ならびにすべてのメモリストリング（例えば、ストリング０～ストリング５）によって形成されるメモリセル上で実行される第１のパスプログラムが完了すると、３Ｄメモリデバイス８００は、例えばホスト８１０からの許可を受信することなく、第２のパスプログラムの実行を自動的に開始する。表２は、ページ内の例示的な順序のメモリセルが第１のパスプログラム（例えば、表２で「第１」として示されている粗いプログラム）および第２のパスプログラム（例えば、表２で「第２」として示されている細かいプログラム）でプログラムされることを示している。
Figure 0007323635000002
表２に示すように、３Ｄメモリデバイス８００は、第１のワード線を用いてストリング０からストリング５によって形成されるメモリセル上で第２のパスプログラムを順次実行する前に、第１および第２のワード線（例えば、動作１１０６で説明したように、ＷＬ０およびＷＬ１）を用いてストリング０からストリング５によって形成されるメモリセル上で第１のパスプログラムを順次実行することができる。いくつかの実施形態では、第１のおよび第２のパスプログラムを実行するためのデータ（例えば、プログラムデータおよび／または制御命令）は、ホスト８１０内およびホスト８１０と３Ｄメモリデバイス８００との間のデータバスを占有することなく、３Ｄメモリデバイス８００内で送信される。いくつかの実施形態では、表２に示す順序は、第１および第２のパスプログラムが実行される前に予め決定されている。３Ｄメモリデバイス８００は、メモリセルのプログラミングが完了するまで、他のワード線によって形成されるメモリセル、例えばＷＬ２およびＷＬ３に対応するメモリセルについて上述した動作を繰り返すことができる。
３Ｄ ＮＡＮＤメモリ８０８は、マルチレベルセル（ＭＬＣ）ＮＡＮＤメモリデバイスを含むことができ、複数のページの数は、メモリセルに記憶されたビットの数に対応する。一例では、４つの平面を有するＱＬＣ ＮＡＮＤメモリデバイス内の２つのワード線によって形成されるメモリセルの第１および第２のプログラムデータをバッファするために、ＳＲＡＭ８０４は少なくとも３．４ＭＢの記憶空間を有する。
いくつかの実施形態では、３Ｄメモリデバイスは、周辺回路を有する第１の半導体構造と、ＳＲＡＭセルのアレイと、複数の第１の接合接点を有する第１の接合層とを含む。３Ｄメモリデバイスはまた、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合接点を有する第２の接合層とを有する第２の半導体構造と、第１の接合層と第２の接合層との間の接合インターフェースであって、第１の接合接点は、接合インターフェースで第２の接合接点と接触している、接合インターフェースとを含む。
いくつかの実施形態では、第１の半導体構造は、基板と、基板上の周辺回路と、基板上にあり、周辺回路と重ならないＳＲＡＭセルのアレイと、周辺回路およびＳＲＡＭセルのアレイの上の第１の接合層とを含む。
いくつかの実施形態では、第２の半導体構造は、第１の接合層の上の第２の接合層と、第２の接合層の上のメモリスタックと、メモリスタックを通って垂直に延在する３Ｄ ＮＡＮＤメモリストリングのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイの上にあり、３Ｄ ＮＡＮＤメモリストリングのアレイと接触している半導体層とを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、半導体層の上にパッドアウト相互接続層をさらに含む。
いくつかの実施形態では、半導体層は、ポリシリコンまたは単結晶シリコンのうちの少なくとも１つを含む。
いくつかの実施形態では、第２の半導体構造は、基板と、基板の上方のメモリスタックと、メモリスタックを通って垂直に延在する３Ｄ ＮＡＮＤメモリストリングのアレイと、メモリスタックおよび３Ｄ ＮＡＮＤメモリストリングのアレイの上の第２の接合層とを含む。
いくつかの実施形態では、第１の半導体構造は、第２の接合層の上の第１の接合層と、第１の接合層の上の周辺回路と、第１の接合層の上にあり、周辺回路と重ならないＳＲＡＭセルのアレイと、周辺回路およびＳＲＡＭセルのアレイの上にあり、周辺回路およびＳＲＡＭセルのアレイと接触している半導体層とを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、半導体層の上にパッドアウト相互接続層をさらに含む。
いくつかの実施形態では、周辺回路およびＳＲＡＭセルのアレイは、互いに積み重ねられる。
いくつかの実施形態では、各ＳＲＡＭセルは複数のトランジスタを含む。
いくつかの実施形態では、第１の半導体構造は、垂直方向で第１の接合層とＳＲＡＭセルのアレイとの間に第１の相互接続層を含み、第２の半導体構造は、垂直方向で第２の接合層と３Ｄ ＮＡＮＤメモリストリングのアレイとの間に第２の相互接続層を含む。
いくつかの実施形態では、ＳＲＡＭセルのアレイは、第１および第２の相互接続層ならびに第１および第２の接合接点を介して、３Ｄ ＮＡＮＤメモリストリングのアレイに電気的に接続される。
いくつかの実施形態では、３Ｄメモリデバイスは、ｅＭＭＣまたはＵＦＳのうちの少なくとも１つにパッケージ化される。
いくつかの実施形態では、３Ｄメモリデバイスを形成するための方法は、周辺回路と、ＳＲＡＭセルのアレイと、複数の第１の接合接点を有する第１の接合層とを有する第１の半導体構造を形成することと、３Ｄ ＮＡＮＤメモリストリングのアレイと複数の第２の接合接点を含む第２の接合層とを有する第２の半導体構造を形成することと、第１の接合接点が接合インターフェースで第２の接合接点と接触するように、第１の半導体構造および第２の半導体構造を対面方式で接合することとを含む。
いくつかの実施形態では、第１の半導体構造を形成することは、第１の基板上に周辺回路およびＳＲＡＭセルのアレイを形成することと、周辺回路およびＳＲＡＭセルのアレイの上に第１の相互接続層を形成することと、第１の相互接続層の上に第１の接合層を形成することとを含む。
いくつかの実施形態では、周辺回路およびＳＲＡＭセルのアレイを形成することは、第１の基板上に複数のトランジスタを形成することを含む。
いくつかの実施形態では、第２の半導体構造を形成することは、第２の基板の上にメモリスタックを形成することと、メモリスタックを通って垂直に延在する３Ｄ ＮＡＮＤメモリストリングのアレイを形成することと、３Ｄ ＮＡＮＤメモリストリングのアレイの上に第２の相互接続層を形成することと、第２の相互接続層の上に第２の接合層を形成することとを含む。
いくつかの実施形態では、第２の半導体構造は、接合後に第１の半導体構造の上にある。
いくつかの実施形態では、方法は、接合後に半導体層を形成するために第２の基板を薄くすることと、半導体層の上にパッドアウト相互接続層を形成することとをさらに含む。
いくつかの実施形態では、第１の半導体構造は、接合後に第２の半導体構造の上にある。
いくつかの実施形態では、方法は、接合後に半導体層を形成するために第１の基板を薄くすることと、半導体層の上にパッドアウト相互接続層を形成することとをさらに含む。
いくつかの実施形態では、接合はハイブリッド接合を含む。
いくつかの実施形態では、入力／出力回路、オンダイＳＲＡＭセルのアレイ、および３Ｄ ＮＡＮＤメモリストリングのアレイを同じチップ内に有する３Ｄメモリデバイスを動作させるための方法。方法は、入力／出力回路を介してオンダイＳＲＡＭセルのアレイにデータを転送することと、オンダイＳＲＡＭセルのアレイにデータを記憶させることと、オンダイＳＲＡＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイにデータをプログラムすることとを含むことができる。
いくつかの実施形態では、方法は、複数の接合接点を介して、３Ｄ ＮＡＮＤメモリストリングのアレイとオンダイＳＲＡＭセルのアレイとの間でデータを転送することをさらに含む。
いくつかの実施形態では、方法は、入力／出力回路を介してオンダイＳＲＡＭセルのアレイからデータを転送することをさらに含む。
いくつかの実施形態では、オンダイＳＲＡＭセルのアレイにデータを記憶させることと、３Ｄ ＮＡＮＤメモリストリングのアレイにデータをプログラムすることは、同時に実行される。
いくつかの実施形態では、オンダイＳＲＡＭセルのアレイにデータを記憶させることと、３Ｄ ＮＡＮＤメモリストリングのアレイにデータをプログラムすることは、順次実行される。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技術の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約のセクションは、発明者によって企図される本開示のすべてではないが１つ以上の例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を限定することを意図するものでは決してない。
本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物によってのみ定義されるべきである。

Claims (17)

  1. ３次元（３Ｄ）メモリデバイスであって、
    周辺回路と、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造と、
    ３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合接点を含む第２の接合層とを含む第２の半導体構造と、
    前記第１の接合層と前記第２の接合層との間の接合インターフェースであって、前記第１の接合接点は前記接合インターフェースで前記第２の接合接点と接触している、接合インターフェースと、を含み、
    前記周辺回路および前記ＳＲＡＭセルのアレイは、互いに積み重ねられる、３Ｄメモリデバイス。
  2. 前記第１の半導体構造は、
    基板と、
    前記基板上の前記周辺回路と、
    前記基板上にあり、前記周辺回路と重ならない前記ＳＲＡＭセルのアレイと、
    前記周辺回路および前記ＳＲＡＭセルのアレイの上の前記第１の接合層と、を含む、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第２の半導体構造は、
    前記第１の接合層の上の前記第２の接合層と、
    前記第２の接合層の上のメモリスタックと、
    前記メモリスタックを通って垂直に延在する前記３Ｄ ＮＡＮＤメモリストリングのアレイと、
    前記３Ｄ ＮＡＮＤメモリストリングのアレイの上にあり、前記３Ｄ ＮＡＮＤメモリストリングのアレイと接触している半導体層と、を含む、請求項２に記載の３Ｄメモリデバイス。
  4. 前記半導体層の上にパッドアウト相互接続層をさらに含む、請求項３に記載の３Ｄメモリデバイス。
  5. 前記半導体層は、ポリシリコンまたは単結晶シリコンのうちの少なくとも１つを含む、請求項３に記載の３Ｄメモリデバイス。
  6. 前記第２の半導体構造は、
    基板と、
    前記基板の上のメモリスタックと、
    前記メモリスタックを通って垂直に延在する前記３Ｄ ＮＡＮＤメモリストリングのアレイと、
    前記メモリスタックおよび前記３Ｄ ＮＡＮＤメモリストリングのアレイの上の前記第２の接合層と、を含む、請求項１に記載の３Ｄメモリデバイス。
  7. 前記第１の半導体構造は、
    前記第２の接合層の上の前記第１の接合層と、
    前記第１の接合層の上の前記周辺回路と、
    前記第１の接合層の上にあり、前記周辺回路と重ならない前記ＳＲＡＭセルのアレイと、
    前記周辺回路および前記ＳＲＡＭセルのアレイの上にあり、前記周辺回路および前記ＳＲＡＭセルのアレイと接触している半導体層と、を含む、請求項６に記載の３Ｄメモリデバイス。
  8. 前記半導体層の上にパッドアウト相互接続層をさらに含む、請求項７に記載の３Ｄメモリデバイス。
  9. 前記第１の半導体構造は、垂直方向で前記第１の接合層と前記ＳＲＡＭセルのアレイとの間に第１の相互接続層を含み、前記第２の半導体構造は、垂直方向で前記第２の接合層と前記３Ｄ ＮＡＮＤメモリストリングのアレイとの間に第２の相互接続層を含む、請求項１に記載の３Ｄメモリデバイス。
  10. 前記３Ｄメモリデバイスは、埋め込み型マルチメディアカード（ｅＭＭＣ）またはユニバーサルフラッシュストレージ（ＵＦＳ）のうちの少なくとも１つにパッケージ化される、請求項１に記載の３Ｄメモリデバイス。
  11. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    周辺回路と、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第１の接合接点を含む第１の接合層とを含む第１の半導体構造を形成することと、
    ３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合接点を含む第２の接合層とを含む第２の半導体構造を形成することと、
    前記第１の接合接点が接合インターフェースで前記第２の接合接点と接触するように、前記第１の半導体構造および前記第２の半導体構造を対面方式で接合することと、を含み、
    前記周辺回路および前記ＳＲＡＭセルのアレイは、互いに積み重ねられる、方法。
  12. 前記第１の半導体構造を形成することは、
    前記周辺回路および前記ＳＲＡＭセルのアレイを第１の基板上に形成することと、
    前記周辺回路および前記ＳＲＡＭセルのアレイの上に第１の相互接続層を形成することと、
    前記第１の相互接続層の上に前記第１の接合層を形成することと、を含む、請求項１１に記載の方法。
  13. 前記周辺回路および前記ＳＲＡＭセルのアレイを形成することは、前記第１の基板上に複数のトランジスタを形成することを含む、請求項１２に記載の方法。
  14. 前記第２の半導体構造を形成することは、
    第２の基板の上にメモリスタックを形成することと、
    前記メモリスタックを通って垂直に延在する前記３Ｄ ＮＡＮＤメモリストリングのアレイを形成することと、
    前記３Ｄ ＮＡＮＤメモリストリングのアレイの上に第２の相互接続層を形成することと、
    前記第２の相互接続層の上に前記第２の接合層を形成することと、を含む、請求項１１に記載の方法。
  15. 前記第２の接合層の形成後に、前記第２の基板を薄くして半導体層を形成することと、
    前記半導体層の上にパッドアウト相互接続層を形成することと、をさらに含む、
    請求項１４に記載の方法。
  16. 同じチップ内に、入力／出力回路と、オンダイスタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイとを含む３次元（３Ｄ）メモリデバイスを動作させるための方法であって、前記オンダイＳＲＡＭセルは、前記入力／出力回路と同じ前記チップ上に形成されるＳＲＡＭセルであり、
    前記方法は、
    前記入力／出力回路を介して前記オンダイＳＲＡＭセルのアレイにデータを転送することと、
    前記オンダイＳＲＡＭセルのアレイに前記データをバッファすることと、
    前記オンダイＳＲＡＭセルのアレイから前記３Ｄ ＮＡＮＤメモリストリングのアレイに前記データをプログラムすることと、を含み、
    前記オンダイＳＲＡＭセルのアレイに前記データをバッファすることと、前記３Ｄ ＮＡＮＤメモリストリングのアレイに前記データをプログラムすることとは同時に実行される、方法。
  17. 複数の接合接点を介して前記３Ｄ ＮＡＮＤメモリストリングのアレイと前記オンダイＳＲＡＭセルのアレイとの間で前記データを転送することをさらに含む、請求項１６に記載の方法。
JP2021559121A 2019-05-17 2019-05-17 ３次元メモリデバイス、３次元メモリデバイスを形成するための方法および３次元メモリデバイスを動作させるための方法 Active JP7323635B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/087399 WO2020232573A1 (en) 2019-05-17 2019-05-17 Three-dimensional memory device with static random-access memory

Publications (2)

Publication Number Publication Date
JP2022528897A JP2022528897A (ja) 2022-06-16
JP7323635B2 true JP7323635B2 (ja) 2023-08-08

Family

ID=68025217

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021559121A Active JP7323635B2 (ja) 2019-05-17 2019-05-17 ３次元メモリデバイス、３次元メモリデバイスを形成するための方法および３次元メモリデバイスを動作させるための方法

Country Status (7)

Country Link
US (3) US10811071B1 (ja)
EP (1) EP3909075A4 (ja)
JP (1) JP7323635B2 (ja)
KR (2) KR20240011867A (ja)
CN (1) CN110291631A (ja)
TW (1) TWI715097B (ja)
WO (1) WO2020232573A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
KR102601225B1 (ko) * 2019-04-15 2023-11-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 복수의 기능 칩이 있는 3차원 nand 메모리 디바이스의 집적화
CN110770898A (zh) * 2019-04-15 2020-02-07 长江存储科技有限责任公司 具有处理器和动态随机存取存储器的键合半导体器件及其形成方法
CN110546762A (zh) 2019-04-30 2019-12-06 长江存储科技有限责任公司 键合的统一半导体芯片及其制造和操作方法
KR20210114016A (ko) * 2019-04-30 2021-09-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
WO2020232571A1 (en) 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Cache program operation of three-dimensional memory device with static random-access memory
EP3909075A4 (en) * 2019-05-17 2022-09-07 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STATIC RAM MEMORY DEVICE
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
WO2021068229A1 (en) * 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having hydrogen blocking layer and fabrication methods thereof
CN110854125A (zh) * 2019-10-28 2020-02-28 中国科学院上海微系统与信息技术研究所 一种双衬底三维异质集成芯片及其制备方法
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
CN111758164B (zh) * 2020-04-14 2021-08-31 长江存储科技有限责任公司 三维存储器件和用于形成其的方法
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
WO2022126591A1 (en) * 2020-12-18 2022-06-23 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof
WO2022165828A1 (en) * 2021-02-08 2022-08-11 Yangtze Memory Technologies Co., Ltd. On-die static random-access memory (sram) for caching logical to physical (l2p) tables
JP2024500456A (ja) 2021-06-30 2024-01-09 長江存儲科技有限責任公司 三次元メモリデバイスおよびシステム
CN115769693A (zh) * 2021-06-30 2023-03-07 长江存储科技有限责任公司 三维存储器器件及其形成方法
WO2023028829A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
KR20230063226A (ko) 2021-11-01 2023-05-09 충북대학교 산학협력단 누설전류 및 면적 감소를 위한 sram 회로 및 이를 이용한 메모리 데이터 백업 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012128924A (ja) 2010-12-17 2012-07-05 Toshiba Corp 半導体記憶装置
US20150340366A1 (en) 2014-05-21 2015-11-26 Joon-Sung LIM Semiconductor devices including a peripheral circuit region and first and second memory regions, and related programming methods
JP2016062901A (ja) 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
US20160307910A1 (en) 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
US20190081069A1 (en) 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08185695A (ja) * 1994-08-30 1996-07-16 Mitsubishi Electric Corp 半導体記憶装置、その動作方法およびその製造方法
JP2000339954A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体記憶装置
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP2002251884A (ja) * 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
JP2002298577A (ja) * 2001-03-30 2002-10-11 Internatl Business Mach Corp <Ibm> Ｄｒａｍ
US6954377B2 (en) * 2002-03-19 2005-10-11 O2Ic, Inc. Non-volatile differential dynamic random access memory
KR100685770B1 (ko) * 2003-06-27 2007-02-26 후지쯔 가부시끼가이샤 데이터 전송 방법 및 시스템
US7882299B2 (en) 2004-12-21 2011-02-01 Sandisk Corporation System and method for use of on-chip non-volatile memory write cache
US7280397B2 (en) * 2005-07-11 2007-10-09 Sandisk 3D Llc Three-dimensional non-volatile SRAM incorporating thin-film device layer
KR100799688B1 (ko) 2007-01-03 2008-02-01 삼성전자주식회사 백업 회로를 갖는 메모리 시스템 및 그것의 프로그램 방법
US7694196B2 (en) * 2007-11-20 2010-04-06 Qimonda North America Corp. Self-diagnostic scheme for detecting errors
US10910364B2 (en) * 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8223525B2 (en) 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
WO2011089835A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2011204745A (ja) 2010-03-24 2011-10-13 Toshiba Corp 半導体装置及びその製造方法
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
KR20120091648A (ko) 2011-02-09 2012-08-20 삼성전자주식회사 비휘발성 메모리, 이를 포함하는 시스템, 및 이의 프로그램 방법
US9240405B2 (en) * 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
US9190412B2 (en) 2011-09-01 2015-11-17 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional offset-printed memory
US8687399B2 (en) * 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9606730B2 (en) 2012-05-04 2017-03-28 Samsung Electronics Co., Ltd. System and method including three dimensional nonvolatile memory device and random access memory
KR102083506B1 (ko) 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR102096285B1 (ko) 2013-07-30 2020-04-02 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
EP3036641B1 (en) * 2013-08-21 2023-11-01 Everspin Technologies, Inc. Non-destructive write/read leveling
US9047953B2 (en) * 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level
US20150193301A1 (en) 2014-01-06 2015-07-09 Kabushiki Kaisha Toshiba Memory controller and memory system
TWI533303B (zh) * 2014-03-07 2016-05-11 Toshiba Kk Nonvolatile memory and memory systems
US9569117B2 (en) 2014-03-11 2017-02-14 Kabushiki Kaisha Toshiba Memory system controlling interleaving write to memory chips
JP2015188071A (ja) 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US10008265B2 (en) * 2014-09-06 2018-06-26 NEO Semiconductor, Inc. Method and apparatus for providing three-dimensional integrated nonvolatile memory (NVM) and dynamic random access memory (DRAM) memory device
CN107124903A (zh) 2014-09-15 2017-09-01 Neo半导体公司 提供使用sram及非挥发性记忆体装置的多页读写方法及设备
US9778863B2 (en) 2014-09-30 2017-10-03 Sandisk Technologies Llc System and method for folding partial blocks into multi-level cell memory blocks
KR20160074237A (ko) 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
JP6293694B2 (ja) 2015-03-16 2018-03-14 東芝メモリ株式会社 半導体記憶装置
US9928168B2 (en) 2016-01-11 2018-03-27 Qualcomm Incorporated Non-volatile random access system memory with DRAM program caching
CN105552068B (zh) * 2016-03-11 2017-12-26 京东方科技集团股份有限公司 一种照明装置
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102421300B1 (ko) 2017-01-13 2022-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치, 전자 부품, 및 전자 기기
US10319635B2 (en) * 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof
US10120604B1 (en) 2017-06-13 2018-11-06 Micron Technology, Inc. Data programming
US10845866B2 (en) 2017-06-22 2020-11-24 Micron Technology, Inc. Non-volatile memory system or sub-system
KR102434988B1 (ko) 2017-06-23 2022-08-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
US10283452B2 (en) * 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
KR20190031693A (ko) 2017-09-18 2019-03-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10268578B1 (en) 2017-09-29 2019-04-23 Intel Corporation Data preservation and recovery in a memory component
KR102467452B1 (ko) * 2017-10-13 2022-11-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20190042970A (ko) 2017-10-17 2019-04-25 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
US10712949B2 (en) 2017-11-09 2020-07-14 Western Digital Technologies, Inc. Adaptive device quality of service by host memory buffer range
US10658056B2 (en) 2017-12-22 2020-05-19 Intel Corporation Internal copy to handle NAND program fail
CN112400161A (zh) 2018-05-17 2021-02-23 轻物质公司 光学接口堆叠存储器及相关方法和系统
US10651153B2 (en) * 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
CN111430356B (zh) * 2018-06-28 2021-05-25 长江存储科技有限责任公司 具有屏蔽层的三维存储器器件以及用于制造其的方法
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
US11573863B2 (en) * 2019-04-08 2023-02-07 Kyndryl, Inc. Virtual machine backup and restore coordinator
JP7311615B2 (ja) * 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
EP3909075A4 (en) * 2019-05-17 2022-09-07 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STATIC RAM MEMORY DEVICE
JP7302008B2 (ja) * 2019-05-17 2023-07-03 長江存儲科技有限責任公司 スタティックランダムアクセスメモリを有する３次元メモリデバイスのデータバッファリング動作
WO2020232571A1 (en) * 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Cache program operation of three-dimensional memory device with static random-access memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012128924A (ja) 2010-12-17 2012-07-05 Toshiba Corp 半導体記憶装置
US20150340366A1 (en) 2014-05-21 2015-11-26 Joon-Sung LIM Semiconductor devices including a peripheral circuit region and first and second memory regions, and related programming methods
JP2016062901A (ja) 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
US20160307910A1 (en) 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
US20190081069A1 (en) 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

Also Published As

Publication number Publication date
TWI715097B (zh) 2021-01-01
CN110291631A (zh) 2019-09-27
US20200402562A1 (en) 2020-12-24
US10811071B1 (en) 2020-10-20
JP2022528897A (ja) 2022-06-16
TW202044554A (zh) 2020-12-01
US20220059150A1 (en) 2022-02-24
EP3909075A4 (en) 2022-09-07
US11200935B2 (en) 2021-12-14
EP3909075A1 (en) 2021-11-17
KR102631812B1 (ko) 2024-01-30
US11735243B2 (en) 2023-08-22
KR20210118933A (ko) 2021-10-01
KR20240011867A (ko) 2024-01-26
WO2020232573A1 (en) 2020-11-26

Similar Documents

Publication Publication Date Title
JP7323635B2 (ja) ３次元メモリデバイス、３次元メモリデバイスを形成するための方法および３次元メモリデバイスを動作させるための方法
JP7302008B2 (ja) スタティックランダムアクセスメモリを有する３次元メモリデバイスのデータバッファリング動作
JP7328344B2 (ja) 三次元メモリデバイス
JP7407203B2 (ja) スタティックランダムアクセスメモリを有する３次元メモリデバイスのキャッシュプログラム動作
US11430785B2 (en) Computation-in-memory in three-dimensional memory device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211004

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230627

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230727

R150 Certificate of patent or registration of utility model

Ref document number: 7323635

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150