KR20230063226A - 누설전류 및 면적 감소를 위한 sram 회로 및 이를 이용한 메모리 데이터 백업 방법 - Google Patents

누설전류 및 면적 감소를 위한 sram 회로 및 이를 이용한 메모리 데이터 백업 방법 Download PDF

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남수지
양병도
김재민
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충북대학교 산학협력단
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Abstract

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 백업 회로를 포함하는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로의 메모리 데이터 백업 방법은 상기 SRAM 회로의 전원이 다운되기 전에 백업 노드를 켜서 메모리 데이터를 백업하는 단계, 및 크로스 커플드 인버터(Cross Coupled Inverter)를 이용하여 백업 데이터를 유지하는 단계를 포함한다.

Description

누설전류 및 면적 감소를 위한 SRAM 회로 및 이를 이용한 메모리 데이터 백업 방법{SRAM CIRCUIT FOR DECREASING LEAKAGE CURRENT AND AREA, MEMORY DATA BACKUP METHOD USING THE SAME}
본 발명은 파워다운 모드에서 누설전류 및 면적을 감소시키기 위한 반도체 회로 기술에 관한 것이다.
구체적으로, 본 발명은 산화물 반도체 트랜지스터를 사용하여 방전에 따른 누설전류 없이 데이터를 백업하고, 나아가 회로의 면적을 줄이는 기술에 관한 것이다.
SRAM 메모리 회로는 휘발성 메모리로 파워다운 시 메모리 데이터가 남지 않아 파워다운 모드로 동작을 할 수 없다.
파워다운 모드 시 메모리 데이터를 유지하려면 백업 회로가 필요하며 산화물 반도체와 커패시터를 이용해 백업 회로를 만들어, 메모리 데이터를 백업하고 산화물 반도체를 사용함으로써 누설 전류를 줄일 수 있다.
하지만 기존의 산화물 반도체와 커패시터를 사용한 백업 회로의 경우 누설 전류를 줄일 수 있지만 시간이 지날수록 커패시터의 특성에 의해 메모리 데이터가 방전이 되면서 누설 전류가 생기게 되는 문제점이 발생하고, 커패시터를 사용함으로써 면적이 커지는 문제점이 있다.
위와 같은 문제점을 해결하기 위해서, 누설 전류가 생기지 않으면서도 회로의 면적을 줄일 수 있는 기술에 대한 필요성이 절실히 대두된다.
국내 공개특허공보 제10-2021-0118933호(발명의 명칭: 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스)
본 발명의 목적은 파워다운 모드 SRAM 회로의 백업 회로를 산화물 반도체 트랜지스터만을 사용하여 회로의 면적을 줄이는 것이다.
또한, 본 발명의 목적은 파워다운 모드 SRAM 회로의 백업 회로를 산화물 반도체 트랜지스터만을 사용하여 누설전류를 제거하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로의 메모리 데이터 백업 방법은 상기 SRAM 회로의 전원이 다운되기 전에 백업 노드를 켜서 메모리 데이터를 백업하는 단계, 및 크로스 커플드 인버터(Cross Coupled Inverter)를 이용하여 백업 데이터를 유지하는 단계를 포함한다.
이때, 상기 크로스 커플드 인버터 및 상기 백업 노드는 산화물 반도체 트랜지스터를 이용하여 구성될 수 있다.
이때, 상기 크로스 커플드 인버터는 제1 산화물 반도체 트랜지스터 내지 제4 산화물 반도체 트랜지스터로 구성되고, 상기 제1 산화물 반도체 트랜지스터의 소스 단자, 및 상기 제2 산화물 트랜지스터의 소스 단자는 공급 전압에 연결되고, 상기 제1 산화물 트랜지스터의 드레인 단자는 상기 제3 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제2 산화물 트랜지스터의 드레인 단자는 상기 제4 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제1 및 제3 산화물 트랜지스터의 게이트는 상기 제2 산화물 트랜지스터의 드레인 단자에 연결되고, 상기 제2 및 제4 산화물 트랜지스터의 게이트는 상기 제1 산화물 트랜지스터의 드레인 단자에 연결될 수 있다.
이때, 상기 SRAM 회로는 상기 크로스 커플드 인버터 및 상기 백업 노드를 구성하는 산화물 트랜지스터 외에 실리콘 트랜지스터를 더 포함할 수 있다.
이때, 상기 SRAM 회로는 상기 실리콘 트랜지스터를 적층하고, 상기 실리콘 트랜지스터 위에 상기 산화물 트랜지스터들 중 NMOS 산화물 트랜지스터를 적층하고, 상기 NMOS 산화물 트랜지스터 위에 상기 산화물 트랜지스터들 중 PMOS 산화물 트랜지스터를 적층하여 구성될 수 있다.
또한, 상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 누설전류 및 면적 감소를 위한 SRAM 회로는 실리콘 트랜지스터로 구성된 SRAM 회로, 및 크로스 커플드 인버터(Cross Coupled Inverter) 및 백업 노드를 포함하는 백업 회로를 포함한다.
이때, 상기 크로스 커플드 인버터 및 상기 백업 노드는 산화물 반도체 트랜지스터를 이용하여 구성될 수 있다.
이때, 상기 크로스 커플드 인버터는 제1 산화물 반도체 트랜지스터 내지 제4 산화물 반도체 트랜지스터로 구성되고, 상기 제1 산화물 반도체 트랜지스터의 소스 단자, 및 상기 제2 산화물 트랜지스터의 소스 단자는 공급 전압에 연결되고, 상기 제1 산화물 트랜지스터의 드레인 단자는 상기 제3 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제2 산화물 트랜지스터의 드레인 단자는 상기 제4 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제1 및 제3 산화물 트랜지스터의 게이트는 상기 제2 산화물 트랜지스터의 드레인 단자에 연결되고, 상기 제2 및 제4 산화물 트랜지스터의 게이트는 상기 제1 산화물 트랜지스터의 드레인 단자에 연결될 수 있다.
이때, 상기 SRAM 회로는 상기 실리콘 트랜지스터를 적층하고, 상기 실리콘 트랜지스터 위에 상기 산화물 트랜지스터들 중 NMOS 산화물 트랜지스터를 적층하고, 상기 NMOS 산화물 트랜지스터 위에 상기 산화물 트랜지스터들 중 PMOS 산화물 트랜지스터를 적층하여 구성될 수 있다.
이때, 상기 백업 회로는 액티브(Active) 모드에서 상기 백업 노드를 켜서 메모리 데이터를 백업하고, 파워업을 할 때 상기 백업 스위치를 다시 켜서 백업된 메모리를 전달할 수 있다.
본 발명에 따르면, 파워다운 모드 SRAM 회로의 백업 회로를 산화물 반도체 트랜지스터만을 사용하여 회로의 면적을 줄일 수 있다.
또한, 본 발명은 파워다운 모드 SRAM 회로의 백업 회로를 산화물 반도체 트랜지스터만을 사용하여 누설전류를 제거할 수 있다.
도 1은 본 발명을 설명하기 위해 사용되는 회로도 기호를 나타낸 도면이다.
도 2는 기존의 파워다운 모드에서 누설전류를 감소시킨 실리콘 트랜지스터 및 산화물 반도체 트랜지스터와 커패시터를 사용한 SRAM 회로도 예이다.
도 3은 본 발명의 일실시예에 따른 메모리 데이터 백업 방법을 나타낸 흐름도이다.
도 4는 본 발명의 일실시예에 따른 산화물 반도체 NMOS를 백업 스위치로 사용한 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 산화물 반도체 NMOS를 백업 스위치로 사용한 회로도이다.
도 6은 본 발명의 일실시예에 따른 산화물 반도체 PMOS를 백업 스위치로 사용한 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 산화물 반도체 PMOS를 백업 스위치로 사용한 회로도이다.
도 8은 산화물 반도체 트랜지스터를 사용한 크로스 커플드 인버터(cross coupled inverter) 키퍼 구조를 나타낸 도면이다.
도 9는 도 4의 회로도를 단면도로 나타낸 도면이다.
도 10은 기존의 파워다운 모드 SRAM 회로와 제안하는 파워다운 모드 SRAM 회로의 동작 파형을 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 "제1" 또는 "제2" 등이 다양한 구성요소를 서술하기 위해서 사용되나, 이러한 구성요소는 상기와 같은 용어에 의해 제한되지 않는다. 상기와 같은 용어는 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용될 수 있다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소 또는 단계가 하나 이상의 다른 구성요소 또는 단계의 존재 또는 추가를 배제하지 않는다는 의미를 내포한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 해석될 수 있다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
SRAM 메모리는 휘발성 메모리로 파워가 다운될 시 메모리 데이터가 휘발된다. 파워다운 모드에서 메모리 데이터를 백업하여 다시 파워업을 할 시 데이터를 다시 사용할 수 있도록 한 것이 파워다운 모드 SRAM 회로다.
백업한 메모리 데이터를 유지하는 것이 중요하며 누설 전류가 생기면 메모리 데이터가 사라질 수 있으므로 백업 회로의 누설전류 문제는 해결되어야 한다.
도 1은 본 발명을 설명하기 위해 사용되는 회로도 기호를 나타낸 도면이다.
도 2는 기존의 파워다운 모드에서 누설전류를 감소시킨 실리콘 트랜지스터 및 산화물 반도체 트랜지스터와 커패시터를 사용한 SRAM 회로도 예이다.
도 2를 참조하면, 백업 회로는 산화물 반도체 트랜지스터와 커패시터를 이용하여 구성된다. 후술할 도 10의 파형을 참조하면, 도 1의 VDD_SRAM이 파워다운 되기 전 Backup 노드를 켜서 메모리 데이터 M, Mb 값을 MB 및 MBb에 백업을 한다.
다음으로, VDD_SRAM을 파워 다운시키고 Backup 노드를 끄면 기존의 메모리 데이터는 없어지고 커패시터에 Active 모드에서 동작한 메모리 데이터를 충전시켜서 유지한다. 그 후 파워업을 하면서 Backup 노드를 켜서 백업한 메모리 데이터를 다시 불러온다.
하지만 커패시터의 특성상 시간이 지남에 따라 방전이 되기 때문에 파워다운 모드가 길어질수록 MB 및 MBb에 백업된 메모리 데이터가 점점 방전되어 누설전류가 생기게 된다. 또한, 커패시터를 사용함으로써 회로의 면적도 커지게 된다.
도 3은 본 발명의 일실시예에 따른 메모리 데이터 백업 방법을 나타낸 흐름도이다.
도 3을 참조하면, 백업 회로를 포함하는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로를 이용한 메모리 데이터 백업 방법은 SRAM 회로의 전원이 다운되기 전에 백업 노드를 켜서 메모리 데이터를 백업한다(S110).
다음으로, 크로스 커플드 인버터(Cross Coupled Inverter)를 이용하여 백업 데이터를 유지한다(S120).
이때, 도 1에는 도시되지 않았지만 백업된 메모리를 불러오고자 하는 경우, 다시 백업 노드를 켜서 메모리를 불러올 수 있다.
이때, 상기 크로스 커플드 인버터 및 상기 백업 노드는 산화물 반도체 트랜지스터를 이용하여 구성될 수 있다.
이때, 상기 크로스 커플드 인버터는 제1 산화물 반도체 트랜지스터 내지 제4 산화물 반도체 트랜지스터로 구성될 수 있다.
이때, 상기 제1 산화물 반도체 트랜지스터의 소스 단자, 및 상기 제2 산화물 트랜지스터의 소스 단자는 공급 전압에 연결되고, 상기 제1 산화물 트랜지스터의 드레인 단자는 상기 제3 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제2 산화물 트랜지스터의 드레인 단자는 상기 제4 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제1 및 제3 산화물 트랜지스터의 게이트는 상기 제2 산화물 트랜지스터의 드레인 단자에 연결되고, 상기 제2 및 제4 산화물 트랜지스터의 게이트는 상기 제1 산화물 트랜지스터의 드레인 단자에 연결되어 구성될 수 있다.
이때, 상기 SRAM 회로는 상기 크로스 커플드 인버터 및 상기 백업 노드를 구성하는 산화물 트랜지스터 외에 실리콘 트랜지스터를 더 포함할 수 있다.
이때, 상기 SRAM 회로는 상기 실리콘 트랜지스터를 적층하고, 상기 실리콘 트랜지스터 위에 상기 산화물 트랜지스터들 중 NMOS 산화물 트랜지스터를 적층하고, 상기 NMOS 산화물 트랜지스터 위에 상기 산화물 트랜지스터들 중 PMOS 산화물 트랜지스터를 적층하여 구성될 수 있다.
이처럼, 크로스 커플드 인버터 키퍼를 사용함으로써 적층으로 쌓아 올리는 구조로 회로를 구성할 수 있고, 저면적으로 회로를 설계할 수 있다.
도 4 내지 도 7은 제안하는 파워다운 모드에서 누설전류 및 면적을 감소시킨 실리콘 트랜지스터와 산화물 반도체 트랜지스터를 사용한 SRAM 회로도 예시이다.
도 4는 본 발명의 일실시예에 따른 산화물 반도체 NMOS를 백업 스위치로 사용한 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 산화물 반도체 NMOS를 백업 스위치로 사용한 회로도이다.
도 6은 본 발명의 일실시예에 따른 산화물 반도체 PMOS를 백업 스위치로 사용한 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 산화물 반도체 PMOS를 백업 스위치로 사용한 회로도이다.
도 8은 산화물 반도체 트랜지스터를 사용한 크로스 커플드 인버터(cross coupled inverter) 키퍼 구조를 나타낸 도면이다.
도 4 내지 도 8을 참조하면, 백업 회로는 산화물 반도체 트랜지스터만을 이용하여 구성된다.
후술할 도 10의 파형을 보면, 도 4 내지 도 7의 VDD_SRAM이 파워다운 되기 전에 Backup 노드를 켜서 메모리 데이터 M, Mb 값을 MB 및 MBb에 백업한다.
기존의 커패시터를 이용한 파워다운 모드 SRAM 백업 회로와 다르게 제안하는 파워다운 모드 SRAM 회로의 백업 회로는 도 8의 산화물 반도체 트랜지스터를 이용한 cross coupled inverter 키퍼를 사용함으로써 백업 데이터를 유지한다.
도 10의 파형에서와 같이 VDD_SRAM이 파워다운이 되어도 누설전류 없이 메모리 데이터를 백업할 수 있고 Backup 노드를 다시 켜서 백업한 데이터를 다시 불러와도 이전의 메모리 데이터 값에는 문제가 없다. 도 2의 기존의 파워다운 모드 SRAM 백업 회로의 커패시터 방전으로 인한 누설전류 문제는 산화물 반도체 트랜지스터 cross coupled inverter 키퍼를 두어 해결된다.
도 9는 도 4의 회로도를 단면도로 나타낸 도면이다.
도 9를 참조하면, 제일 하층에 실리콘 PMOS를 구현하고 그 위에 산화물 반도체를 적층으로 쌓아 올려 산화물 반도체 NMOS, 산화물 반도체 PMOS 순으로 쌓아 올린다.
이때, 실리콘반도체 위에 산화물 반도체를 적층으로 쌓아 올림으로써 웰 분리를 하여 파워다운 모드 SRAM 회로의 면적을 줄일 수 있다.
기존의 파워다운 모드 SRAM 회로의 경우 백업 회로에 커패시터를 두어 면적이 커지는 단점이 있었지만, 제안하는 파워다운 모드 SRAM 회로의 백업 회로는 산화물 반도체를 사용한 cross coupled inverter 키퍼를 사용함으로써 적층으로 쌓아 올리는 구조로 회로를 만들기 때문에 저면적으로 설계가 가능하다.
도 10은 기존의 파워다운 모드 SRAM 회로와 제안하는 파워다운 모드 SRAM 회로의 동작 파형을 나타낸 도면이다.
도 10을 참조하면, Active 모드에서 각각 Backup 스위치를 켜서 메모리 데이터인 M, Mb을 백업한다. 백업 후 파워다운을 해서 시간을 두고 봤을 때 기존의 SRAM 회로는 MB 및 MBb(백업 메모리 데이터)가 시간이 지남에 따라 점점 방전되고 제안하는 SRAM 회로는 값이 유지되는 것을 볼 수 있다. 다시 파워업을 할 시 백업 스위치를 다시 켜서 백업된 메모리 데이터를 다시 가져다 사용할 수 있다.
본 발명에서 제안한 파워다운 모드에서 누설전류 및 면적을 감소시킨 실리콘 트랜지스터와 산화물 반도체 트랜지스터를 사용한 SRAM 회로는 누설전류가 작은 산화물 반도체 트랜지스터로만 백업 회로를 구성하여 기존의 커패시터 기반의 백업 회로에 비해 누설전류가 거의 없으며, 면적이 큰 커패시터 대신 실리콘 트랜지스터 위에 산화물 반도체 트랜지스터를 적층으로 쌓아 올려 웰 분리를 시켰기 때문에 레이아웃 면적이 작아 기존의 회로보다 면적이 감소하는 효과를 볼 수 있다.
또한, 상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 누설전류 및 면적 감소를 위한 SRAM 회로는 실리콘 트랜지스터로 구성된 SRAM 회로, 및 크로스 커플드 인버터(Cross Coupled Inverter) 및 백업 노드를 포함하는 데이터 백업을 위한 백업 회로를 포함한다.
이때, 상기 크로스 커플드 인버터 및 상기 백업 노드는 산화물 반도체 트랜지스터를 이용하여 구성될 수 있다.
이때, 상기 크로스 커플드 인버터는 제1 산화물 반도체 트랜지스터 내지 제4 산화물 반도체 트랜지스터로 구성되고, 상기 제1 산화물 반도체 트랜지스터의 소스 단자, 및 상기 제2 산화물 트랜지스터의 소스 단자는 공급 전압에 연결되고, 상기 제1 산화물 트랜지스터의 드레인 단자는 상기 제3 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제2 산화물 트랜지스터의 드레인 단자는 상기 제4 산화물 트랜지스터의 소스 단자에 연결되고, 상기 제1 및 제3 산화물 트랜지스터의 게이트는 상기 제2 산화물 트랜지스터의 드레인 단자에 연결되고, 상기 제2 및 제4 산화물 트랜지스터의 게이트는 상기 제1 산화물 트랜지스터의 드레인 단자에 연결될 수 있다.
이때, 상기 SRAM 회로는 상기 실리콘 트랜지스터를 적층하고, 상기 실리콘 트랜지스터 위에 상기 산화물 트랜지스터들 중 NMOS 산화물 트랜지스터를 적층하고, 상기 NMOS 산화물 트랜지스터 위에 상기 산화물 트랜지스터들 중 PMOS 산화물 트랜지스터를 적층하여 구성될 수 있다.
이때, 상기 백업 회로는 액티브(Active) 모드에서 상기 백업 노드를 켜서 메모리 데이터를 백업하고, 파워업을 할 때 상기 백업 스위치를 다시 켜서 백업된 메모리를 전달할 수 있다.
본 발명에서 설명하는 특정 실행들은 실시예들로서, 어떠한 방법으로도 본 발명의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다. 또한, “필수적인”, “중요하게” 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 또는 이로부터 등가적으로 변경된 모든 범위는 본 발명의 사상의 범주에 속한다고 할 것이다.
S110: 메모리 데이터를 백업하는 단계
S120: 백업 데이터를 유지하는 단계

Claims (1)

  1. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로의 메모리 데이터 백업 방법에 있어서,
    상기 SRAM 회로의 전원이 다운되기 전에 백업 노드를 켜서 메모리 데이터를 백업하는 단계; 및
    크로스 커플드 인버터(Cross Coupled Inverter)를 이용하여 백업 데이터를 유지하는 단계;
    를 포함하는 것을 특징으로 하는 메모리 데이터 백업 방법.
KR1020210148254A 2021-11-01 2021-11-01 누설전류 및 면적 감소를 위한 sram 회로 및 이를 이용한 메모리 데이터 백업 방법 KR20230063226A (ko)

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* Cited by examiner, † Cited by third party
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KR20210118933A (ko) 2019-05-17 2021-10-01 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210118933A (ko) 2019-05-17 2021-10-01 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스

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